KR20190116145A - 적층 세라믹 커패시터 - Google Patents

적층 세라믹 커패시터

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KR20190116145A
KR20190116145A KR1020190094177A KR20190094177A KR20190116145A KR 20190116145 A KR20190116145 A KR 20190116145A KR 1020190094177 A KR1020190094177 A KR 1020190094177A KR 20190094177 A KR20190094177 A KR 20190094177A KR 20190116145 A KR20190116145 A KR 20190116145A
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이택정
권병찬
주진경
조지홍
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삼성전기주식회사
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Abstract

본 발명의 일 실시예에 따르면, 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부 전극을 포함하며, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 바디; 상기 바디를 관통하여 상기 제1 내부 전극과 연결되는 제1 관통 전극; 상기 바디를 관통하여 상기 제2 내부 전극과 연결되는 제2 관통 전극; 상기 제1면 및 제2면에 배치되고, 상기 제1 관통 전극과 연결되는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극과 이격되고, 상기 제2 관통 전극과 연결되는 제3 및 제4 외부 전극;을 포함하고, 상기 제1 내지 제4 외부 전극은 니켈을 포함하는 소성 전극이며, 상기 소성 전극 상에 순차 적층된 제1 도금층 및 제2 도금층을 포함하고, 상기 제1 도금층 및 제2 도금층은 상기 바디의 제3 면 및 제4 면으로 연장되어 배치되는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
최근 MLCC (Multi Layer Ceramic Capacitor)를 이용한 전자기기의 사용이 급증하고 있다. 특히 Smart Phone의 경우, 5G 시대가 도래하며 Capacitor 수량의 증가하게 되고 고 용량화가 필요하게 되었다. 반면에 기술적으로는 세트 제품 소형화로 인하여 MLCC 및 인덕터와 같은 수동 소자의 실장면적이 감소되고 있으며 이에 따라 수동소자의 소형화 및 박형화가 더욱 더 요구되고 있는 상황이다. 이에 따라 적층 세라믹 커패시터 및 인덕터를 IC 및 AP와 Package화 하거나, 기판 내부에 Embedding 하거나 또는 AP 하단부에 LSC 타입으로 실장하여 실장 자유도를 높이는 방안을 제시되고 있다.
상기의 경우 단순히 실장 면적 감소에 그치지 않고, 기판 내에서 발생하는 ESL의 감소에도 효과가 크기 때문에 두께가 얇은 적층 세라믹 커패시터 제품에 대한 수요가 증가하고 있는 실정이다.
하지만, 내장형 커패시터(embedded capacitor), 표면 실장형 커패시터(surface-mount capacitor) 등 두께가 매우 작은 low profile 커패시터에 적용되는 하면 전극의 경우 하면 전극과 금속 도금층 간의 밀착력이 취약한 문제점이 있다.
본 발명의 목적은 기판 실장 또는 내장 시 고착 강도가 개선된 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 소형화, 박형화가 가능하면서도 신뢰성이 향상된 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부 전극을 포함하며, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 바디; 상기 바디를 관통하여 상기 제1 내부 전극과 연결되는 제1 관통 전극; 상기 바디를 관통하여 상기 제2 내부 전극과 연결되는 제2 관통 전극; 상기 제1면 및 제2면에 배치되고, 상기 제1 관통 전극과 연결되는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극과 이격되고, 상기 제2 관통 전극과 연결되는 제3 및 제4 외부 전극;을 포함하고, 상기 제1 내지 제4 외부 전극은 니켈을 포함하는 소성 전극이며, 상기 소성 전극 상에 순차 적층된 제1 도금층 및 제2 도금층을 포함하고, 상기 제1 도금층 및 제2 도금층은 상기 바디의 제3 면 및 제4 면으로 연장되어 배치되는 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 일 실시예에 따르면, 바디를 관통하는 관통 전극과 연결되는 외부 전극에 니켈을 포함하는 소성전극을 적용하여, 적층 세라믹 커패시터의 고착 강도를 향상시킬 수 있다.
본 발명의 다른 실시예에 따르면, 도금층이 바디의 측면에 배치되도록 하여 실장 시 솔더와의 접합 면적을 증가시킬 수 있으며, 내습 신뢰성을 향상시킬 수 있다.
본 발명의 또 다른 실시예에 따르면, 외부 전극 표면이 소정의 중심선 평균 거칠기(Ra)를 가짐으로써, 외부 전극 상에 니켈 도금층을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, low profile이면서도 기판과의 밀착력이 개선된 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 또 다른 실시예에 따르면, 소성 시 미스 매치 등으로 인한 크랙 발생을 방지하여 제품의 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1을 S6 방향에서 바라본 측면도이다.
도 3은 도 1의 I-I'에 따른 단면도이다.
도 4a 및 도 4b는 도 1의 X 및 Y 방향 단면도로서, 도 4a는 제1 내부 전극이 관찰되는 단면을 나타낸 것이고, 도 4b는 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 5는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 6은 도 5를 S6 방향에서 바라본 측면도이다.
도 7은 도 5의 II-II'에 따른 단면도이다.
도 8a 및 도 8b는 도 5의 X 및 Y 방향 단면도로서, 도 8a는 제1 내부 전극이 관찰되는 단면을 나타낸 것이고, 도 8b는 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 9a 및 도 9b는 도 5의 X 및 Y 방향 단면도로서, 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터를 나타낸 것이며, 도 9a는 제1 내부 전극이 관찰되는 단면을 나타낸 것이고, 도 9b는 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 10a 및 도 10b는 도 5의 X 및 Y 방향 단면도로서, 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터를 나타낸 것이며, 도 10a는 제1 내부 전극이 관찰되는 단면을 나타낸 것이고, 도 10b는 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 11은 도 5를 S1 방향에서 바라본 평면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 유전층(111) 및 상기 유전층(111)을 사이에 두고 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하며, 제1 방향(X 방향)으로 대향하는 제5 및 제6 면(S5, S6), 제2 방향(Y 방향)으로 대향하는 제3 및 제4 면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제1 및 제2 면(S1, S2)을 포함하는 바디(110); 상기 바디(110)를 관통하여 상기 제1 내부 전극(121)과 연결되는 제1 관통 전극(131); 상기 바디(110)를 관통하여 상기 제2 내부 전극(122)과 연결되는 제2 관통 전극(132); 상기 제1면 및 제2면에 배치되고, 상기 제1 관통 전극(131)과 연결되는 제1 및 제2 외부 전극(141, 144); 및 상기 제1 및 제2 외부 전극(141, 144)과 이격되고, 상기 제2 관통 전극(132)과 연결되는 제3 및 제4 외부 전극(142, 143);을 포함할 수 있다.
이때, 상기 제1 내지 제4 외부 전극(141, 142, 143, 144)은 니켈을 포함하는 소성 전극일 수 있다. 또한, 상기 제1 내지 제4 외부 전극(141, 142, 143, 144)은 상기 소성 전극(141a, 142a, 143a, 144a) 상에 순차 적층된 제1 도금층(141b, 142b, 143b, 144b) 및 제2 도금층(141c, 142c, 143c, 144c)을 각각 포함하고, 상기 제1 도금층(141b, 142b, 143b, 144b) 및 제2 도금층(141c, 142c, 143c, 144c)은 상기 바디의 제3 면 및 제4 면으로 연장되어 배치될 수 있다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다. 상기 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 상기 바디(110)는 소성 과정에서 상기 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2 면(S1, S2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(S3, S4), 제1 및 제2 면(S1, S2)과 연결되고 제3 및 제4 면(S3, S4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(S5, S6)을 가질 수 있다. 이때, 제1, 제2, 제3 및 제4 면(S1, S2, S3, S4) 중에서 선택된 한 면이 실장면이 될 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다. 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에는 소정 두께의 제1 및 제2 커버부(112, 113)가 형성될 수 있다. 이때, 제1 및 제2 커버부(112, 113)는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 절연부(121a, 122a)를 포함할 수 있다. 제1 및 제2 절연부(121a, 122a)는 각각 제1 및 제2 내부 전극(121, 122)이 형성되지 않는 영역을 의미하며, 제1 및 제2 내부 전극(121, 122)이 각각 다른 극성의 외부 전극에만 연결될 수 있도록 하는 역할을 수행할 수 있다. 즉, 제1 연결 전극(131)은 제1 절연부(121a)에 의해 제2 내부 전극(122)과 이격되며, 제2 연결 전극(132)은 제2 절연부(122a)에 의해 제1 내부 전극(121)과 이격된다.
제1 및 제2 내부 전극(121, 122)이 제1 및 제2 관통 전극(131, 132)에 의해 제1 내지 제4 외부 전극(141, 142, 143, 144)과 각각 연결되게 함으로써, 유전층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 오버랩 되는 면적을 최대화할 수 있으며, 이에 따라 적층 세라믹 커패시터(100)의 커패시터 용량이 현저히 증가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 니켈(Ni)을 가장 많이 함유할 수 있으나, 이에 제한되는 것은 아니며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 구리(Cu), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
관통 전극(131, 132)은 니켈(Ni)을 가장 많이 함유할 수 있으나, 이에 제한되는 것은 아니며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 구리(Cu), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 관통 전극(131, 132)을 형성하는 방법은 특별히 제한되지 않으며, 예를 들어 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 적층된 적층체를 형성하고, 이 후, 레이저 드릴(Laser Drill), 천공기(Mechanical Pin Puncher) 등을 이용하여 바디(110)를 제3 방향(Z 방향)으로 관통하고, 전술한 도전성 페이스트를 충전하여 관통 전극(131, 132)을 형성할 수 있다.
하나의 예시에서, 내부 전극(121, 122)과 관통 전극(131, 132)은 동일한 금속 성분을 포함할 수 있다. 상기 동일한 금속 성분은 니켈(Ni)일 수 있으나, 이에 제한되는 것은 아니며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 구리(Cu), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있다. 본 발명에 따른 적층 세라믹 커패시터의 내부 전극(121, 122)과 관통 전극(131, 132)이 동일한 금속 성분을 포함하는 경우, 소성 개시 온도 및/또는 소성 수축율을 일치시킬 수 있어 크랙이나 딜라미네이션 등이 발생하는 것을 방지할 수 있다.
본 명세서에서, 관통 전극(131, 132)의 형상은 원형으로 도시하였으나, 사각형이나 삼각형 등의 형상을 가질 수 있으며, 그 형상은 특별히 한정되지 않는다. 또한, 관통 전극(131, 132)은 바디의 폭 방향(Y 방향)을 기준으로 5~65%를 차지하도록 형성할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일례에서, 바디(110)의 두께는 100 μm 이하일 수 있다. 상기 바디(110)의 두께는 제 1면 및 제 2면 사이의 수직 거리일 수 있으며, 하한은 특별히 제한되는 것은 아니나, 예를 들어 5 μm 이상일 수 있다. 상기 바디(110)의 두께가 100μm 이하가 되도록 제작함으로써, 본 발명에 따른 적층 세라믹 커패시터를 기판 내장용 적층 세라믹 커패시터 및/또는 AP 하단부에 LSC 타입으로 실장할 수 있는 커패시터에 적용할 수 있다.
본 발명에 일 실시예에 따르면, 제1 내지 제4 외부 전극(141, 142, 143, 144)은 바디(110)의 양면에 배치될 수 있다. 상기 제1 및 제2 외부 전극(141, 144)은 바디(110)의 제1면(S1) 및 제2면(S2)에 각각 배치되고, 전술한 제1 관통 전극(131)에 의해 전기적으로 연결될 수 있다. 또한, 상기 제3 및 제4 외부 전극(142, 143)은 상기 제1 및 제2 외부 전극(141, 144)과 이격되고, 바디(110)의 제1면(S1) 및 제2면(S2)에 각각 배치될 수 있으며, 전술한 제2 관통 전극(132)에 의해 전기적으로 연결될 수 있다.
상기 구조의 적층 세라믹 커패시터(100)는 바디(110)의 상면 및 하면을 연결하는 측면의 마진부를 감소시킴으로써, 제1 및 제2 내부 전극(121, 122)이 형성되는 영역을 증가시킴으로써 적층 세라믹 커패시터(100)의 커패시터 용량을 현저히 향상시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 측면에 외부 전극이 배치되지 않는 전극 구조를 가지며, 내부 전극이 외부 전극과 바디를 관통하는 관통 전극에 의해 연결되는 구조를 가지기 때문에 커패시터 용량을 더욱 현저히 향상시킬 수 있다.
이하, 도 2을 참조하여, 제1 외부 전극(141)을 기준으로 외부 전극의 구조에 대해 설명하나, 이는 제2 내지 제4 외부 전극(142, 143, 144)에 동일하게 적용될 수 있다.
도 2를 참조하면, 제1 외부 전극(141)은 제1 소성 전극(141a), 제1 및 제2 도금층(141b, 141c)을 포함할 수 있다. 상기 제1 소성 전극(141a)은 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함할 수 있으며, 예를 들어 니켈(Ni)을 포함하는 도전성 페이스트를 소성하여 형성된 소성 전극일 수 있다. 상기 제1 소성 전극(141a)과 같이, 외부 전극을 소성 전극으로 형성할 경우, 바디 및 내부 전극과 동시 소성이 가능한 장점이 있으며, 관통 전극과 외부 전극 간의 고착 강도를 더욱 향상시킬 수 있다.
본 발명의 일례에 따르면, 상기 바디의 두께(T1) 대비 상기 제1 또는 제2 도금층이 상기 바디의 제3 면 및 제4 면으로 연장된 길이(T2)의 비율(T2/T1)은 1/3 내지 2/5의 범위 내일 수 있다. 상기 제1 또는 제2 도금층이 상기 바디의 제3 면 및 제4 면으로 연장된 길이(T2)는 바디의 끝단으로부터 도금층까지의 Z 방향 거리 중 최단 거리를 의미할 수 있으며, 제1 외부 전극(141) 및 제2 외부 전극(144)의 도금층의 연장된 길이의 합 또는 제3 외부 전극(142) 및 제4 외부 전극(143)의 도금층의 연장된 길이의 합을 의미할 수 있다. 상기 제1 외부 전극(141) 및 제2 외부 전극(144)의 도금층의 연장된 길이의 합 또는 제3 외부 전극(142) 및 제4 외부 전극(143)의 도금층의 연장된 길이의 합은, 무작위로 선택된 5곳의 거리의 평균값일 수 있다. 도 2를 참조하면, 제1 외부 전극(141)의 도금층의 연장된 길이를 Tb라 하고, 제2 외부 전극(144)의 도금층의 연장된 길이를 Ta라 할 때, 상기 제1 또는 제2 도금층이 상기 바디의 제3 면 및 제4 면으로 연장된 길이(T2)는 Ta와 Tb의 합(Ta+Tb)을 의미할 수 있다.
상기 바디의 두께(T1) 대비 상기 제1 또는 제2 도금층이 상기 바디의 제3 면 및 제4 면으로 연장된 길이(T2)의 비율(T2/T1)을 전술한 범위 내로 유지함으로써 실장 시 우수한 고착력을 나타낼 수 있다. 또한, 전술한 비율을 만족하는 경우 소성 전극과 유전체층의 계면이 노출되는 부위를 줄여 내습 신뢰성을 향상시킬 수 있다.
하나의 예시에서, 본 발명의 소성 전극(141a, 142a, 143a, 144a)은 표면의 중심선 평균 거칠기(Ra)가 1nm 내지 100 nm의 범위 내일 수 있다. 본 명세서에서 「중심선 평균 거칠기(Ra)」란, 가상의 중심선에 대한 거리의 평균값을 의미할 수 있으며, 상기 중심선 평균 거칠기(Ra)가 1nm 내지 100 nm의 범위 내인 외부 전극은 전술한 범위의 표면 거칠기를 가지는 외부 전극을 의미할 수 있고, 전술한 범위를 만족하는 표면 거칠기를 인위적으로 형성한 외부 전극을 의미할 수 있다.
상기 중심선 평균 거칠기(Ra)는 상기 소성 전극(141a, 142a, 143a, 144a)의 표면 상에 형성되어 있는 조도에 대하여 가상의 중심선을 상정하고, 상기 조도의 가상의 중심선을 기준으로 각각의 거리(예를 들어, r1, r2, r3 ... rn)를 측정한 후 아래 식과 같이 각 거리의 평균값을 구하여 산출된 값으로 유전체층의 중심선 평균 거칠기(Ra)를 산출할 수 있다.
[수식 1]
상기 범위를 만족하는 중심선 평균 거칠기(Ra)를 가지는 소성 전극은 물리적 또는 화학적 방법으로 표면 개질(Surface modification)하여 형성할 수 있다. 전술한 조도를 부여할 수 있는 것이라면 표면 개질 방법은 특별히 제한되지 않으며, 예를 들어, 산성 또는 염기성 용액에 의한 표면 처리 또는 연마재를 이용한 물리적 연마 등의 방법을 사용할 수 있다.
일반적으로 니켈 등을 포함하는 소성 전극의 경우, 소성 과정에서 표면에 산화층이 형성되므로, 도금층을 형성하기 어려우며, 형성된 도금층이 쉽게 박리되는 등의 문제점이 있다. 본 발명에 일 실시예에 따른 소성 전극이 전술한 범위의 중심선 평균 거칠기(Ra)를 만족하도록 표면 개질된 경우, 산화층이 제거되거나, 또는 소정의 조도를 가지는 표면이 형성되므로 소성 전극과 도금층의 밀착력을 강화할 수 있고, 도금층의 박리를 방지할 수 있다.
본 발명의 일 실시예에 따른 제1 도금층(141b)은 니켈을 포함하는 도금층일 수 있으며, 제2 도금층(141b)은 구리 또는 주석을 포함하는 도금층일 수 있다. 상기 제1 도금층(141b)은 니켈을 포함함으로써 제1 소성 전극(141a)과의 밀착성을 향상시킬 수 있다. 또한, 상기 제2 도금층(141b)이 구리 또는 주석을 포함함으로써, 전도성, 도금 밀착성 및 납땜성이 우수한 외부 전극을 형성할 수 있다.
본 발명의 일 실시형태에서, 바디(110)의 제3 면 및 제4 면으로 연장된 제1 도금층의 두께를 t2라 하고, 소성 전극 상에 배치되는 제1 도금층의 두께를 t1이라 할 때, t2≥t1의 관계를 만족할 수 있다. 도 2는 본 실시예의 소성 전극 및 도금층의 구조를 나타내는 모식도이다. 도 2를 참조하면, 제2 소성 전극(142a) 상에 제1 도금층(142b) 및 제2 도금층(142c)이 순차 적층될 수 있고, 상기 제1 도금층(142b) 및 제2 도금층(142c)은 바디(110)의 제3 면 및 제4 면으로 연장되어 배치될 수 있다. 이 때, 제2 소성 전극(142a) 상에 적층되는 제1 도금층(142b)의 두께 t1은 바디(110)의 제3 면 및 제4 면으로 연장되어 배치되는 제1 도금층(142b)의 두께 t2 보다 작거나 같을 수 있다. 상기 바디(110)의 제3 면 및 제4 면으로 연장된 제1 도금층(142b)의 두께 t2와, 소성 전극(142a) 상에 배치되는 제1 도금층(142b)의 두께 t1의 관계를 만족하는 경우, 우수한 납땜성과 함께 내습 신뢰성을 향상시킬 수 있다.
본 발명의 다른 실시형태에서, 바디(110)의 제3 면 및 제4 면으로 연장된 제2 도금층(142c)의 두께를 t4라 하고, 제1 도금층(142b) 상에 배치되는 제2 도금층(142c)의 두께를 t3이라 할 때, t4≥t3의 관계를 만족할 수 있다. 도 2는 본 실시예의 제1 도금층(142b) 및 제2 도금층(142c)의 구조를 나타내는 모식도이다. 도 2를 참조하면, 제1 도금층(142b) 상에 제2 도금층(142c)이 적층될 수 있고, 상기 제1 도금층(142b) 및 제2 도금층(142c)은 바디(110)의 제3 면 및 제4 면으로 연장되어 배치될 수 있다. 이 때, 제1 도금층(142b) 상에 적층되는 제2 도금층(142c)의 두께 t3은 바디(110)의 제3 면 및 제4 면으로 연장되어 배치되는 제2 도금층(142c)의 두께 t4 보다 작거나 같을 수 있다. 상기 바디(110)의 제3 면 및 제4 면으로 연장된 제2 도금층(142c)의 두께 t4와, 제1 도금층(142b) 상에 배치되는 제2 도금층(142c)의 두께 t3의 관계를 만족하는 경우, 우수한 납땜성과 함께 내습 신뢰성을 향상시킬 수 있다.
하나의 예시에서, 본 발명의 제1 내지 제4 외부 전극(141, 142, 143, 144)은 두께가 1 um 내지 30 um의 범위 내일 수 있다. 상기 제1 내지 제4 외부 전극(141, 142, 143, 144)의 두께는 전술한 소성 전극, 제1 도금층 및 제2 도금층이 적층된 전체 두께를 의미할 수 있으며, 바디로부터 외부 전극의 표면에 대한 수직 거리를 의미할 수 있다. 외부 전극의 두께를 상기 범위로 조절함으로써, 표면 실장용 또는 기판 내장용으로 사용 시 많은 공간을 차지하지 않으면서도 우수한 실장성을 가질 수 있다.
도 5 내지 도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타낸 도면이다. 이하, 도 5 내지 도 7을 참조하여 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(200)는 제1 내부 전극(221), 유전층(211) 및 제2 내부 전극(222)이 적층된 바디(210), 제1 내지 제4 연결 전극(231, 232, 233, 234) 및 제1 내지 제4 외부 전극(241, 242, 243, 344)을 포함할 수 있다. 상기 유전층(211), 제1 및 제2 내부 전극(221, 222), 제1 내지 제4 외부 전극(241, 242, 243, 244)의 성분 및 구성 등에 대하여는 전술한 바와 동일하므로 생략하기로 한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(200)는 제1 연결 전극(231) 제2 연결 전극(242), 제3 연결 전극(233) 및 제4 연결 전극(234)을 포함하고, 상기 제1 및 제4 연결 전극(231, 234)은 제1 및 제2 외부 전극(241, 244)과 전기적으로 접속하며, 상기 제2 및 제3 연결 전극(232, 233)은 제3 및 제4 외부 전극(243, 242)과 전기적으로 접속할 수 있다. 상기와 같이, 제1 외부 전극과 제2 외부 전극 및 제3 외부 전극과 제4 외부 전극을 연결하는 연결 전극이 각각 복수로 배치됨으로써 외부 전극과 바디의 고착력을 보다 향상시킬 수 있다.
도 8은 제1 내부 전극(221) 및 제2 내부 전극(222)의 형상을 나타내는 단면도이다. 도 8을 참조하면, 제1 내부 전극(221) 및 제2 내부 전극(222)은 서로 점대칭을 이루는 T자형일 수 있다. 상기 제1 내부 전극(221)은 T자형의 전극 패턴을 가질 수 있으며, 전극 패턴이 형성되지 않은 전극 미배치 영역(222a)은 절연 영역일 수 있다. 또한, 상기 제2 내부 전극(222)은 T자형의 전극 패턴을 가질 수 있으며, 전극 패턴이 형성되지 않은 전극 미배치 영역(221a)은 절연 영역일 수 있다.
상기 전극 패턴을 가지는 적층 세라믹 커패시터에서, 제1 및 제4 연결 전극(231, 234)은 제 1 내부 전극(221)과 접속하고, 제2 내부 전극(222)의 미배치 영역(222a)을 관통할 수 있다. 또한, 제2 및 제3 연결 전극(232, 233)은 제2 내부 전극(222)과 접속하고, 제1 내부 전극(221)의 미배치 영역(222a)을 관통할 수 있다. 내부 전극의 미배치 영역에 연결 전극이 관통하는 구조를 가짐으로써, 본 발명에 따른 적층 세라믹 커패시터는 상호 인덕턴스를 상쇄하여 ESL을 개선할 수 있으며, 비아홀이 내부 전극 상에 형성되는 구조에 비해 커패시터 용량을 상승시킬 수 있다.
하나의 예시에서, 제1 및 제2 내부 전극(321, 322)의 미배치 영역(321a, 322a)은 라운드 형상일 수 있다. 도 9를 참조하면, 제1 내부 전극(321)은 T자형의 전극 패턴을 가질 수 있으며, 내부 전극이 배치되지 않은 미배치 영역(322a)은 라운드 형상일 수 있다. 또한, 제2 내부 전극(322)은 T자형의 전극 패턴을 가질 수 있으며, 내부 전극이 배치되지 않은 미배치 영역(321a)은 라운드 형상일 수 있다. 상기와 같이 내부 전극 패턴의 함입부를 라운드 형상으로 형성할 경우 커패시터 용량을 보다 상승시킬 수 있다.
상기에서, 내부 전극의 미배치 영역이 사각형 및 라운드 형상을 가지는 경우를 예로 들었으나, 이는 하나의 예시일 뿐, 본 발명의 내부 전극 패턴의 형상이 이에 제한되는 것은 아니며, 삼각형 형상, 다각형 형상 등 다양한 형태도 본 발명의 권리 범위에 속한다고 할 것이다.
도 10 및 11은 본 발명의 또 다른 실시형태를 나타내는 단면도이다. 도 10 및 도 11을 참조하면, 제1 및 제2 내부 전극(421, 422)은 서로 점대칭을 이루며, 직사각형일 수 있다. 상기 제1 내부 전극(421)은 제2 및 제3 비아홀을 포함하고, 상기 제2 내부 전극(422)은 제1 및 제4 비아홀을 포함할 수 있다. 이 때, 제1 및 제4 연결 전극(431, 434)은 제1 내부 전극(421)과 접속되어 있을 수 있으며, 상기 제2 내부 전극(422)의 제1 및 제4 비아홀을 관통할 수 있다, 또한, 제2 및 제3 연결 전극(432, 433)은 제2 내부 전극(422)과 접속되어 있을 수 있으며, 상기 제1 내부 전극(421)의 제2 및 제3 비아홀을 관통할 수 있다, 상기 제1 및 제4 연결 전극(431, 434)이 상기 제2 내부 전극(422)의 제1 및 제4 비아홀을 관통하여 배치됨으로써, 상기 제1 및 제4 연결 전극(431, 434)은 상기 제2 내부 전극(422)와 전기적으로 절연되어 있을 수 있다. 또한, 상기 제2 및 제3 연결 전극(432, 433)이 상기 제1 내부 전극(421)의 제2 및 제3 비아홀을 관통하여 배치됨으로써, 상기 제2 및 제3 연결 전극(432, 433)은 상기 제1 내부 전극(422)와 전기적으로 절연되어 있을 수 있다.
도 11은 제1 및 제4 연결 전극(431, 434)의 간격 또는 제2 및 제3 연결 전극(432, 433)의 간격(D1), 제1 연결 전극 내지 제4 연결전극(431, 432, 433, 434)의 직경(D2) 및 제1 비아홀과 제2 비아홀 사이의 간격 또는 제3 비아홀과 제4 비아홀의 간격(D3)을 나타내는 도면이다.
도 11을 참조하면, 본 실시예의 제1 비아홀과 제2 비아홀 사이의 간격(D3)에 대한 제1 및 제4 연결 전극(431, 434)의 간격 또는 제2 및 제3 연결 전극(432, 433)의 간격(D1)의 비율(D1/D3)은 2.08 내지 4.7의 범위 내일 수 있다. 상기 비율(D1/D3)은 2.08 이상, 2.20 이상, 2.30 이상, 2.40 이상, 2.50 이상, 2.60 이상, 2.70 이상, 2.80 이상, 2.90 이상, 3.00 이상, 3.05 이상, 3.10 이상 또는 3.15 이상일 수 있으며, 4.700 이하, 4.695 이하, 4.690 이하 또는 4.688 이하일 수 있으나, 이에 제한되는 것은 아니다. 제1 비아홀과 제2 비아홀 사이의 간격(D3)에 대한 제1 및 제4 연결 전극의 간격 또는 제2 및 제3 연결 전극의 간격(D1)의 비율(D1/D3)이 상기 범위를 만족하는 경우 등가 직렬 인덕턴스(ESL)가 감소하며, 특히 상기 비율이 3.125 이상인 경우 ESL 감소 효과가 극대화 될 수 있다.
본 발명의 다른 실시예에서, 제1 비아홀과 제2 비아홀 사이의 간격(D3)에 대한 제1 연결 전극 또는 제2 연결 전극의 직경(D2)의 비율(D2/D3)은 0.375 내지 0.52의 범위 내일 수 있다. 상기 제1 비아홀과 제2 비아홀 사이의 간격(D3)에 대한 제1 연결 전극 또는 제2 연결 전극의 직경(D2)의 비율(D2/D3)은 0.375 이상, 0.380 이상, 0.385 이상, 0.390 이상, 0.395 이상, 0.400 이상, 0.405 이상 또는 0.410 이상일 수 있으며, 0.52 이하일 수 있다. 상기 제1 비아홀과 제2 비아홀 사이의 간격(D3)에 대한 제1 연결 전극 또는 제2 연결 전극의 직경(D2)의 비율(D2/D3)이 전술한 범위를 만족하는 경우 등가 직렬 인덕턴스(ESL)를 감소시킬 수 있다. 특히, 상기 비율이 0.41 이상인 경우 ESL 감소 효과가 극대화 될 수 있으며, 0.52 이상일 경우 커패시터의 용량이 감소할 수 있다.
이하 본 발명에 따른 적층 세라믹 커패시터의 제조방법을 설명한다. 이러한 제조방법의 설명으로부터 앞서 설명한 적층 세라믹 커패시터의 구조는 더욱 명확해질 수 있을 것이다.
우선, 유전층으로 이루어진 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 시트를 적층하여 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부전극을 포함하는 바디를 마련한다. 바디의 상하부에는 내부 전극이 포함되지 않는 유전층을 적층하여 제1 커버부 및 제2 커버부를 형성할 수 있다.
상기 커버부를 형성한 후, 레이저 드릴(Laser Drill)이나 천공기(Mechanical Pin Puncher) 등을 이용하여 바디에 비아(H)를 형성한다. 그 후, 비아(H)에 도전성 페이스트를 도포하거나 도금 등의 방법을 이용하여 도전성 물질을 채워 제1 및 제2 관통 전극을 형성한다.
그 후, 바디의 일면에, 제1 및 제2 관통 전극과 연결되는 제1 내지 제4 외부 전극을 형성한다.
구체적으로, 제1 내지 제4 외부전극을 형성하는 단계는 상기 바디 상에 니켈을 포함하는 제1 내지 제4 소성 전극을 형성하는 단계; 및 상기 제1 내지 제4 소성 전극층 상에 각각 제1 도금층을 형성하는 단계; 상기 제1 도금층 상에 각각 제 2 도금층을 형성하는 단계; 및 상기 제2 도금층 상에 각각 제3 도금층을 형성하는 단계;를 포함하여 수행된다.
소성 전극은 니켈을 포함하는 도전성 페이스트를 도포하고 이를 소성하여 형성될 수 있고, 제1 도금층은 주석을 포함하며 전기적 또는 화학적 도금법에 의해 형성될 수 있으며, 제2 도금층은 니켈을 포함하며 전기적 또는 화학적 도금법에 의해 형성될 수 있다. 또한 제3 도금층은 구리 또는 주석을 포함하며 전기적 또는 화학적 도금법에 의해 형성될 수 있다.
소성 전극층을 형성한 후, 가소 및 소성을 진행하고, 상기 제1 도금층 내지 제3 도금층을 형성하여 도 1 및 도 4에 도시된 적층 세라믹 커패시터를 완성한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 유전층(111) 및 상기 유전층(111)을 사이에 두고 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하며, 제1 방향(X 방향)으로 대향하는 제5 및 제6 면(S5, S6), 제2 방향(Y 방향)으로 대향하는 제3 및 제4 면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제1 및 제2 면(S1, S2)을 포함하는 바디(110); 상기 바디(110)를 관통하여 상기 제1 내부 전극(121)과 연결되는 제1 관통 전극(131); 상기 바디(110)를 관통하여 상기 제2 내부 전극(122)과 연결되는 제2 관통 전극(132); 상기 제1면 및 제2면에 배치되고, 상기 제1 관통 전극(131)과 연결되는 제1 및 제2 외부 전극(141, 144); 및 상기 제1 및 제2 외부 전극(141, 144)과 이격되고, 상기 제2 관통 전극(132)과 연결되는 제3 및 제4 외부 전극(142, 143);을 포함할 수 있다.
이때, 상기 제1 내지 제4 외부 전극(141, 142, 143, 144)은 니켈을 포함하는 소성 전극일 수 있다. 또한, 상기 제1 내지 제4 외부 전극(141, 142, 143, 144)은 상기 소성 전극(141a, 142a, 143a, 144a) 상에 순차 적층된 제1 도금층(141b, 142b, 143b, 144b) 및 제2 도금층(141c, 142c, 143c, 144c)을 각각 포함하고, 상기 제1 도금층(141b, 142b, 143b, 144b) 및 제2 도금층(141c, 142c, 143c, 144c)은 상기 바디의 제3 면 및 제4 면으로 연장되어 배치될 수 있다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다. 상기 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 상기 바디(110)는 소성 과정에서 상기 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2 면(S1, S2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(S3, S4), 제1 및 제2 면(S1, S2)과 연결되고 제3 및 제4 면(S3, S4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(S5, S6)을 가질 수 있다. 이때, 제1, 제2, 제3 및 제4 면(S1, S2, S3, S4) 중에서 선택된 한 면이 실장면이 될 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다. 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에는 소정 두께의 제1 및 제2 커버부(112, 113)가 형성될 수 있다. 이때, 제1 및 제2 커버부(112, 113)는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 절연부(121a, 122a)를 포함할 수 있다. 제1 및 제2 절연부(121a, 122a)는 각각 제1 및 제2 내부 전극(121, 122)이 형성되지 않는 영역을 의미하며, 제1 및 제2 내부 전극(121, 122)이 각각 다른 극성의 외부 전극에만 연결될 수 있도록 하는 역할을 수행할 수 있다. 즉, 제1 연결 전극(131)은 제1 절연부(121a)에 의해 제2 내부 전극(122)과 이격되며, 제2 연결 전극(132)은 제2 절연부(122a)에 의해 제1 내부 전극(121)과 이격된다.
제1 및 제2 내부 전극(121, 122)이 제1 및 제2 관통 전극(131, 132)에 의해 제1 내지 제4 외부 전극(141, 142, 143, 144)과 각각 연결되게 함으로써, 유전층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 오버랩 되는 면적을 최대화할 수 있으며, 이에 따라 적층 세라믹 커패시터(100)의 커패시터 용량이 현저히 증가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 니켈(Ni)을 가장 많이 함유할 수 있으나, 이에 제한되는 것은 아니며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 구리(Cu), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
관통 전극(131, 132)은 니켈(Ni)을 가장 많이 함유할 수 있으나, 이에 제한되는 것은 아니며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 구리(Cu), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 관통 전극(131, 132)을 형성하는 방법은 특별히 제한되지 않으며, 예를 들어 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 적층된 적층체를 형성하고, 이 후, 레이저 드릴(Laser Drill), 천공기(Mechanical Pin Puncher) 등을 이용하여 바디(110)를 제3 방향(Z 방향)으로 관통하고, 전술한 도전성 페이스트를 충전하여 관통 전극(131, 132)을 형성할 수 있다.
하나의 예시에서, 내부 전극(121, 122)과 관통 전극(131, 132)은 동일한 금속 성분을 포함할 수 있다. 상기 동일한 금속 성분은 니켈(Ni)일 수 있으나, 이에 제한되는 것은 아니며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 구리(Cu), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있다. 본 발명에 따른 적층 세라믹 커패시터의 내부 전극(121, 122)과 관통 전극(131, 132)이 동일한 금속 성분을 포함하는 경우, 소성 개시 온도 및/또는 소성 수축율을 일치시킬 수 있어 크랙이나 딜라미네이션 등이 발생하는 것을 방지할 수 있다.
본 명세서에서, 관통 전극(131, 132)의 형상은 원형으로 도시하였으나, 사각형이나 삼각형 등의 형상을 가질 수 있으며, 그 형상은 특별히 한정되지 않는다. 또한, 관통 전극(131, 132)은 바디의 폭 방향(Y 방향)을 기준으로 5~65%를 차지하도록 형성할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일례에서, 바디(110)의 두께는 100 μm 이하일 수 있다. 상기 바디(110)의 두께는 제 1면 및 제 2면 사이의 수직 거리일 수 있으며, 하한은 특별히 제한되는 것은 아니나, 예를 들어 5 μm 이상일 수 있다. 상기 바디(110)의 두께가 100μm 이하가 되도록 제작함으로써, 본 발명에 따른 적층 세라믹 커패시터를 기판 내장용 적층 세라믹 커패시터 및/또는 AP 하단부에 LSC 타입으로 실장할 수 있는 커패시터에 적용할 수 있다.
본 발명에 일 실시예에 따르면, 제1 내지 제4 외부 전극(141, 142, 143, 144)은 바디(110)의 양면에 배치될 수 있다. 상기 제1 및 제2 외부 전극(141, 144)은 바디(110)의 제1면(S1) 및 제2면(S2)에 각각 배치되고, 전술한 제1 관통 전극(131)에 의해 전기적으로 연결될 수 있다. 또한, 상기 제3 및 제4 외부 전극(142, 143)은 상기 제1 및 제2 외부 전극(141, 144)과 이격되고, 바디(110)의 제1면(S1) 및 제2면(S2)에 각각 배치될 수 있으며, 전술한 제2 관통 전극(132)에 의해 전기적으로 연결될 수 있다.
상기 구조의 적층 세라믹 커패시터(100)는 바디(110)의 상면 및 하면을 연결하는 측면의 마진부를 감소시킴으로써, 제1 및 제2 내부 전극(121, 122)이 형성되는 영역을 증가시킴으로써 적층 세라믹 커패시터(100)의 커패시터 용량을 현저히 향상시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 측면에 외부 전극이 배치되지 않는 전극 구조를 가지며, 내부 전극이 외부 전극과 바디를 관통하는 관통 전극에 의해 연결되는 구조를 가지기 때문에 커패시터 용량을 더욱 현저히 향상시킬 수 있다.
이하, 도 2을 참조하여, 제1 외부 전극(141)을 기준으로 외부 전극의 구조에 대해 설명하나, 이는 제2 내지 제4 외부 전극(142, 143, 144)에 동일하게 적용될 수 있다.
도 2를 참조하면, 제1 외부 전극(141)은 제1 소성 전극(141a), 제1 및 제2 도금층(141b, 141c)을 포함할 수 있다. 상기 제1 소성 전극(141a)은 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함할 수 있으며, 예를 들어 니켈(Ni)을 포함하는 도전성 페이스트를 소성하여 형성된 소성 전극일 수 있다. 상기 제1 소성 전극(141a)과 같이, 외부 전극을 소성 전극으로 형성할 경우, 바디 및 내부 전극과 동시 소성이 가능한 장점이 있으며, 관통 전극과 외부 전극 간의 고착 강도를 더욱 향상시킬 수 있다.
본 발명의 일례에 따르면, 상기 바디의 두께(T1) 대비 상기 제1 또는 제2 도금층이 상기 바디의 제3 면 및 제4 면으로 연장된 길이(T2)의 비율(T2/T1)은 1/3 내지 2/5의 범위 내일 수 있다. 상기 제1 또는 제2 도금층이 상기 바디의 제3 면 및 제4 면으로 연장된 길이(T2)는 바디의 끝단으로부터 도금층까지의 Z 방향 거리 중 최단 거리를 의미할 수 있으며, 제1 외부 전극(141) 및 제2 외부 전극(144)의 도금층의 연장된 길이의 합 또는 제3 외부 전극(142) 및 제4 외부 전극(143)의 도금층의 연장된 길이의 합을 의미할 수 있다. 상기 제1 외부 전극(141) 및 제2 외부 전극(144)의 도금층의 연장된 길이의 합 또는 제3 외부 전극(142) 및 제4 외부 전극(143)의 도금층의 연장된 길이의 합은, 무작위로 선택된 5곳의 거리의 평균값일 수 있다. 도 2를 참조하면, 제1 외부 전극(141)의 도금층의 연장된 길이를 Tb라 하고, 제2 외부 전극(144)의 도금층의 연장된 길이를 Ta라 할 때, 상기 제1 또는 제2 도금층이 상기 바디의 제3 면 및 제4 면으로 연장된 길이(T2)는 Ta와 Tb의 합(Ta+Tb)을 의미할 수 있다.
상기 바디의 두께(T1) 대비 상기 제1 또는 제2 도금층이 상기 바디의 제3 면 및 제4 면으로 연장된 길이(T2)의 비율(T2/T1)을 전술한 범위 내로 유지함으로써 실장 시 우수한 고착력을 나타낼 수 있다. 또한, 전술한 비율을 만족하는 경우 소성 전극과 유전체층의 계면이 노출되는 부위를 줄여 내습 신뢰성을 향상시킬 수 있다.
하나의 예시에서, 본 발명의 소성 전극(141a, 142a, 143a, 144a)은 표면의 중심선 평균 거칠기(Ra)가 1nm 내지 100 nm의 범위 내일 수 있다. 본 명세서에서 「중심선 평균 거칠기(Ra)」란, 가상의 중심선에 대한 거리의 평균값을 의미할 수 있으며, 상기 중심선 평균 거칠기(Ra)가 1nm 내지 100 nm의 범위 내인 외부 전극은 전술한 범위의 표면 거칠기를 가지는 외부 전극을 의미할 수 있고, 전술한 범위를 만족하는 표면 거칠기를 인위적으로 형성한 외부 전극을 의미할 수 있다.
상기 중심선 평균 거칠기(Ra)는 상기 소성 전극(141a, 142a, 143a, 144a)의 표면 상에 형성되어 있는 조도에 대하여 가상의 중심선을 상정하고, 상기 조도의 가상의 중심선을 기준으로 각각의 거리(예를 들어, r1, r2, r3 ... rn)를 측정한 후 아래 식과 같이 각 거리의 평균값을 구하여 산출된 값으로 유전체층의 중심선 평균 거칠기(Ra)를 산출할 수 있다.
[수식 1]

상기 범위를 만족하는 중심선 평균 거칠기(Ra)를 가지는 소성 전극은 물리적 또는 화학적 방법으로 표면 개질(Surface modification)하여 형성할 수 있다. 전술한 조도를 부여할 수 있는 것이라면 표면 개질 방법은 특별히 제한되지 않으며, 예를 들어, 산성 또는 염기성 용액에 의한 표면 처리 또는 연마재를 이용한 물리적 연마 등의 방법을 사용할 수 있다.
일반적으로 니켈 등을 포함하는 소성 전극의 경우, 소성 과정에서 표면에 산화층이 형성되므로, 도금층을 형성하기 어려우며, 형성된 도금층이 쉽게 박리되는 등의 문제점이 있다. 본 발명에 일 실시예에 따른 소성 전극이 전술한 범위의 중심선 평균 거칠기(Ra)를 만족하도록 표면 개질된 경우, 산화층이 제거되거나, 또는 소정의 조도를 가지는 표면이 형성되므로 소성 전극과 도금층의 밀착력을 강화할 수 있고, 도금층의 박리를 방지할 수 있다.
본 발명의 일 실시예에 따른 제1 도금층(141b)은 니켈을 포함하는 도금층일 수 있으며, 제2 도금층(141b)은 구리 또는 주석을 포함하는 도금층일 수 있다. 상기 제1 도금층(141b)은 니켈을 포함함으로써 제1 소성 전극(141a)과의 밀착성을 향상시킬 수 있다. 또한, 상기 제2 도금층(141b)이 구리 또는 주석을 포함함으로써, 전도성, 도금 밀착성 및 납땜성이 우수한 외부 전극을 형성할 수 있다.
본 발명의 일 실시형태에서, 바디(110)의 제3 면 및 제4 면으로 연장된 제1 도금층의 두께를 t2라 하고, 소성 전극 상에 배치되는 제1 도금층의 두께를 t1이라 할 때, t2≥t1의 관계를 만족할 수 있다. 도 2는 본 실시예의 소성 전극 및 도금층의 구조를 나타내는 모식도이다. 도 2를 참조하면, 제2 소성 전극(142a) 상에 제1 도금층(142b) 및 제2 도금층(142c)이 순차 적층될 수 있고, 상기 제1 도금층(142b) 및 제2 도금층(142c)은 바디(110)의 제3 면 및 제4 면으로 연장되어 배치될 수 있다. 이 때, 제2 소성 전극(142a) 상에 적층되는 제1 도금층(142b)의 두께 t1은 바디(110)의 제3 면 및 제4 면으로 연장되어 배치되는 제1 도금층(142b)의 두께 t2 보다 작거나 같을 수 있다. 상기 바디(110)의 제3 면 및 제4 면으로 연장된 제1 도금층(142b)의 두께 t2와, 소성 전극(142a) 상에 배치되는 제1 도금층(142b)의 두께 t1의 관계를 만족하는 경우, 우수한 납땜성과 함께 내습 신뢰성을 향상시킬 수 있다.
본 발명의 다른 실시형태에서, 바디(110)의 제3 면 및 제4 면으로 연장된 제2 도금층(142c)의 두께를 t4라 하고, 제1 도금층(142b) 상에 배치되는 제2 도금층(142c)의 두께를 t3이라 할 때, t4≥t3의 관계를 만족할 수 있다. 도 2는 본 실시예의 제1 도금층(142b) 및 제2 도금층(142c)의 구조를 나타내는 모식도이다. 도 2를 참조하면, 제1 도금층(142b) 상에 제2 도금층(142c)이 적층될 수 있고, 상기 제1 도금층(142b) 및 제2 도금층(142c)은 바디(110)의 제3 면 및 제4 면으로 연장되어 배치될 수 있다. 이 때, 제1 도금층(142b) 상에 적층되는 제2 도금층(142c)의 두께 t3은 바디(110)의 제3 면 및 제4 면으로 연장되어 배치되는 제2 도금층(142c)의 두께 t4 보다 작거나 같을 수 있다. 상기 바디(110)의 제3 면 및 제4 면으로 연장된 제2 도금층(142c)의 두께 t4와, 제1 도금층(142b) 상에 배치되는 제2 도금층(142c)의 두께 t3의 관계를 만족하는 경우, 우수한 납땜성과 함께 내습 신뢰성을 향상시킬 수 있다.
하나의 예시에서, 본 발명의 제1 내지 제4 외부 전극(141, 142, 143, 144)은 두께가 1 um 내지 30 um의 범위 내일 수 있다. 상기 제1 내지 제4 외부 전극(141, 142, 143, 144)의 두께는 전술한 소성 전극, 제1 도금층 및 제2 도금층이 적층된 전체 두께를 의미할 수 있으며, 바디로부터 외부 전극의 표면에 대한 수직 거리를 의미할 수 있다. 외부 전극의 두께를 상기 범위로 조절함으로써, 표면 실장용 또는 기판 내장용으로 사용 시 많은 공간을 차지하지 않으면서도 우수한 실장성을 가질 수 있다.
도 5 내지 도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타낸 도면이다. 이하, 도 5 내지 도 7을 참조하여 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(200)는 제1 내부 전극(221), 유전층(211) 및 제2 내부 전극(222)이 적층된 바디(210), 제1 내지 제4 연결 전극(231, 232, 233, 234) 및 제1 내지 제4 외부 전극(241, 242, 243, 344)을 포함할 수 있다. 상기 유전층(211), 제1 및 제2 내부 전극(221, 222), 제1 내지 제4 외부 전극(241, 242, 243, 244)의 성분 및 구성 등에 대하여는 전술한 바와 동일하므로 생략하기로 한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(200)는 제1 연결 전극(231) 제2 연결 전극(242), 제3 연결 전극(233) 및 제4 연결 전극(234)을 포함하고, 상기 제1 및 제4 연결 전극(231, 234)은 제1 및 제2 외부 전극(241, 244)과 전기적으로 접속하며, 상기 제2 및 제3 연결 전극(232, 233)은 제3 및 제4 외부 전극(243, 242)과 전기적으로 접속할 수 있다. 상기와 같이, 제1 외부 전극과 제2 외부 전극 및 제3 외부 전극과 제4 외부 전극을 연결하는 연결 전극이 각각 복수로 배치됨으로써 외부 전극과 바디의 고착력을 보다 향상시킬 수 있다.
도 8은 제1 내부 전극(221) 및 제2 내부 전극(222)의 형상을 나타내는 단면도이다. 도 8을 참조하면, 제1 내부 전극(221) 및 제2 내부 전극(222)은 서로 점대칭을 이루는 T자형일 수 있다. 상기 제1 내부 전극(221)은 T자형의 전극 패턴을 가질 수 있으며, 전극 패턴이 형성되지 않은 전극 미배치 영역(222a)은 절연 영역일 수 있다. 또한, 상기 제2 내부 전극(222)은 T자형의 전극 패턴을 가질 수 있으며, 전극 패턴이 형성되지 않은 전극 미배치 영역(221a)은 절연 영역일 수 있다.
상기 전극 패턴을 가지는 적층 세라믹 커패시터에서, 제1 및 제4 연결 전극(231, 234)은 제 1 내부 전극(221)과 접속하고, 제2 내부 전극(222)의 미배치 영역(222a)을 관통할 수 있다. 또한, 제2 및 제3 연결 전극(232, 233)은 제2 내부 전극(222)과 접속하고, 제1 내부 전극(221)의 미배치 영역(222a)을 관통할 수 있다. 내부 전극의 미배치 영역에 연결 전극이 관통하는 구조를 가짐으로써, 본 발명에 따른 적층 세라믹 커패시터는 상호 인덕턴스를 상쇄하여 ESL을 개선할 수 있으며, 비아홀이 내부 전극 상에 형성되는 구조에 비해 커패시터 용량을 상승시킬 수 있다.
하나의 예시에서, 제1 및 제2 내부 전극(321, 322)의 미배치 영역(321a, 322a)은 라운드 형상일 수 있다. 도 9를 참조하면, 제1 내부 전극(321)은 T자형의 전극 패턴을 가질 수 있으며, 내부 전극이 배치되지 않은 미배치 영역(322a)은 라운드 형상일 수 있다. 또한, 제2 내부 전극(322)은 T자형의 전극 패턴을 가질 수 있으며, 내부 전극이 배치되지 않은 미배치 영역(321a)은 라운드 형상일 수 있다. 상기와 같이 내부 전극 패턴의 함입부를 라운드 형상으로 형성할 경우 커패시터 용량을 보다 상승시킬 수 있다.
상기에서, 내부 전극의 미배치 영역이 사각형 및 라운드 형상을 가지는 경우를 예로 들었으나, 이는 하나의 예시일 뿐, 본 발명의 내부 전극 패턴의 형상이 이에 제한되는 것은 아니며, 삼각형 형상, 다각형 형상 등 다양한 형태도 본 발명의 권리 범위에 속한다고 할 것이다.
도 10 및 11은 본 발명의 또 다른 실시형태를 나타내는 단면도이다. 도 10 및 도 11을 참조하면, 제1 및 제2 내부 전극(421, 422)은 서로 점대칭을 이루며, 직사각형일 수 있다. 상기 제1 내부 전극(421)은 제2 및 제3 비아홀을 포함하고, 상기 제2 내부 전극(422)은 제1 및 제4 비아홀을 포함할 수 있다. 이 때, 제1 및 제4 연결 전극(431, 434)은 제1 내부 전극(421)과 접속되어 있을 수 있으며, 상기 제2 내부 전극(422)의 제1 및 제4 비아홀을 관통할 수 있다, 또한, 제2 및 제3 연결 전극(432, 433)은 제2 내부 전극(422)과 접속되어 있을 수 있으며, 상기 제1 내부 전극(421)의 제2 및 제3 비아홀을 관통할 수 있다, 상기 제1 및 제4 연결 전극(431, 434)이 상기 제2 내부 전극(422)의 제1 및 제4 비아홀을 관통하여 배치됨으로써, 상기 제1 및 제4 연결 전극(431, 434)은 상기 제2 내부 전극(422)와 전기적으로 절연되어 있을 수 있다. 또한, 상기 제2 및 제3 연결 전극(432, 433)이 상기 제1 내부 전극(421)의 제2 및 제3 비아홀을 관통하여 배치됨으로써, 상기 제2 및 제3 연결 전극(432, 433)은 상기 제1 내부 전극(422)와 전기적으로 절연되어 있을 수 있다.
도 11은 제1 및 제4 연결 전극(431, 434)의 간격 또는 제2 및 제3 연결 전극(432, 433)의 간격(D1), 제1 연결 전극 내지 제4 연결전극(431, 432, 433, 434)의 직경(D2) 및 제1 비아홀과 제2 비아홀 사이의 간격 또는 제3 비아홀과 제4 비아홀의 간격(D3)을 나타내는 도면이다.
도 11을 참조하면, 본 실시예의 제1 비아홀과 제2 비아홀 사이의 간격(D3)에 대한 제1 및 제4 연결 전극(431, 434)의 간격 또는 제2 및 제3 연결 전극(432, 433)의 간격(D1)의 비율(D1/D3)은 2.08 내지 4.7의 범위 내일 수 있다. 상기 비율(D1/D3)은 2.08 이상, 2.20 이상, 2.30 이상, 2.40 이상, 2.50 이상, 2.60 이상, 2.70 이상, 2.80 이상, 2.90 이상, 3.00 이상, 3.05 이상, 3.10 이상 또는 3.15 이상일 수 있으며, 4.700 이하, 4.695 이하, 4.690 이하 또는 4.688 이하일 수 있으나, 이에 제한되는 것은 아니다. 제1 비아홀과 제2 비아홀 사이의 간격(D3)에 대한 제1 및 제4 연결 전극의 간격 또는 제2 및 제3 연결 전극의 간격(D1)의 비율(D1/D3)이 상기 범위를 만족하는 경우 등가 직렬 인덕턴스(ESL)가 감소하며, 특히 상기 비율이 3.125 이상인 경우 ESL 감소 효과가 극대화 될 수 있다.
본 발명의 다른 실시예에서, 제1 비아홀과 제2 비아홀 사이의 간격(D3)에 대한 제1 연결 전극 또는 제2 연결 전극의 직경(D2)의 비율(D2/D3)은 0.375 내지 0.52의 범위 내일 수 있다. 상기 제1 비아홀과 제2 비아홀 사이의 간격(D3)에 대한 제1 연결 전극 또는 제2 연결 전극의 직경(D2)의 비율(D2/D3)은 0.375 이상, 0.380 이상, 0.385 이상, 0.390 이상, 0.395 이상, 0.400 이상, 0.405 이상 또는 0.410 이상일 수 있으며, 0.52 이하일 수 있다. 상기 제1 비아홀과 제2 비아홀 사이의 간격(D3)에 대한 제1 연결 전극 또는 제2 연결 전극의 직경(D2)의 비율(D2/D3)이 전술한 범위를 만족하는 경우 등가 직렬 인덕턴스(ESL)를 감소시킬 수 있다. 특히, 상기 비율이 0.41 이상인 경우 ESL 감소 효과가 극대화 될 수 있으며, 0.52 이상일 경우 커패시터의 용량이 감소할 수 있다.
이하 본 발명에 따른 적층 세라믹 커패시터의 제조방법을 설명한다. 이러한 제조방법의 설명으로부터 앞서 설명한 적층 세라믹 커패시터의 구조는 더욱 명확해질 수 있을 것이다.
우선, 유전층으로 이루어진 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 시트를 적층하여 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부전극을 포함하는 바디를 마련한다. 바디의 상하부에는 내부 전극이 포함되지 않는 유전층을 적층하여 제1 커버부 및 제2 커버부를 형성할 수 있다.
상기 커버부를 형성한 후, 레이저 드릴(Laser Drill)이나 천공기(Mechanical Pin Puncher) 등을 이용하여 바디에 비아(H)를 형성한다. 그 후, 비아(H)에 도전성 페이스트를 도포하거나 도금 등의 방법을 이용하여 도전성 물질을 채워 제1 및 제2 관통 전극을 형성한다.
그 후, 바디의 일면에, 제1 및 제2 관통 전극과 연결되는 제1 내지 제4 외부 전극을 형성한다.
구체적으로, 제1 내지 제4 외부전극을 형성하는 단계는 상기 바디 상에 니켈을 포함하는 제1 내지 제4 소성 전극을 형성하는 단계; 및 상기 제1 내지 제4 소성 전극층 상에 각각 제1 도금층을 형성하는 단계; 상기 제1 도금층 상에 각각 제 2 도금층을 형성하는 단계; 및 상기 제2 도금층 상에 각각 제3 도금층을 형성하는 단계;를 포함하여 수행된다.
소성 전극은 니켈을 포함하는 도전성 페이스트를 도포하고 이를 소성하여 형성될 수 있고, 제1 도금층은 주석을 포함하며 전기적 또는 화학적 도금법에 의해 형성될 수 있으며, 제2 도금층은 니켈을 포함하며 전기적 또는 화학적 도금법에 의해 형성될 수 있다. 또한 제3 도금층은 구리 또는 주석을 포함하며 전기적 또는 화학적 도금법에 의해 형성될 수 있다.
소성 전극층을 형성한 후, 가소 및 소성을 진행하고, 상기 제1 도금층 내지 제3 도금층을 형성하여 도 1 및 도 4에 도시된 적층 세라믹 커패시터를 완성한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (14)

  1. 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부 전극을 포함하며,
    제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 바디;
    상기 바디를 관통하여 상기 제1 내부 전극과 연결되는 제1 관통 전극;
    상기 바디를 관통하여 상기 제2 내부 전극과 연결되는 제2 관통 전극;
    상기 제1면 및 제2면에 배치되고, 상기 제1 관통 전극과 연결되는 제1 및 제2 외부 전극; 및
    상기 제1 및 제2 외부 전극과 이격되고, 상기 제2 관통 전극과 연결되는 제3 및 제4 외부 전극;을 포함하고,
    상기 제1 내지 제4 외부 전극은 니켈을 포함하는 소성 전극이며, 상기 소성 전극 상에 순차 적층된 제1 도금층 및 제2 도금층을 각각 포함하고,
    상기 제1 도금층 및 제2 도금층은 상기 바디의 제3 면 및 제4 면으로 각각 연장되어 배치되는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 바디의 두께(T1) 대비 상기 제1 또는 제2 도금층이 상기 바디의 제3 면 및 제4 면으로 연장된 길이(T2)의 비율(T2/T1)은 1/3 내지 2/5의 범위 내인 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 소성 전극은 중심선 평균 거칠기(Ra)가 1nm 내지 100 nm의 범위 내인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 도금층은 니켈을 포함하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제2 도금층은 구리 또는 주석을 포함하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 바디의 제3 면 및 제4 면으로 연장된 제1 도금층의 두께를 t2라 하고, 상기 소성 전극 상에 배치되는 제1 도금층의 두께를 t1이라 할 때, t2≥t1의 관계를 만족하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 바디의 제3 면 및 제4 면으로 연장된 제2 도금층의 두께를 t4라 하고, 상기 소성 전극 상에 배치되는 제2 도금층의 두께를 t3이라 할 때, t4≥t3의 관계를 만족하는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 니켈을 포함하는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 관통 전극은 니켈을 포함하는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 제1 관통 전극은 제1 및 제2 외부 전극과 접속하는 제1 및 제4 연결 전극을 포함하고,
    상기 제2 관통 전극은 제3 및 제4 외부 전극과 접속하는 제2 및 제3 연결 전극을 포함하는 적층 세라믹 커패시터.
  11. 제10항에 있어서,
    제1 및 제2 내부 전극은 서로 점대칭을 이루는 T자형이고,
    상기 제1 및 제4 연결 전극은 제2 내부 전극의 미배치 영역을 관통하며,
    상기 제2 및 제3 연결 전극은 제1 내부 전극의 미배치 영역을 관통하는 적층 세라믹 커패시터.
  12. 제10항에 있어서,
    제1 및 제2 내부 전극은 서로 점대칭을 이루는 직사각형이고,
    상기 제1 내부 전극은 제2 및 제3 비아홀을 포함하며,
    상기 제2 내부 전극은 제1 및 제4 비아홀을 포함하고,
    상기 제1 및 제4 연결 전극은 제2 내부 전극의 제1 및 제4 비아홀을 관통하며,
    상기 제2 및 제3 연결 전극은 제1 내부 전극의 제2 및 제3 비아홀을 관통하는 적층 세라믹 커패시터.
  13. 제12항에 있어서,
    상기 제1 비아홀과 제2 비아홀 사이의 폭(D3)에 대한 제1 및 제4 연결 전극의 간격 또는 제2 및 제3 연결 전극의 간격(D1)의 비율(D1/D3)은 2.08 내지 4.7의 범위 내인 적층 세라믹 커패시터.
  14. 제12항에 있어서,
    상기 제1 비아홀과 제2 비아홀 사이의 폭(D3)에 대한 제1 연결 전극 또는 제2 연결 전극의 직경(D2)의 비율(D2/D3)은 0.375 내지 0.52의 범위 내인 적층 세라믹 커패시터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227723B2 (en) * 2019-07-04 2022-01-18 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020136533A (ja) * 2019-02-21 2020-08-31 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造
KR102333086B1 (ko) * 2019-08-19 2021-12-01 삼성전기주식회사 적층 세라믹 커패시터
KR20190116145A (ko) * 2019-08-02 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
JP2022149065A (ja) * 2021-03-25 2022-10-06 太陽誘電株式会社 積層セラミック電子部品及び回路基板
CN113517137B (zh) * 2021-07-15 2022-08-09 江门市东有科技有限公司 一种多层陶瓷电容器
JP2023143549A (ja) * 2022-03-26 2023-10-06 株式会社村田製作所 積層セラミックコンデンサ
CN115274300B (zh) * 2022-08-26 2023-12-12 池州昀冢电子科技有限公司 一种多层陶瓷电容器

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100905879B1 (ko) * 2007-09-28 2009-07-03 삼성전기주식회사 적층형 캐패시터
JP2009147178A (ja) 2007-12-14 2009-07-02 Ngk Spark Plug Co Ltd セラミック部品及びその製造方法、配線基板
JP2010123613A (ja) 2008-11-17 2010-06-03 Murata Mfg Co Ltd セラミック電子部品及びセラミック電子部品の実装構造
JP5439954B2 (ja) * 2009-06-01 2014-03-12 株式会社村田製作所 積層型電子部品およびその製造方法
JP5246215B2 (ja) * 2010-07-21 2013-07-24 株式会社村田製作所 セラミック電子部品及び配線基板
KR101376839B1 (ko) * 2012-10-12 2014-03-20 삼성전기주식회사 적층 세라믹 커패시터
KR101497192B1 (ko) * 2012-12-27 2015-02-27 삼성전기주식회사 전자부품 내장 인쇄회로기판 및 그 제조방법
US9460855B2 (en) * 2013-10-01 2016-10-04 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board having the same
KR101983154B1 (ko) 2013-11-05 2019-05-28 삼성전기주식회사 적층 세라믹 커패시터
KR101548813B1 (ko) * 2013-11-06 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터
KR101548814B1 (ko) * 2013-11-08 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR20140039016A (ko) * 2014-02-27 2014-03-31 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR102016485B1 (ko) * 2014-07-28 2019-09-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
US9881739B2 (en) * 2014-09-30 2018-01-30 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
JP2016181663A (ja) 2015-03-25 2016-10-13 Tdk株式会社 積層コンデンサ
JP2017216332A (ja) * 2016-05-31 2017-12-07 株式会社村田製作所 セラミックコンデンサ
KR20180007865A (ko) * 2016-07-14 2018-01-24 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
KR101867982B1 (ko) 2016-07-20 2018-06-18 삼성전기주식회사 커패시터 및 그 실장 기판
US10395827B2 (en) * 2016-09-28 2019-08-27 Murata Manufacturing Co., Ltd. Electronic component
JP2018088451A (ja) * 2016-11-28 2018-06-07 株式会社村田製作所 積層セラミックコンデンサ
KR101992450B1 (ko) * 2017-08-23 2019-06-25 삼성전기주식회사 커패시터 부품 및 그 제조 방법
JP6933090B2 (ja) 2017-10-30 2021-09-08 Tdk株式会社 電子部品
WO2019183045A1 (en) * 2018-03-20 2019-09-26 Avx Corporation Vertical electrode decoupling/bypass capacitor
JP7103835B2 (ja) * 2018-04-24 2022-07-20 太陽誘電株式会社 積層セラミック電子部品及びその製造方法、並びに回路基板
KR102137783B1 (ko) * 2018-09-18 2020-07-24 삼성전기주식회사 세라믹 전자 부품
KR20190116122A (ko) * 2019-07-04 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
KR20190116145A (ko) * 2019-08-02 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227723B2 (en) * 2019-07-04 2022-01-18 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor

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