JP2016181663A - 積層コンデンサ - Google Patents

Abstract

【課題】低背化が図られ、基板に形成される配線との接続性を確保しつつ、基板に適切に内蔵することが可能な積層コンデンサを提供する。【解決手段】素体２の第一方向Ｄ１の長さは、素体２の第二方向Ｄ２の長さ及び素体２の第三方向Ｄ３の長さよりも小さい。第一端子電極５は、主面２ａに配置されている電極部分５ａと、第二側面２ｅと一対の第一側面２ｃ，２ｄとに配置されている電極部分５ｃ，５ｄとを有している。第二端子電極７は、主面２ａに配置されている電極部分７ａと、第二側面２ｆと一対の第一側面２ｃ，２ｄとに配置されている電極部分７ｃ，７ｄとを有している。電極部分５ａ，７ａの表面の算術平均粗さが、０．２０〜０．２６μｍであり、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが、０．２７〜０．３８μｍである。【選択図】図２

Description

本発明は、積層コンデンサに関する。

直方体形状を呈しており、第一方向で互いに対向している一対の主面と、一対の主面を連結するように第一方向に延びていると共に第一方向と直交する第二方向で互いに対向している一対の第一側面と、一対の主面を連結するように第一方向に延びていると共に第一及び第二方向に直交する第三方向で互いに対向している一対の第二側面と、を有している素体と、第一方向で互いに対向するように素体内に交互に配置されている複数の内部電極と、素体の一対の第二側面側にそれぞれ配置されていると共に複数の内部電極のうち対応する内部電極に接続されている一対の端子電極と、を備えている積層コンデンサが知られている（たとえば、特許文献１参照）。

特開２００５−２４３８３５号公報

近年、情報端末機器などの電子機器では、小型化及び薄型化が進んでいる。それに伴って、電子機器に搭載される基板や基板に搭載される電子部品においても、小型化が進んでおり、高密度実装化も進んでいる。更なる小型化を図るために、基板内に電子部品が埋め込まれている、電子部品内蔵基板も開発されてきている。電子部品内蔵基板では、基板の内部に電子部品が埋め込まれて実装されている。基板に形成された配線と埋め込まれている電子部品とは、確実に、電気的に接続される必要がある。しかしながら、特許文献１に記載された積層コンデンサでは、基板への埋め込み（基板への内蔵）、及び、基板に形成された配線との電気的な接続については考慮されていない。

本発明は、低背化が図られ、基板に形成される配線との接続性を確保しつつ、基板に適切に内蔵することが可能な積層コンデンサを提供することを目的とする。

本発明に係る積層コンデンサは、直方体形状を呈しており、互いに対向している一対の主面と、一対の主面を連結するように一対の主面が対向している方向に延びている四つの側面と、を有している素体と、一対の主面が対向している方向で互いに対向するように素体内に交互に配置されている複数の内部電極と、素体の互いに対向する一対の側面側にそれぞれ配置されていると共に複数の内部電極のうち対応する内部電極に接続されている一対の端子電極と、を備え、一対の主面が対向している方向での素体の長さは、一対の側面が対向している方向での素体の長さ及び一対の側面とは別の一対の側面が対向している方向での素体の長さよりも小さく、各端子電極は、主面に配置されている第一電極部分と、側面に配置されている第二電極部分とを有し、第一電極部分の表面の算術平均粗さが、０．２０〜０．２６μｍであり、第二電極部分の表面の算術平均粗さが、０．２７〜０．３８μｍである。

本発明に係る積層コンデンサでは、一対の主面が対向している方向での素体の長さが、一対の側面が対向している方向での素体の長さ及び一対の側面とは別の一対の側面が対向している方向での素体の長さよりも小さい。これにより、積層コンデンサの低背化が図られ、基板への内蔵に適した積層コンデンサを実現することができる。各端子電極は、主面に配置されている第一電極部分を有している。したがって、本発明に係る積層コンデンサは、主面側において、基板に形成された配線と電気的に接続可能となり、基板への内蔵が容易である。

積層コンデンサは、基板の収容部に配置された後に、収容部に樹脂が充填されることにより、基板に内蔵される。積層コンデンサが基板に内蔵された後に、各端子電極（第一電極部分）に到達するビアホールが基板に形成され、ビアホール内に導体が形成される。ビアホール内に形成された導体と第一電極部分とが接続される。

本発明に係る積層コンデンサでは、第一電極部分の表面の算術平均粗さが、０．２０〜０．２６μｍであり、第二電極部分の表面の算術平均粗さが、０．２７〜０．３８μｍである。このため、ビアホール内に形成された導体と第一電極部分との間と、収容部に充填された樹脂と第二電極部分との間とに、空隙が発生するのを防ぐことができると共に、上記導体と第一電極部分との剥離と、上記樹脂と第二電極部分との剥離とが生じるのを防ぐことができる。これにより、基板に形成される配線との接続性を確保しつつ、積層コンデンサの基板への内蔵を適切に行うことができる。

素体における一対の端子電極から露出している部分の表面の算術平均粗さが、０．１４〜０．１９μｍであってもよい。この場合、収容部に充填された樹脂と素体との間に空隙が発生するのを防ぐことができると共に、上記樹脂と素体との剥離が生じるのを防ぐことができる。これにより、積層コンデンサの基板への内蔵をより一層適切に行うことができる。

本発明によれば、低背化が図られ、基板に形成される配線との接続性を確保しつつ、基板に適切に内蔵することが可能な積層コンデンサを提供することができる。

本発明の一実施形態に係る積層コンデンサを示す斜視図である。 本実施形態に係る積層コンデンサを示す平面図である。 図２におけるIII−III線に沿った断面構成を説明するための図である。 図２におけるIV−IV線に沿った断面構成を説明するための図である。 図２におけるV−V線に沿った断面構成を説明するための図である。 図２におけるVI−VI線に沿った断面構成を説明するための図である。 第一及び第二内部電極を示す平面図である。 本実施形態に係る積層コンデンサの実装構造を説明するための図である。 各試料における空隙の発生数及び剥離の発生数を示す図表である。 各試料における空隙の発生数及び剥離の発生数を示す図表である。

以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

図１〜図６を参照して、本実施形態に係る積層コンデンサＣ１の構成を説明する。図１は、本実施形態に係る積層コンデンサを示す斜視図である。図２は、本実施形態に係る積層コンデンサを示す平面図である。図３は、図２におけるIII−III線に沿った断面構成を説明するための図である。図４は、図２におけるIV−IV線に沿った断面構成を説明するための図である。図５は、図２におけるV−V線に沿った断面構成を説明するための図である。図６は、図２におけるVI−VI線に沿った断面構成を説明するための図である。

積層コンデンサＣ１は、図１〜図６に示されるように、直方体形状を呈している素体２と、素体２の外表面に配置される第一端子電極５及び第二端子電極７と、を備えている。第一端子電極５と第二端子電極７とは、離間している。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。

素体２は、その外表面として、互いに対向している略長方形状の一対の主面２ａ，２ｂと、互いに対向している一対の第一側面２ｃ，２ｄと、互いに対向している一対の第二側面２ｅ，２ｆと、を有している。一対の主面２ａ，２ｂが対向している方向が第一方向Ｄ１であり、一対の第一側面２ｃ，２ｄが対向している方向が第二方向Ｄ２であり、一対の第二側面２ｅ，２ｆが対向している方向が第三方向Ｄ３である。本実施形態では、第一方向Ｄ１は、素体２の高さ方向である。第二方向Ｄ２は、素体２の幅方向であり、第一方向Ｄ１と直交している。第三方向Ｄ３は、素体２の長手方向であり、第一方向Ｄ１と第二方向Ｄ２とに直交している。

素体２の第一方向Ｄ１の長さは、素体２の第三方向Ｄ３の長さ及び素体２の第二方向Ｄ２の長さよりも小さい。素体２の第三方向Ｄ３の長さは、素体２の第二方向Ｄ２の長さよりも大きい。素体２の第三方向Ｄ３の長さは、たとえば、０．４〜１．６ｍｍに設定される。素体２の第二方向Ｄ２の長さは、たとえば、０．２〜０．８ｍｍに設定される。素体２の第一方向Ｄ１の長さは、たとえば、０．１〜０．３５ｍｍに設定される。積層コンデンサＣ１は、超低背型の積層コンデンサである。素体２の第二方向Ｄ２の長さは、素体２の第三方向Ｄ３の長さと同等であってもよく、また、素体２の第二方向Ｄ２の長さが、素体２の第三方向Ｄ３の長さよりも大きくてもよい。

同等とは、等しいことに加えて、予め設定した範囲での微差又は製造誤差などを含んだ値を同等としてもよい。たとえば、複数の値が、当該複数の値の平均値の±５％の範囲内に含まれているのであれば、当該複数の値は同等であると規定する。

一対の第一側面２ｃ，２ｄは、主面２ａと主面２ｂとの間を連結するように第一方向Ｄ１に延びている。一対の第一側面２ｃ，２ｄは、第三方向Ｄ３（一対の主面２ａ，２ｂの長辺方向）にも延びている。一対の第二側面２ｅ，２ｆは、主面２ａと主面２ｂとの間を連結するように第一方向Ｄ１に延びている。一対の第二側面２ｅ，２ｆは、第二方向Ｄ２（一対の主面２ａ，２ｂの短辺方向）にも延びている。

素体２は、主面２ａと主面２ｂとが対向している方向（第一方向Ｄ１）に複数の誘電体層が積層されて構成されている。素体２では、複数の誘電体層の積層方向（以下、単に「積層方向」と称する。）が第一方向Ｄ１と一致する。各誘電体層は、例えば誘電体材料（ＢａＴｉＯ_３系、Ｂａ(Ｔｉ，Ｚｒ)Ｏ_３系、又は（Ｂａ，Ｃａ）ＴｉＯ_３系などの誘電体セラミック）を含むセラミックグリーンシート（以下、単に「グリーンシート」と称する。）の焼結体から構成される。実際の素体２では、各誘電体層は、各誘電体層の間の境界が視認できない程度に一体化されている。

積層コンデンサＣ１は、図３〜図６に示されるように、複数の第一内部電極１１と、複数の第二内部電極１３と、を備えている。第一及び第二内部電極１１，１３は、積層型の電気素子の内部電極として通常用いられる導電性材料（たとえば、Ｎｉ又はＣｕなど）からなる。第一及び第二内部電極１１，１３は、上記導電性材料を含む導電性ペーストの焼結体として構成される。

第一内部電極１１と第二内部電極１３とは、第一方向Ｄ１において異なる位置（層）に配置されている。すなわち、第一内部電極１１と第二内部電極１３とは、素体２内において、第一方向Ｄ１に間隔を有して対向するように交互に配置されている。第一内部電極１１と第二内部電極１３とは、互いに極性が異なる。

各第一内部電極１１は、図７の（ａ）に示されるように、主電極部１１ａと、接続部１１ｂと、を含んでいる。接続部１１ｂは、主電極部１１ａの一辺（一方の短辺）から延び、第一側面２ｃに露出している。第一内部電極１１は、第二側面２ｅに露出し、一対の主面２ａ，２ｂ、一対の第一側面２ｃ，２ｄ、及び第二側面２ｆには露出していない。主電極部１１ａと、接続部１１ｂとは、一体的に形成されている。

主電極部１１ａは、第三方向Ｄ３を長辺方向とし、第二方向Ｄ２を短辺方向とする矩形形状を呈している。すなわち、各第一内部電極１１の主電極部１１ａは、第三方向Ｄ３の長さが第二方向Ｄ２の長さよりも大きい。接続部１１ｂは、主電極部１１ａの第二側面２ｅ側の端部から第二側面２ｅまで延びている。接続部１１ｂの第三方向Ｄ３の長さは、主電極部１１ａの第三方向Ｄ３の長さよりも小さい。接続部１１ｂの第二方向Ｄ２の長さは、主電極部１１ａの第二方向Ｄ２の長さと同等である。接続部１１ｂは、第二側面２ｅに露出した端部で、第一端子電極５に接続されている。接続部１１ｂの第二方向Ｄ２の長さは、主電極部１１ａの第二方向Ｄ２の長さよりも小さくてもよい。

各第二内部電極１３は、図７の（ｂ）に示されるように、主電極部１３ａと、接続部１３ｂと、を含んでいる。主電極部１３ａは、第一方向Ｄ１で素体２の一部（誘電体層）を介して主電極部１１ａと対向している。接続部１３ｂは、主電極部１３ａの一辺（一方の短辺）から延び、第二側面２ｆに露出している。第二内部電極１３は、第二側面２ｆに露出し、一対の主面２ａ，２ｂ、一対の第一側面２ｃ，２ｄ、及び第二側面２ｅには露出していない。主電極部１３ａと、接続部１３ｂとは、一体的に形成されている。

主電極部１３ａは、第三方向Ｄ３を長辺方向とし、第二方向Ｄ２を短辺方向とする矩形形状を呈している。すなわち、各第二内部電極１３の主電極部１３ａは、第三方向Ｄ３の長さが第二方向Ｄ２の長さよりも大きい。接続部１３ｂは、主電極部１３ａの第二側面２ｆ側の端部から第二側面２ｆまで延びている。接続部１３ｂの第三方向Ｄ３の長さは、主電極部１３ａの第三方向Ｄ３の長さよりも小さい。接続部１３ｂの第二方向Ｄ２の長さは、主電極部１３ａの第二方向Ｄ２の長さと同等である。接続部１３ｂは、第二側面２ｆに露出した端部で、第二端子電極７に接続されている。接続部１３ｂの第二方向Ｄ２の長さは、主電極部１３ａの第二方向Ｄ２の長さよりも小さくてもよい。

第一端子電極５は、第三方向Ｄ３に見て、素体２における第二側面２ｅ側の端部に位置している。第一端子電極５は、主面２ａに配置されている電極部分５ａ、主面２ｂに配置されている電極部分５ｂ、第二側面２ｅに配置されている電極部分５ｃ、及び、一対の第一側面２ｃ，２ｄに配置されている電極部分５ｄを有している。すなわち、第一端子電極５は、五つの面２ａ，２ｂ，２ｃ，２ｄ，２ｅに形成されている。互いに隣り合う電極部分５ａ，５ｂ，５ｃ，５ｄ同士は、素体２の稜線部において接続されており、電気的に接続されている。

電極部分５ａと電極部分５ｃとは、主面２ａと第二側面２ｅとの間の稜線部において、接続されている。電極部分５ａと電極部分５ｄとは、主面２ａと各第一側面２ｃ，２ｄとの間の稜線部において、接続されている。電極部分５ｂと電極部分５ｃとは、主面２ｂと第二側面２ｅとの間の稜線部において、接続されている。電極部分５ｂと電極部分５ｄとは、主面２ｂと各第一側面２ｃ，２ｄとの間の稜線部において、接続されている。電極部分５ｃと電極部分５ｄとは、第二側面２ｅと各第一側面２ｃ，２ｄとの間の稜線部において、接続されている。

電極部分５ｃは、各接続部１１ｂの第二側面２ｅに露出した部分をすべて覆うように配置されており、接続部１１ｂは、第一端子電極５に直接的に接続される。すなわち、接続部１１ｂは、主電極部１１ａと電極部分５ｃとを接続している。これにより、各第一内部電極１１は、第一端子電極５に電気的に接続される。

第二端子電極７は、第三方向Ｄ３に見て、素体２における第二側面２ｆ側の端部に位置している。第二端子電極７は、主面２ａに配置されている電極部分７ａ、主面２ｂに配置されている電極部分７ｂ、第二側面２ｆに配置されている電極部分７ｃ、及び、一対の第一側面２ｃ，２ｄに配置されている電極部分７ｄを有している。すなわち、第二端子電極７は、五つの面２ａ，２ｂ，２ｃ，２ｄ，２ｆに形成されている。互いに隣り合う電極部分７ａ，７ｂ，７ｃ，７ｄ同士は、素体２の稜線部において接続されており、電気的に接続されている。

電極部分７ａと電極部分７ｃとは、主面２ａと第二側面２ｆとの間の稜線部において、接続されている。電極部分７ａと電極部分７ｄとは、主面２ａと各第一側面２ｃ，２ｄとの間の稜線部において、接続されている。電極部分７ｂと電極部分７ｃとは、主面２ｂと第二側面２ｆとの間の稜線部において、接続されている。電極部分７ｂと電極部分７ｄとは、主面２ｂと各第一側面２ｃ，２ｄとの間の稜線部において、接続されている。電極部分７ｃと電極部分７ｄとは、第二側面２ｆと各第一側面２ｃ，２ｄとの間の稜線部において、接続されている。

電極部分７ｃは、各接続部１３ｂの第二側面２ｆに露出した部分をすべて覆うように配置されており、接続部１３ｂは、第二端子電極７に直接的に接続される。すなわち、接続部１３ｂは、主電極部１３ａと電極部分７ｃとを接続している。これにより、各第二内部電極１３は、第二端子電極７に電気的に接続される。

第一端子電極５と第二端子電極７とは、第三方向Ｄ３で離間している。すなわち、素体２は、第一端子電極５と第二端子電極７との間において露出している。主面２ａに配置されている電極部分５ａと電極部分７ａとは、主面２ａ上において、第三方向Ｄ３で離間している。主面２ｂに配置されている電極部分５ｂと電極部分７ｂとは、主面２ｂ上において、第三方向Ｄ３で離間している。第一側面２ｃに配置されている電極部分５ｄと電極部分７ｄとは、第一側面２ｃ上において、第三方向Ｄ３で離間している。第一側面２ｄに配置されている電極部分５ｄと電極部分７ｄとは、第一側面２ｄ上において、第三方向Ｄ３で離間している。

第一及び第二端子電極５，７は、第一電極層２１、第二電極層２３、及び第三電極層２５をそれぞれ有している。すなわち、電極部分５ａ，５ｂ，５ｃ，５ｄと電極部分７ａ，７ｂ，７ｃ，７ｄとが、第一電極層２１、第二電極層２３、及び第三電極層２５をそれぞれ含んでいる。第三電極層２５は、第一及び第二端子電極５，７の最外層を構成している。

第一電極層２１は、導電性ペーストを素体２の表面に付与して焼き付けることにより形成されている。すなわち、第一電極層２１は、焼付導体層である。本実施形態では、第一電極層２１は、Ｃｕからなる焼付導体層である。第一電極層２１は、Ｎｉからなる焼付導体層であってもよい。このように、第一電極層２１は、Ｃｕ又はＮｉを含んでいる。導電性ペーストには、Ｃｕ又はＮｉからなる粉末に、ガラス成分、有機バインダ、及び有機溶剤を混合したものが用いられている。第一電極層２１の厚みは、たとえば、最大で２０μｍであり、最小で５μｍである。

第二電極層２３は、第一電極層２１上にめっき法により形成されている。本実施形態では、第二電極層２３は、第一電極層２１上にＮｉめっきにより形成されたＮｉめっき層である。第二電極層２３は、Ｓｎめっき層であってもよい。このように、第二電極層２３は、Ｎｉ又はＳｎを含んでいる。第二電極層２３の厚みは、たとえば、１〜５μｍである。

第三電極層２５は、第二電極層２３上にめっき法により形成されている。本実施形態では、第三電極層２５は、第二電極層２３上にＣｕめっきにより形成されたＣｕめっき層である。第二電極層２３は、Ａｕめっき層であってもよい。このように、第三電極層２５は、Ｃｕ又はＡｕを含んでいる。第三電極層２５の厚みは、たとえば、１〜１５μｍである。

積層コンデンサＣ１は、図８に示されるように、基板３１に埋め込まれて実装される。すなわち、積層コンデンサＣ１は、基板３１に内蔵される。図８は、本実施形態に係る積層コンデンサの実装構造を説明するための図である。

基板３１は、複数の絶縁層３３が積層されることにより構成されている。絶縁層３３は、セラミック又は樹脂などの絶縁性材料からなり、接着などにより互いに一体化されている。

積層コンデンサＣ１は、基板３１に形成された収容部３１ａに配置されており、収容部３１ａに充填された樹脂３４により、基板３１に固定されている。これにより、積層コンデンサＣ１が、基板３１内に埋め込まれる。図８に示された実装構造では、積層コンデンサＣ１は、素体２の主面２ｂが収容部３１ａの底部と対向するように、収容部３１ａに配置されている。

積層コンデンサＣ１は、基板３１の表面に配置された電極３５，３７と、ビア導体４５，４７を通して、電気的に接続されている。図８に示された実装構造では、第一端子電極５の電極部分５ａが、ビア導体４５を通して電極３５と電気的に接続され、第二端子電極７の電極部分７ａが、ビア導体４７を通して電極３７と電気的に接続されている。

ビア導体４５，４７は、基板３１に形成されたビアホール内に導電性金属（たとえば、Ｃｕ又はＡｕなど）を無電解めっきなどにより成長させることにより、形成される。ビアホールは、レーザ加工により、基板３１の表面側から積層コンデンサＣ１の第一及び第二端子電極５，７の電極部分５ａ，７ａに達するように形成される。

積層コンデンサＣ１では、電極部分５ａ，７ａは、めっき層としての第三電極層２５と、を有している。したがって、ビアホールに形成されるビア導体４５，４７と電極部分５ａ，７ａとを確実に接続することができる。特に、ビア導体４５，４７がめっきにより形成される場合、ビア導体４５，４７と電極部分５ａ，７ａとが、より一層確実に接続される。

ここで、電極部分５ａ，５ｂ，７ａ，７ｂの表面粗さ及び電極部分５ｃ，５ｄ，７ｃ，７ｄの表面粗さについて詳細に説明する。

本発明者らは、電極部分５ａ，５ｂ，７ａ，７ｂの表面粗さの範囲と、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面粗さの範囲とを明らかにするために、以下のような試験をおこなった。すなわち、電極部分５ａ，５ｂ，５ｃ，５ｄ，７ａ，７ｂ，７ｃ，７ｄの表面粗さが異なる試料１〜１２を用意し、各試料１〜１２における、空隙の発生数及び剥離の発生数を確認した。その結果を図９に示す。図９は、各試料における空隙の発生数及び剥離の発生数を示す図表である。

電極部分５ａ，５ｂ，５ｃ，５ｄ，７ａ，７ｂ，７ｃ，７ｄの表面粗さは、たとえば、第一電極層２１を形成する際に用いられる導電性ペーストを異ならせることにより、変えることが可能である。表面粗さは導電ペーストに含まれている金属粉末（たとえば、Ｎｉ粉末又はＣｕ粉など）の粒径の大きさによって変わる。すなわち、金属粉末の粒径が大きいほど、表面粗さは大きくなる。したがって、たとえば、電極部分５ａ，５ｂ，７ａ，７ｂを形成する際に用いられる導電性ペーストと、電極部分５ｃ，５ｄ，７ｃ，７ｄを形成する際に用いられる導電性ペーストとで、金属粉末の粒径を変えることにより、表面粗さを変えることが可能である。第一電極層２１を形成する際に用いられる導電性ペーストを異ならせる以外に、第一電極層２１を形成した後に、第一電極層２１の表面を粗化処理又は研磨処理を行うことによっても、表面粗さを変えることが可能である。

電極部分５ａ，５ｂ，５ｃ，５ｄ，７ａ，７ｂ，７ｃ，７ｄの表面粗さは、算術平均粗さ（Ｒａ）を用いた。算術平均粗さ（Ｒａ）は、ＪＩＳ Ｂ ０６０１：２０１３（ＩＳＯ ４２８７：１９９７）に定義されている。

各試料１〜１９は、複数の検体を含むロットである。各試料１〜１９の検体は、上述した表面粗さが異なる点を除いて同じ構成である。各試料１〜１９の検体では、素体２の第一方向Ｄ１の長さが０．１７ｍｍに設定され、素体２の第二方向Ｄ２の長さが０．４９ｍｍに設定され、素体２の第三方向Ｄ３の長さが０．９８ｍｍに設定されている。

試料１の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．１５μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．１９μｍに設定されている。試料２の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．１５μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２５μｍに設定されている。試料３の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．１５μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．３８μｍに設定されている。

試料４の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２０μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．１８μｍに設定されている。試料５の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２０μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２７μｍに設定されている。試料６の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２０μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．３４μｍに設定されている。

試料７の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２０μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．３８μｍに設定されている。試料８の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２０μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．４０μｍに設定されている。試料９の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２３μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２５μｍに設定されている。

試料１０の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２３μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２８μｍに設定されている。試料１１の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２３μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．３２μｍに設定されている。試料１２の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２３μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．３７μｍに設定されている。

試料１３の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２３μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．４０μｍに設定されている。試料１４の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２６μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２５μｍに設定されている。試料１５の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２６μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２７μｍに設定されている。

試料１６の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２６μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．３２μｍに設定されている。試料１７の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２６μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２８μｍに設定されている。試料１８の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２６μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．４０μｍに設定されている。試料１９の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．３０μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２７μｍに設定されている。

空隙の発生数は、次のようにして求めた。まず、試料１〜１９ごとに、１０個の検体を選び、選んだ検体を基板３１の収容部３１ａに配置した後に、収容部３１ａに樹脂３４を充填して、検体を基板３１に埋め込んだ。その後、第一及び第二端子電極５，７に達するビアホールをレーザ加工により基板３１（樹脂３４）に形成し、ビアホール内にビア導体４５，４７を無電解めっきにより形成し、第一及び第二端子電極５，７とビア導体４５，４７とを接続し、検体が実装された基板３１を得た。樹脂３４として、エポキシ樹脂を用いた。

検体が実装された基板３１を、検体（第一及び第二端子電極５，７）とビア導体４５，４７とを含む位置で切断し、切断面での空隙の有無を目視にて確認した。空隙の発生が確認された検体の数をカウントした。ここでは、第一及び第二端子電極５，７（電極部分５ａ，５ｂ，７ａ，７ｂ）とビア導体４５，４７との間に空隙が発生しているか否か、及び、第一及び第二端子電極５，７（電極部分５ｃ，５ｄ，７ｃ，７ｄ）と樹脂３４との間に空隙が発生しているか否かを確認した。

電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．３０μｍ以上である場合、電極部分５ａ，５ｂ，７ａ，７ｂとビア導体４５，４７との間に空隙が発生している検体が存在することがわかった。電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．３０μｍ以上である場合、電極部分５ａ，５ｂ，７ａ，７ｂの表面の凹凸により、ビア導体４５，４７を形成する際に、金属が電極部分５ａ，５ｂ，７ａ，７ｂに適切に析出され難いために、空隙が発生すると推測される。試料１〜１８では、電極部分５ａ，５ｂ，７ａ，７ｂとビア導体４５，４７との間に空隙が発生している検体は確認できなかった。

電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．４０μｍ以上である場合、電極部分５ｃ，５ｄ，７ｃ，７ｄと樹脂３４との間に空隙が発生している検体が存在することがわかった。電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．４０μｍ以上である場合、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の凹凸の凹部に樹脂３４が十分に入り込まないために、空隙が発生すると推測される。試料１〜７、試料９〜１２、試料１４〜１７、及び試料１９では、電極部分５ｃ，５ｄ，７ｃ，７ｄと樹脂３４との間に空隙が発生している検体は確認できなかった。

剥離の発生数は、次のようにして求めた。まず、空隙の発生が確認できなかった試料１〜７、試料９〜１２、及び試料１４〜１７ごとに、１０個の検体を選び、上述した手順と同じ手順により、検体が実装された基板３１を得た。検体が実装された基板３１に対し、窒素雰囲気下においてリフロー試験を５回実施した。リフロー試験の条件は、以下の通りである。まず、前処理として、予熱を１２５℃、２４時間で行い、その後、ピーク温度２６０℃のリフローを行った。

リフロー試験後に、検体が実装された基板３１を、検体（第一及び第二端子電極５，７）とビア導体４５，４７とを含む位置で切断し、切断面での剥離の有無を目視にて確認した。剥離の発生が確認された検体の数をカウントした。ここでは、第一及び第二端子電極５，７（電極部分５ａ，５ｂ，７ａ，７ｂ）とビア導体４５，４７との間に剥離が発生しているか否か、及び、第一及び第二端子電極５，７（電極部分５ｃ，５ｄ，７ｃ，７ｄ）と樹脂３４との間に剥離が発生しているか否かを確認した。

電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．１５μｍ以下である場合、電極部分５ａ，５ｂ，７ａ，７ｂとビア導体４５，４７との間に剥離が発生している検体が存在することがわかった。電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．１５μｍ以下である場合、電極部分５ａ，５ｂ，７ａ，７ｂとビア導体４５，４７との密着性が十分に得られないため、電極部分５ａ，５ｂ，７ａ，７ｂとビア導体４５，４７との界面から剥離が発生すると推測される。試料４〜７、試料９〜１２、及び試料１４〜１７では、電極部分５ａ，５ｂ，７ａ，７ｂとビア導体４５，４７との間に剥離が発生している検体は確認できなかった。

電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２５μｍ以下である場合、電極部分５ｃ，５ｄ，７ｃ，７ｄと樹脂３４との間に剥離が発生している検体が存在することがわかった。電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２５μｍ以下である場合、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の凹凸の凹部に樹脂３４が入り込むものの、入り込む樹脂３４の量が少なく、電極部分５ｃ，５ｄ，７ｃ，７ｄと樹脂３４との密着性が十分に得られないため、電極部分５ｃ，５ｄ，７ｃ，７ｄと樹脂３４との界面から剥離が発生すると推測される。試料３、試料５〜７、試料１０〜１２、及び試料１５〜１７では、電極部分５ｃ，５ｄ，７ｃ，７ｄと樹脂３４との間に空隙が発生している検体は確認できなかった。

試料５〜７、試料１０〜１２、及び試料１５〜１７では、空隙及び剥離が発生している検体は確認できなかった。

以上のことから、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが、０．２０〜０．２６μｍであり、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが、０．２７〜０．３８μｍであることにより、電極部分５ａ，５ｂ，７ａ，７ｂとビア導体４５，４７との間と、電極部分５ｃ，５ｄ，７ｃ，７ｄと樹脂３４との間とに、空隙が発生するのを防ぐことができると共に、電極部分５ａ，５ｂ，７ａ，７ｂとビア導体４５，４７との剥離と、電極部分５ｃ，５ｄ，７ｃ，７ｄと樹脂３４との剥離とが生じるのを防ぐことができる。この結果、基板３１に形成されるビア導体４５との接続性を確保しつつ、積層コンデンサＣ１の基板３１への内蔵を適切に行うことができる。

続いて、素体２の表面粗さ、特に、素体２における第一及び第二端子電極５，７から露出している部分の表面粗さについて詳細に説明する。

本発明者らは、素体２における第一及び第二端子電極５，７から露出している部分の表面粗さの範囲を明らかにするために、以下のような試験をおこなった。すなわち、素体２の表面粗さが異なる試料２０〜３７を用意し、各試料２０〜３７における、空隙の発生数及び剥離の発生数を確認した。その結果を図１０に示す。図１０は、各試料における空隙の発生数及び剥離の発生数を示す図表である。ここでも、表面粗さは、上述した算術平均粗さ（Ｒａ）を用いた。素体２の表面粗さは、たとえば、素体を形成する際に、セラミックグリーンシートに異なる誘電体材料を用いる、又は、セラミックグリーンシートを積層した積層体を研磨することにより、変えることが可能である。

各試料２０〜３７は、複数の検体を含むロットである。各試料２０〜２４の検体は、素体２の表面粗さが異なる点を除いて同じ構成である。各試料２５〜２８の検体は、素体２の表面粗さが異なる点を除いて同じ構成である。各試料２９〜３３の検体は、素体２の表面粗さが異なる点を除いて同じ構成である。各試料３４〜３７の検体は、素体２の表面粗さが異なる点を除いて同じ構成である。各試料２０〜３７の検体では、素体２の第一方向Ｄ１の長さが０．１７ｍｍに設定され、素体２の第二方向Ｄ２の長さが０．４９ｍｍに設定され、素体２の第三方向Ｄ３の長さが０．９８ｍｍに設定されている。

試料２０〜２４の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２０μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２７μｍに設定されている。試料２５〜２８の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２６μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．２７μｍに設定されている。試料２９〜３３の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２０μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．３８μｍに設定されている。試料３４〜３７の各検体では、電極部分５ａ，５ｂ，７ａ，７ｂの表面の算術平均粗さが０．２６μｍに設定され、電極部分５ｃ，５ｄ，７ｃ，７ｄの表面の算術平均粗さが０．３８μｍに設定されている。

試料２０の各検体では、素体２の表面の算術平均粗さが０．１２μｍに設定されている。試料２１の各検体では、素体２の表面の算術平均粗さが０．１４μｍに設定されている。試料２２の各検体では、素体２の表面の算術平均粗さが０．１６μｍに設定されている。試料２３の各検体では、素体２の表面の算術平均粗さが０．１９μｍに設定されている。試料２４の各検体では、素体２の表面の算術平均粗さが０．２７μｍに設定されている。試料２５の各検体では、素体２の表面の算術平均粗さが０．１４μｍに設定されている。試料２６の各検体では、素体２の表面の算術平均粗さが０．１７μｍに設定されている。試料２７の各検体では、素体２の表面の算術平均粗さが０．１９μｍに設定されている。試料２８の各検体では、素体２の表面の算術平均粗さが０．２１μｍに設定されている。

試料２９の各検体では、素体２の表面の算術平均粗さが０．１１μｍに設定されている。試料３０の各検体では、素体２の表面の算術平均粗さが０．１４μｍに設定されている。試料３１の各検体では、素体２の表面の算術平均粗さが０．１５μｍに設定されている。試料３２の各検体では、素体２の表面の算術平均粗さが０．１８μｍに設定されている。試料３３の各検体では、素体２の表面の算術平均粗さが０．２５μｍに設定されている。試料３４の各検体では、素体２の表面の算術平均粗さが０．１４μｍに設定されている。試料３５の各検体では、素体２の表面の算術平均粗さが０．１７μｍに設定されている。試料３６の各検体では、素体２の表面の算術平均粗さが０．１９μｍに設定されている。試料３７の各検体では、素体２の表面の算術平均粗さが０．２２μｍに設定されている。

空隙の発生数は、次のようにして求めた。まず、試料２０〜３７ごとに、１０個の検体を選び、上述した手順と同じ手順により、検体が実装された基板３１を得た。検体が実装された基板３１を、素体２における第一及び第二端子電極５，７から露出している部分を含む位置で切断し、切断面での空隙の有無を目視にて確認した。空隙の発生が確認された検体の数をカウントした。ここでは、素体２（第一及び第二端子電極５，７から露出している部分）と樹脂３４との間に空隙が発生しているか否かを確認した。

素体２（第一及び第二端子電極５，７から露出している部分）の表面の算術平均粗さが０．２１μｍ以上である場合、素体２と樹脂３４との間に空隙が発生している検体が存在することがわかった。素体２の表面の算術平均粗さが０．２１μｍ以上である場合、素体２の表面の凹凸の凹部に樹脂３４が十分に入り込まないために、空隙が発生すると推測される。試料２０〜２３、試料２５〜２７、試料２９〜３２、及び試料３４〜３６では、素体２と樹脂３４との間に空隙が発生している検体は確認できなかった。

剥離の発生数は、次のようにして求めた。まず、空隙の発生が確認できなかった試料２０〜２３、試料２５〜２７、試料２９〜３２、及び試料３４〜３６ごとに、１０個の検体を選び、上述した手順と同じ手順により、検体が実装された基板３１を得た。検体が実装された基板３１に対し、窒素雰囲気下においてリフロー試験を５回実施した。リフロー試験の条件は、以下の通りである。まず、前処理として、予熱を１２５℃、２４時間で行い、その後、ピーク温度２６０℃のリフローを行った。

リフロー試験後に、検体が実装された基板３１を、素体２における第一及び第二端子電極５，７から露出している部分を含む位置で切断し、切断面での剥離の有無を目視にて確認した。剥離の発生が確認された検体の数をカウントした。ここでは、素体２（第一及び第二端子電極５，７から露出している部分）と樹脂３４との間に剥離が発生しているか否かを確認した。

素体２の表面の算術平均粗さが０．１２μｍ以下である場合、素体２と樹脂３４との間に剥離が発生している検体が存在することがわかった。素体２の表面の算術平均粗さが０．１２μｍ以下である場合、素体２の表面の凹凸の凹部に樹脂３４が入り込むものの、入り込む樹脂３４の量が少なく、素体２と樹脂３４との密着性が十分に得られないため、素体２と樹脂３４との界面から剥離が発生すると推測される。試料２１〜２３、試料２５〜２７、試料３０〜３２、及び試料３４〜３６では、素体２と樹脂３４との間に空隙が発生している検体は確認できなかった。

試料２１〜２３、試料２５〜２７、試料３０〜３２、及び試料３４〜３６では、空隙及び剥離が発生している検体は確認できなかった。

以上のことから、素体２（第一及び第二端子電極５，７から露出している部分）の表面の算術平均粗さが、０．１４〜０．１９μｍであることにより、素体２と樹脂３４との間に空隙が発生するのを防ぐことができると共に、素体２と樹脂３４との剥離が生じるのを防ぐことができる。この結果、積層コンデンサＣ１の基板への内蔵をより一層適切に行うことができる。

以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

第一及び第二端子電極５，７は、電極部分５ｄ，７ｄを有している必要はない。すなわち、第一端子電極５は、三つの面２ａ，２ｂ，２ｃに形成されていてもよく、第二端子電極７は、三つの面２ａ，２ｂ，２ｄに形成されていてもよい。

２…素体、２ａ，２ｂ…主面、２ｃ，２ｄ…第一側面、２ｅ，２ｆ…第二側面、５…第一端子電極、５ａ，５ｂ，５ｃ，５ｄ…電極部分、７…第二端子電極、７ａ，７ｂ，７ｃ，７ｄ…電極部分、１１…第一内部電極、１３…第二内部電極、３１…基板、３１ａ…収容部、３４…樹脂、４５，４７…ビア導体、Ｃ１…積層コンデンサ。

Claims (2)

1. 直方体形状を呈しており、互いに対向している一対の主面と、前記一対の主面を連結するように前記一対の主面が対向している方向に延びている四つの側面と、を有している素体と、
   前記一対の主面が対向している前記方向で互いに対向するように前記素体内に交互に配置されている複数の内部電極と、
   前記素体の互いに対向する一対の前記側面側にそれぞれ配置されていると共に前記複数の内部電極のうち対応する内部電極に接続されている一対の端子電極と、を備え、
   前記一対の主面が対向している前記方向での前記素体の長さは、前記一対の側面が対向している方向での前記素体の長さ及び前記一対の側面とは別の一対の側面が対向している方向での前記素体の長さよりも小さく、
   各前記端子電極は、前記主面に配置されている第一電極部分と、前記側面に配置されている第二電極部分とを有し、
   前記第一電極部分の表面の算術平均粗さが、０．２０〜０．２６μｍであり、
   前記第二電極部分の表面の算術平均粗さが、０．２７〜０．３８μｍである、積層コンデンサ。
2. 前記素体における前記一対の端子電極から露出している部分の表面の算術平均粗さが、０．１４〜０．１９μｍである、請求項１に記載の積層コンデンサ。

Images