JP2010123613A - セラミック電子部品及びセラミック電子部品の実装構造 - Google Patents

Abstract

【課題】静電容量などの特性設計の自由度が高く、かつ温度変化に起因するクラックが生じがたいセラミック電子部品を提供する。
【解決手段】
第１及び第２の主面１０ａ、１０ｂと、第１及び第２の端面１０ｃ、１０ｄと、第１及び第２の側面１０ｅ、１０ｆとを有する略直方体状のセラミック素体１０と、セラミック素体１０内に形成されている第１及び第２の内部電極１１，１２と、第１の主面１０ａ上に形成されており、第１の内部電極１１と電気的に接続されている第１の外部端子電極１４と、第１の主面上１０ａに形成されており、第２の内部電極１２と電気的に接続されている第２の外部端子電極１５とを備えている。実装方向から視た際に、第１の外部端子電極１４の中心と第２の外部端子電極１５の中心とを通る直線ｌは、第１の方向ｘ及び第２の方向ｙに対して傾斜している。
【選択図】図３

Description

本発明は、セラミック電子部品に関し、特に、半田や導電性ペーストによって実装基板上に実装されるセラミック電子部品及びセラミック電子部品の実装構造に関する。

従来、自動車には、エンジンなどのパワートレイン系システムや、エアーコンディショナーなどのボディ系システムなどの各システムを制御するために、ＥＣＵ（Electronic Control Unit）と呼ばれる制御装置が搭載されている。通常、ＥＣＵには、コンデンサ素子などの様々な部品が搭載されている。

近年、エアバック点数の増加やシステムのインテリジェント化などに伴い、一台の自動車に搭載されるＥＣＵの数は増加の一途をたどっている。これに伴ってＥＣＵの小型化への要求が高まってきており、コンデンサ素子などのＥＣＵ搭載部品に対する小型化の要求も高まってきている。特に、多数実装されるコンデンサ素子などに対しては小型化の要求が強く、小型化が容易な積層セラミックコンデンサ素子がＥＣＵに多用されている。

ところで、近年、高温であるエンジンやギアボックスの付近にＥＣＵが搭載されることが多くなってきている。このため、ＥＣＵに用いられる積層セラミックコンデンサ素子には、例えば１５０℃以上という高温条件下においても使用可能であることと、急激な温度変化を伴う温度サイクルにも耐えうることが求められる。

積層セラミックコンデンサ素子が搭載されているＥＣＵがおかれている環境の温度の上昇及び低下が繰り返されると、積層セラミックコンデンサ素子が実装されている実装基板が熱膨張及び熱収縮することに起因して積層セラミックコンデンサ素子にたわみ応力などの外部応力が加わる。このため、積層セラミックコンデンサ素子にクラックが生じるおそれがある。通常、クラックは、積層セラミックコンデン素子の外部端子電極が形成されている端部において生じやすい傾向にある。

より詳細には、図１６に示すように、素子本体１０１の外部端子電極１０２が形成されている端部のうち、外部端子電極１０２の実装基板１０３側の端部と接する部分１０１ａからクラック１０４が生じやすい傾向にある。

このような問題に鑑み、例えば下記の特許文献１には、第１及び第２の内部電極が重なる部分と、外部端子電極とが実装方向において重ならないようにすることが提案されている。

図１７は、下記の特許文献１に記載されている積層セラミックコンデンサ素子の断面図である。図１７に示すように、積層セラミックコンデンサ素子１１０では、第１及び第２の内部電極１１１，１１２が実装方向Ｄに重なっている領域Ａ_１と、外部端子電極１１３が形成されている領域Ａ_２とが実装方向Ｄにおいて重ならないようにされている。このため、積層セラミックコンデンサ素子１１０では、第１及び第２の内部電極１１１，１１２が重なっている領域Ａ_１にクラックが生じにくい。
特開平６−１６３３１１号公報

しかしながら、特許文献１に記載されている技術では、クラックの発生自体を抑制することはできない。また、積層セラミックコンデンサ素子１１０では、第１及び第２の内部電極１１１，１１２の対向面積を小さくする必要があるため、大きな静電容量が得難いという問題があった。また、第１及び第２の内部電極１１１，１１２の形状寸法を自由に設計できないという問題もあった。

本発明の目的は、静電容量などの特性設計の自由度が高く、かつ温度変化に起因するクラックが生じがたいセラミック電子部品を提供することにある。

本発明に係るセラミック電子部品は、実装基板上に実装されるセラミック電子部品に関する。本発明に係るセラミック電子部品は、略直方体状のセラミック素体と、第１及び第２の内部電極と、第１の外部端子電極と、第２の外部端子電極とを備えている。セラミック素体は、第１及び第２の主面と、第１及び第２の端面と、第１及び第２の側面とを有する。第１及び第２の主面は、セラミック電子部品の実装方向に垂直である。第１及び第２の端面は、実装方向と直交する第１の方向と、実装方向とに沿っている。第１及び第２の側面は、実装方向及び第１の方向の両方と直交する第２の方向と、実装方向とに沿っている。第１及び第２の内部電極は、セラミック素体内に形成されている。第１の外部端子電極は、第１の主面上に形成されている。第１の外部端子電極は、第１の内部電極と電気的に接続されている。第２の外部端子電極は、第１の主面上に形成されている。第２の外部端子電極は、第２の内部電極と電気的に接続されている。実装方向から視た際に、第１の外部端子電極の中心と第２の外部端子電極の中心とを通る直線は、第１及び第２の方向に対して傾斜している。

本発明に係るセラミック電子部品のある特定の局面では、第１及び第２の外部端子電極は、第１の主面の対角線方向において相互に対向する角部上に形成されている。この構成によれば、第１の外部端子電極と第２の外部端子電極との間の距離をより長くすることができるため、実装基板の熱膨張や熱収縮に起因して生じる外部応力がセラミック素体に伝わりにくい。従って、セラミック素体にクラックが生じることを効果的に抑制することができる。

本発明に係るセラミック電子部品の他の特定の局面では、第１及び第２の外部端子電極間の距離が、セラミック素体の第１及び第２の方向における長さよりも長い。この構成によれば、第１の外部端子電極と第２の外部端子電極との間の距離をさらに長くすることができるため、実装基板の熱膨張や熱収縮に起因して生じる外部応力がセラミック素体にさらに伝わりにくい。従って、セラミック素体にクラックが生じることをさらに効果的に抑制することができる。

本発明に係るセラミック電子部品の別の特定の局面では、第１及び第２の側面の第２の方向における長さは、第１及び第２の端面の第１の方向における長さよりも長く、第１及び第２の外部端子電極間の距離は、セラミック素体の第２の方向における長さから第１及び第２の外部端子電極の第２の方向における長さを引いた長さよりも長い。この構成によれば、第１の外部端子電極と第２の外部端子電極との間の距離をよりさらに長くすることができるため、実装基板の熱膨張や熱収縮に起因して生じる外部応力がセラミック素体によりさらに伝わりにくい。従って、セラミック素体にクラックが生じることをよりさらに効果的に抑制することができる。

本発明に係るセラミック電子部品のさらに他の特定の局面では、第１及び第２の外部端子電極は、第１の主面側から実装方向に向かって先細るように形成されている。これによれば、例えば、半田や導電性ペーストなどの実装部材を用いてセラミック電子部品を実装した際に、実装部材とセラミック電子部品との接合面積、及び実装部材と実装基板との接合面積を小さくすることができる。従って、実装基板の熱膨張や熱収縮に起因して生じる外部応力がセラミック素体にさらに伝わりにくい。従って、セラミック素体にクラックが生じることをさらに効果的に抑制することができる。

本発明に係るセラミック電子部品のさらに別の特定の局面では、セラミック素体の第１の方向における長さは、セラミック素体の第２の方向における長さよりも短く、セラミック素体の実装方向における長さは、セラミック素体の第１の方向における長さの１／５以上、２／３以下である。この構成によれば、実装基板に実装された状態におけるセラミック電子部品の実装基板に対するぐらつきを抑制することができ、セラミック電子部品の姿勢を安定させることができる。

本発明に係るセラミック電子部品のまた他の特定の局面では、第１の主面上に形成されている支持突起をさらに有する。この構成によれば、実装基板に実装された状態におけるセラミック電子部品の実装基板に対するぐらつきを抑制することができ、セラミック電子部品の姿勢を安定させることができる。

本発明に係るセラミック電子部品のまた別の特定の局面では、支持突起は、第１及び第２の外部端子電極とは離れた位置に形成されている。この構成によれば、実装基板に実装された状態におけるセラミック電子部品の実装基板に対するぐらつきを効果的に抑制することができ、セラミック電子部品の姿勢をより安定化させることができる。

本発明に係るセラミック電子部品のまたさらに他の特定の局面では、支持突起の実装方向における長さは、第１及び第２の外部端子電極の実装方向における長さよりも長い。この構成によれば、実装基板上にセラミック電子部品が実装された際に、支持突起の先端を実装基板により確実に当接させることができる。従って、実装基板に実装された状態におけるセラミック電子部品の実装基板に対するぐらつきをより効果的に抑制することができ、セラミック電子部品の姿勢をより効果的に安定化させることができる。

本発明に係るセラミック電子部品のまたさらに別の特定の局面では、支持突起として第１及び第２の支持突起が形成されており、第１の支持突起は、実装方向から視た際に、第１の外部端子電極の中心と第２の外部端子電極の中心とを通る直線に対して一方側に位置している一方、第２の支持突起は、直線の他方側に位置している。この構成によれば、実装基板に実装された状態におけるセラミック電子部品の実装基板に対するぐらつきをさらに効果的に抑制することができ、セラミック電子部品の姿勢をさらに安定化させることができる。

本発明に係るセラミック電子部品のさらにまた他の特定の局面では、支持突起は、実装方向から視た際に、第１の外部端子電極の中心と第２の外部端子電極の中心とを通る直線と交差するように細長形状に形成されている。この構成によれば、実装基板に実装された状態におけるセラミック電子部品の実装基板に対するぐらつきをさらに効果的に抑制することができ、セラミック電子部品の姿勢をより安定化させることができる。

本発明に係るセラミック電子部品の実装構造は、上記本発明に係るセラミック電子部品の実装構造と、実装基板とを備えている。

本発明に係るセラミック電子部品の実装構造のある特定の局面では、セラミック電子部品は、半田によって実装基板に実装されている。例えば、導電性ペーストなどと比較して、半田は強度が高いため、半田を用いてセラミック電子部品を実装した場合は、セラミック電子部品に応力が伝わりやすいが、この構成によれば、セラミック電子部品に応力が伝わることを効果的に抑制することができる。

本発明に係るセラミック電子部品の実装構造の他の特定の局面では、半田は、Ｐｂフリー半田である。Ｐｂフリー半田は、通常、鉛を含有する半田よりも柔軟性が低いため、Ｐｂフリー半田を用いてセラミック電子部品を実装した場合、半田にもクラックが生じるおそれがあるが、この構成によれば、セラミック電子部品に応力が伝わることを効果的に抑制することができるため、半田にクラックが生じることを効果的に抑制することができる。

本発明に係るセラミック電子部品では、第１及び第２の外部端子電極が第１の主面上に形成されており、実装方向から視た際に、第１の外部端子電極の中心と第２の外部端子電極の中心とを通る直線は、第１及び第２の方向に対して傾斜しているため、第１及び第２の外部端子電極間の距離を長くすることができるため、実装状態において、セラミック素体に外部応力が伝わりにくく、従って、セラミック素体に温度変化に起因するクラックが生じ難い。さらに、本発明に係るセラミック電子部品では、第１及び第２の内部電極の構造などに対する制約が少ないため、静電容量などの特性設計の自由度を向上することができる。従って、例えば、高い電気的特性を実現することも可能となる。

以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。

(第１の実施形態)
図１は、本実施形態に係るセラミック電子部品実装構造の略図的斜視図である。図２は、セラミック電子部品実装構造を側方から視た際の部分断面図である。図１及び図２に示すように、セラミック電子部品実装構造１は、実装基板３と、実装基板３に実装されているセラミック電子部品２とを備えている。セラミック電子部品２は、セラミックを用いた電子部品である。セラミック電子部品２は、例えば、セラミックコンデンサ素子、セラミック圧電素子、サーミスタ素子、インダクタ素子などを構成している。

実装基板３は、内部や表面に図示しない配線や電子回路が形成されている基板である。実装基板３は、リジッドな基板であってもよいし、フレキシブルな基板であってもよい。実装基板３は、例えば、ＦＰＣ基板（Flexible Printed Circuit Board）などであってもよい。

図２に示すように、実装基板３の実装面３ｃには、図示しない配線や電子回路に接続されている第１及び第２の電極ランド３ａ、３ｂが形成されている。セラミック電子部品２は、この第１及び第２の電極ランド３ａ、３ｂの上に実装される。

図３は、セラミック電子部品２の背面図である。図４は、図３に示す切り出し線ＩＶ−ＩＶに沿ったセラミック電子部品２の断面図である。図５は、図３に示す切り出し線Ｖ−Ｖに沿ったセラミック電子部品２の断面図である。図６は、図５における切り出し線ＶＩ−ＶＩに沿ったセラミック電子部品２の断面図である。

図１〜図６に示すように、セラミック電子部品２は、セラミック素体１０を備えている。セラミック素体１０は、略直方体状に形成されている。詳細には、セラミック素体１０は、各角部及び稜線部がＲ面取り状に形成されている略直方体状に形成されている。セラミック素体１０は、第１の主面１０ａ（下面）及び第２の主面１０ｂ（上面）と、第１及び第２の端面１０ｃ、１０ｄと、第１及び第２の端面１０ｅ、１０ｆとを有する。第１の主面１０ａ（下面）及び第２の主面１０ｂ（上面）は、セラミック電子部品２の実装方向（下方向）ｚに垂直である。第１及び第２の端面１０ｃ、１０ｄは、実装方向ｚと直交する第１の方向ｘと、実装方向ｚとに沿っている。第１及び第２の端面１０ｅ、１０ｆは、実装方向ｚ及び第１の方向ｚの両方と直交する第２の方向ｙと、実装方向ｚとに沿っている。

セラミック素体１０の大きさは、特に限定されない。セラミック素体１０の大きさは、例えば、幅（Ｗ）：０．５ｍｍ〜５．０ｍｍ、長さ（Ｌ）：１．０ｍｍ〜５．７ｍｍ、とすることができる。通常、長さ（Ｌ）は、幅（Ｗ）よりも長くされる。高さ（ｈ）は、０．３ｍｍ以下であることが好ましい。また、幅（Ｗ）と長さ（Ｌ）と高さ（ｈ）との比も特に限定されないが、例えば、幅（Ｗ）は、長さ（Ｌ）の１／２〜１倍とすることができる。高さ（ｈ）は、幅（Ｗ）の１／５〜２／３倍であることが好ましく、１／２〜２／３倍であることがより好ましい。

セラミック素体１０は、適宜のセラミック材料により形成されている。セラミック素体１０を構成するセラミック材料は、セラミック電子部品２の特性などにより適宜選択される。例えば、セラミック電子部品２がセラミックコンデンサ素子である場合は、セラミック素体１０は、誘電体セラミックを主成分とする材料により形成することができる。誘電体セラミックの具体例としては、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などが挙げられる。セラミック素体１０には、例えば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を適宜添加してもよい。

また、例えば、セラミック電子部品２がセラミック圧電素子である場合には、セラミック素体１０は、例えば、圧電セラミックを主成分とする材料により形成することができる。圧電セラミックの具体例としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミックなどが挙げられる。

例えば、セラミック電子部品２がサーミスタ素子である場合には、セラミック素体１０は、例えば、半導体セラミックを主成分とする材料により形成することができる。半導体セラミックの具体例としては、例えば、スピネル系セラミックなどが挙げられる。

例えば、セラミック電子部品２がインダクタ素子である場合には、セラミック素体１０は、磁性体セラミックを主成分とする材料により形成することができる。磁性体セラミックの具体例としては、例えば、フェライトセラミックなどが挙げられる。

なお、セラミック素体１０は、例えば、積層された複数のセラミック層からなるものであってもよいし、一体に形成されたセラミック体からなるものであってもよい。セラミック素体１０の構成は、セラミック素体１０の製造方法などに応じて、適宜選択できるものである。セラミック素体１０を積層された複数のセラミック層により形成する場合は、セラミック層の厚さは、０．５〜１０μｍ程度であることが好ましい。

図４及び図５に示すように、セラミック素体１０の内部には、複数の第１及び第２の内部電極１１，１２が形成されている。図６に示すように、本実施形態では、第１及び第２の内部電極１１，１２のそれぞれの平面形状は、略矩形状である。第１及び第２の内部電極１１，１２は、実装方向ｚに相互に間隔をあけて交互に配置されている。すなわち、隣接する第１及び第２の内部電極１１，１２の一部同士がセラミック層１３を介して対向するように、第１及び第２の内部電極１１，１２が配置されている。この第１及び第２の内部電極１１，１２がセラミック層１３を介して対向している部分によって、コンデンサ特性、圧電特性、サーミスタ特性、インダクタ特性などの電気的特性が発現する。なお、セラミック電子部品２がインダクタ素子である場合は、第１及び第２の内部電極１１，１２に替えて、コイル導体を形成してもよい。

第１及び第２の内部電極１１，１２は、適宜の導電性材料により形成することができる。具体的には、第１及び第２の内部電極１１，１２は、例えば、Ｎｉ，Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属の少なくとも１種を含む合金等によって形成することができる。

セラミック電子部品２における第１及び第２の内部電極１１，１２の厚みは、特に限定されないが、例えば、０．３μｍ〜２．０μｍ程度とすることができる。

図３〜図５に示すように、第１の主面１０ａには、第１及び第２の外部端子電極１４，１５がそれぞれひとつずつ形成されている。本実施形態においては、第１及び第２の端面１０ｃ、１０ｄならびに第１及び第２の側面１０ｅ、１０ｆには形成されていない。図３に示すように、第１及び第２の外部端子電極１４，１５は、第１の主面１０ａの対角線方向において相互に対向する角部上に形成されている。

図３に示すように、第１及び第２の外部端子電極１４，１５は、略円形に形成されている。但し、本発明において、第１及び第２の外部端子電極１４，１５の形状は特に限定されない。第１及び第２の外部端子電極１４，１５の形状は、セラミック電子部品２や実装基板３の構造や特性などに応じて適宜決定することができる。第１及び第２の外部端子電極１４，１５の形状は、例えば、四角形状などの多角形状や楕円形状、長円形状などであってもよい。

なお、第１及び第２の外部端子電極１４，１５の実装方向ｚに沿った厚さは、特に限定されないが、例えば、１０〜５０μｍ程度とすることができる。

第１及び第２の外部端子電極１４，１５は、適宜の導電材料により形成することができる。第１及び第２の外部端子電極１４，１５は、例えば、Ｎｉ，Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属の少なくとも１種を含む合金等によって形成することができる。

また、第１及び第２の外部端子電極１４，１５を、下地層と、下地層を覆うめっき膜とにより構成してもよい。その場合、下地層は、例えば、Ｎｉ，Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属を含む合金等によって形成することができる。

めっき膜は、Ｃｕ、Ｎｉ、Ａｕ、Ｓｎなどの金属、若しくはそれらの金属の少なくとも１種を含む合金などにより形成することができる。なお、図２に示す実装部材１６，１７が半田である場合は、めっき膜として、Ｎｉめっき膜とＳｎめっき膜との積層めっき膜を形成することが好ましい。また、実装部材１６，１７が導電性接着剤である場合は、Ａｕめっき膜を形成するか、最外層がＡｕめっき膜である積層めっき膜を形成することが好ましい。また、例えば、実装部材１６，１７を用いずに、ＣＯ_２レーザーなどのレーザーを用いて第１及び第２の外部端子電極１４，１５を第１及び第２の電極ランド３ａ、３ｂに接続する場合は、Ｃｕメッキ膜を形成するか、最外層がＣｕめっき膜である積層めっき膜を形成することが好ましい。

めっき膜の厚さは、例えば、１〜１０μｍ程度とすることができる。また、めっき膜と下地層との間に、応力緩和用の樹脂層を形成してもよい。

なお、下地層は、例えば、焼結金属からなるものであってもよい。その場合、下地層は、例えば、第１及び第２の内部電極１１，１２と同時焼成されたコアファイアによるものであってもよい。また、下地層は、塗布された導電性ペーストを焼き付けたポストファイアによるものであってもよい。

図４及び図５に示すように、第１の外部端子電極１４は、略円柱状の第１のビア導体１８を介して第１の内部電極１１に電気的に接続されている。一方、第２の外部端子電極１５は、略円柱状の第２のビア導体１９を介して第２の内部電極１２に電気的に接続されている。

詳細には、本実施形態では、図５に示すように、第１及び第２の内部電極１１，１２は、第１の方向ｘの両端部において、実装方向ｚに相互に重なっていない部分を有している。そして、その第１の方向ｘの両端部のうち、第１の内部電極１１のみが形成されている部分に、実装方向ｚに沿って第１の外部端子電極１４にまで至る第１のビア導体１８が形成されている。これにより、各第１の内部電極１１と第１の外部端子電極１４とが電気的に接続されている。一方、第２のビア導体１９は、第１の方向ｘの両端部のうち、第２の内部電極１２のみが形成されている部分に、実装方向ｚに沿って第２の外部端子電極１５にまで至るように形成されている。これにより、各第２の内部電極１２と第２の外部端子電極１５とが電気的に接続されている。

第１及び第２のビア導体１８，１９は、適宜の電極材料によって形成することができる。第１及び第２のビア導体１８，１９は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、若しくは、Ａｇ−Ｐｄ合金などの、これらの金属の少なくとも１種を含む合金により形成することができる。

第１及び第２のビア導体１８，１９の直径は、例えば、５０μｍ〜１００μｍ程度とすることができる。

図２に示すように、本実施形態では、セラミック電子部品２は、実装部材１６，１７により実装基板３に対して実装されている。具体的には、実装部材１６，１７によって、セラミック電子部品２の第１及び第２の外部端子電極１４，１５と、実装基板３の第１及び第２の電極ランド３ａ、３ｂとが接合されている。実装部材１６，１７は、第１及び第２の外部端子電極１４，１５や、第１及び第２の電極ランド３ａ、３ｂの材料、セラミック電子部品２及び実装基板３の特性などに応じて適宜選択される。実装部材１６，１７の具体例としては、半田、導電性微粒子を含む導電性ペーストなどが挙げられる。実装部材１６，１７として半田を用いる場合は、環境面から、Ｐｂを実質的に含有していないＰｂフリー半田を用いることが好ましい。

なお、本実施形態のように、実装部材１６，１７を用いず、レーザーなどを用いて、第１及び第２の電極ランド３ａと第１及び第２の外部端子電極１４，１５とを直接接合してもよい。

本実施形態の特徴は、第１及び第２の外部端子電極１４，１５の配置にある。具体的には、図３に示すように、本実施形態では、実装方向ｚから視た際に、第１の外部端子電極１４の中心Ｃ１と、第２の外部端子電極１５の中心Ｃ２とを通る直線ｌが、第１の方向ｘと第２の方向ｙとのそれぞれに対して傾斜するように第１及び第２の外部端子電極１４，１５が形成されている。このため、第１及び第２の外部端子電極１４，１５間の距離が長くされている。よって、実装基板３が熱膨張や熱収縮した際にも、セラミック素体１０に対して外部応力が伝わりにくい。従って、セラミック素体１０に、温度変化に起因するクラックが生じ難い。

また、本実施形態では、第１及び第２の外部端子電極１４，１５が第１の主面１０ａにのみ形成されており、第１及び第２の端面１０ｃ、１０ｄ並びに第１及び第２の側面１０ｅ、１０ｆには形成されていない。このため、例えば図１７に示すように、外部端子電極を第１及び第２の端面にも形成する場合と比較して、半田などの実装部材１６，１７とセラミック電子部品２との接合面積を小さくすることができる。よって、セラミック素体１０に対して外部応力がさらに伝わりにくい。従って、セラミック素体１０に、温度変化に起因するクラックが生じることが効果的に抑制されている。

セラミック素体１０に対して外部応力が伝わりにくくする観点からは、第１及び第２の外部端子電極１４，１５間の距離が長い方がより好ましい。従って、第１及び第２の外部端子電極１４，１５は、第１の主面１０ａの対角線方向において相互に対向する角部上に形成されていることが好ましい。

さらには、第１及び第２の外部端子電極１４，１５間の最短距離（Ｐ）が、セラミック素体１０の第１の方向ｘにおける長さ（Ｗ）よりも長く、かつ、セラミック素体１０の第２の方向ｙにおける長さ（Ｌ）よりも長いことがより好ましい。第１及び第２の外部端子電極１４，１５間の距離（Ｐ）が、セラミック素体１０の第２の方向ｙにおける長さ（Ｌ）から、第１及び第２の外部端子電極１４，１５の第２の方向ｙに沿った長さ（Ｄ_１，Ｄ_２）を引いた長さ（Ｌ―Ｄ_１―Ｄ_２）よりも長いことが好ましい。

ところで、上述のように、セラミック電子部品２の特性は、第１及び第２の内部電極１１，１２の対向面積によって大きく左右される。このため、例えば特許文献１にて提案されているように、内部電極の対向面積を所定の範囲内に制限する場合、特性設計の自由度が低下する。

それに対して、第１及び第２の外部端子電極１４，１５は、セラミック電子部品２の特性にそれほど影響を及ぼさない。このため、本実施形態のように、第１及び第２の外部端子電極１４，１５の配置により、セラミック素体１０にクラックが生じることを抑制する場合、第１及び第２の内部電極１１，１２の構造などに対する制約が少ないため、静電容量などの特性設計の自由度が高くなる。

また、実装部材１６，１７が導電性接着剤である場合は、第１及び第２の外部端子電極１４，１５間が、導電性接着剤のマイグレーションに起因して短絡するおそれがあるが、本実施形態では、第１及び第２の外部端子電極１４，１５間の距離が長くされているため、第１及び第２の外部端子電極１４，１５間が、導電性接着剤のマイグレーションに起因して短絡することが効果的に抑制されている。

また、実装部材１６，１７が半田である場合は、半田と第１及び第２の外部端子電極１４，１５との接合面積が大きいと、実装部材１６，１７にクラックが生じる可能性がある。柔軟性の低いＰｂフリー半田を実装部材１６，１７として用いた場合は、実装部材１６，１７にクラックが特に生じやすい。しかしながら、本実施形態では、半田と第１及び第２の外部端子電極１４，１５との接合面積が小さくされており、半田の濡れ拡がりが抑制されているため、実装部材１６，１７にクラックが生じることが効果的に抑制されている。

なお、本実施形態のように、対角線上に第１及び第２の外部端子電極１４，１５を形成する場合、セラミック電子部品２が２点で支持されることとなる。このため、セラミック素体１０の高さ寸法（ｈ）が大きいと不安定になりがちである。従って、セラミック素体１０の高さ寸法（ｈ）は、０．３ｍｍ以下であることが好ましい。また、セラミック素体１０の高さ寸法（ｈ）は、幅寸法（Ｗ）の１／５倍以上、２／３倍以下であることが好ましい。

なお、本実施形態のセラミック電子部品２は、例えば以下の要領にて作製することができる。

まず、セラミックグリーンシート、内部電極形成用導電性ペースト、ビア導体形成用導電性ペースト及び外部端子電極形成用導電ペーストを用意する。なお、セラミックグリーンシートや各種導電性ペーストには、通常、バインダや溶剤などが含まれる。このバインダや溶剤としては、例えば、公知のバインダや溶剤を用いることができる。

次に、セラミックグリーンシート上に、所定のパターンで内部電極形成用種導電性ペーストを印刷し、内部電極パターンを形成する。導電性ペーストの印刷は、例えば、スクリーン印刷などにより行うことができる。

次に、内部電極パターンが形成されていないセラミックグリーンシートと、内部電極パターンが形成されているセラミックグリーンシートとを積層し、マザー積層体を形成する。この時点で、必要に応じて、マザー積層体を静水圧プレスなどの手段により積層方向にプレスしてもよい。

次に、マザー積層体の一方の主面側からレーザーを照射し、半可通状態のビアホールを形成する。そして、ビアホールにビア導体形成用導電性ペーストを充填し、未焼成のビア導体を形成する。なお、未焼成のビア導体の形成は、マザー積層体の形成前に、各セラミックグリーンシートに対して行ってもよい。

次に、マザー積層体から、生のセラミック積層体を切り出す。必要に応じて、生のセラミック積層体に対してバレル研磨などを施し、生のセラミック積層体の稜線部及び角部をＲ面取り上に加工してもよい。

次に、生のセラミック積層体を焼成する。焼成温度は、使用するセラミック材料に応じて適宜設定する。通常、焼成温度は、９００〜１３００℃程度である。

焼成後のセラミック積層体の一方側の主面に、ビア導体を覆うように、外部端子電極形成用導電ペーストを塗布し、例えば７００〜９００℃程度の温度で焼き付けることにより下地層を形成する。その後、下地層の上に、めっき膜を形成することにより、第１及び第２の外部端子電極１４，１５を形成する。以上の要領で、セラミック電子部品２を作製することができる。

以下、本実施形態を実施した好ましい形態のさらなる例について説明する。なお、以下の説明において、上記第１の実施形態と実質的に共通の機能を有する部材を共通の符合で参照し、説明を省略する。

（第２の実施形態）
図７は、第２の実施形態に係るセラミック電子部品実装構造を側方から視た際の部分断面図である。図７に示すように、本実施形態では、第１及び第２の外部端子電極１４，１５が、第１の主面１０ａから実装方向ｚに向かって先細るように形成されている。具体的には、本実施形態では、第１及び第２の外部端子電極１４，１５は、実装方向ｚに凸状の略半楕球状に形成されている。このため、実装部材１６，１７の濡れ拡がりをより効果的に抑制することができる。従って、セラミック素体１０に、温度変化に起因するクラックが生じることがより効果的に抑制される。また、実装部材１６，１７にクラックが生じることもより効果的に抑制される。

なお、第１及び第２の外部端子電極１４，１５は、例えば、半円状、半長円状、円錐台状、角錐台状、円錐状または角錐状であってもよい。

(第３の実施形態)
図８及び図９は、第３の実施形態に係るセラミック電子部品実装構造の断面図である。

本実施形態では、図８及び図９に示すように、本実施形態では、第１の主面１０ａの上と共に、第２の主面１０ｂの上にも、第１及び第２の外部端子電極１４，１５が形成されている。このため、第１の主面１０ａ側から実装することもできるし、第２の主面１０ｂ側から実装することもできる。従って、セラミック電子部品実装構造の製造が容易となる。

(第４の実施形態)
図１０は、第４の実施形態におけるセラミック電子部品の背面図である。図１１は、図１０の切り出し線ＸＩ−ＸＩにおける部分断面図である。

図１０及び図１１に示すように、本実施形態では、第１の主面１０ａ上に、実装方向ｚに延びる支持突起２０ａ、２０ｂが第１及び第２の外部端子電極１４，１５とは離れた位置に形成されている。このため、図１１に示すように、セラミック電子部品２が第１及び第２の外部端子電極１４，１５において支持されていると共に、支持突起２０ａ、２０ｂにおいても支持される。よって、本実施形態のように、支持突起２０ａ、２０ｂを設けることにより、セラミック電子部品２の支持箇所を多くすることができる。従って、実装基板３に実装されているセラミック電子部品２の姿勢を安定させることができる。

また、本実施形態では、支持突起２０ａ、２０ｂの実装方向ｚにおける長さは、第１及び第２の外部端子電極１４，１５の実装方向ｚにおける長さよりも長くされている。このため、支持突起２０ａ、２０ｂの先端が実装基板３により確実に当接する。従って、セラミック電子部品２の姿勢をより確実に安定させることができる。

さらに本実施形態では、図１０に示すように、実装方向ｚから視た際に、直線ｌに対して第１の支持突起２０ａが一方側に位置しているのに対して、第２の支持突起２０ｂが他方側に位置している。従って、セラミック電子部品２の直線ｌを中心とするぐらつきを効果的に抑制することができる。

なお、突起部２０ａ、２０ｂの材質は特に限定されない。突起部２０ａ、２０ｂは、例えば絶縁体により形成されていてもよいし、導電体により形成されていてもよい。

（第５の実施形態）
図１２は、第５の実施形態におけるセラミック電子部品の背面図である。図１２に示すように、本実施形態では、細長形状の支持突起２０ｃが形成されている。支持突起２０ｃは、実装方向ｚから視た際に、直線ｌと交差するように配置されている。この場合においても、上記第４の実施形態の場合と同様に、セラミック電子部品２の直線ｌを中心とするぐらつきを効果的に抑制することができる。

(第６の実施形態)
上記第１の実施形態では、図６に示すように、第１及び第２の内部電極１１，１２のそれぞれが略矩形状であり、第１の方向ｘにおける両端部に、第１及び第２の内部電極１１，１２が実装方向ｚにおいて重ならない部分が形成されている例について説明した。

それに対して、本実施形態では、図１３〜図１５に示すように、第１の内部電極１１の第１の方向ｘの一方側の端部と、第２の内部電極１２の第１の方向ｘの一方側の端部とが略同じ位置にあり、第１の内部電極１１の第１の方向ｘの他方側の端部と、第２の内部電極１２の第１の方向ｘの他方側の端部とが略同じ位置にある。そして、図１４に示すように、第２の内部電極１２には、第１のビア導体１８が位置する部分に切欠き部１２ａが形成されている。また、図１５に示すように、第１の内部電極１１には、第２のビア導体１９が位置する部分に切欠き部１１ａが形成されている。これにより、第１の内部電極１１と第２のビア導体１９との間の絶縁及び、第２の内部電極１２と第１のビア導体１８との間の絶縁が図られている。

このようにすることによって、第１及び第２の内部電極１１，１２の対向面積を大きくすることができる。従って、より優れた特性のセラミック電子部品を得ることができる。

なお、切欠き部１１ａ、１２ａは、矩形状でなくてもよく、例えば、扇状などであってもよく、閉じた円形状であってもよい。

上記実施形態では、第１の主面に形成されている第１及び第２の外部端子電極が第１及び第２の側面並びに第１及び第２の端面に至っていない例について説明したが、第１及び第２の外部端子電極の一部が第１及び第２の側面並びに第１及び第２の端面に至っていてもよい。

第１の実施形態に係るセラミック電子部品の実装構造１の略図的斜視図である。 第１の実施形態に係るセラミック電子部品実装構造を側方から視た際の部分断面図である。 第１の実施形態におけるセラミック電子部品の背面図である。 図３に示す切り出し線ＩＶ−ＩＶに沿ったセラミック電子部品の断面図である。 図３に示す切り出し線Ｖ−Ｖに沿ったセラミック電子部品２の断面図である。 図５におけるＶＩ−ＶＩ矢視図である。 第２の実施形態に係るセラミック電子部品実装構造を側方から視た際の部分断面図である。 第３の実施形態に係るセラミック電子部品実装構造の断面図である。 第３の実施形態に係るセラミック電子部品実装構造の断面図である。 第４の実施形態におけるセラミック電子部品の背面図である。 図１０の切り出し線ＸＩ−ＸＩにおける部分断面図である。 第５の実施形態におけるセラミック電子部品の背面図である。 第６の実施形態におけるセラミック電子部品の断面図である。 図１３におけるＸＩＩＩ−ＸＩＩＩ矢視図である。 図１３におけるＸＩＶ−ＸＩＶ矢視図である。 積層セラミックコンデンサに発生するクラックの位置を説明するための断面図である。 特許文献１に記載されている積層セラミックコンデンサ素子の断面図である。

符号の説明

１…セラミック電子部品実装構造
２…セラミック電子部品
３…実装基板
３ａ…第１の電極ランド
３ｂ…第２の電極ランド
３ｃ…実装面
１０…セラミック素体
１０ａ…第１の主面
１０ｂ…第２の主面
１０ｃ…第１の端面
１０ｄ…第２の端面
１０ｅ…第１の側面
１０ｆ…第２の端面
１１…第１の内部電極
１１ａ…切欠き部
１２…第２の内部電極
１２ａ…切欠き部
１３…セラミック層
１４…第１の外部端子電極
１５…第２の外部端子電極
１６，１７…実装部材
１８…第１のビア導体
１９…第２のビア導体
２０ａ…第１の支持突起
２０ｂ…第２の支持突起
２０ｃ…支持突起

Claims (14)

1. 実装基板上に実装されるセラミック電子部品であって、
   前記セラミック電子部品の実装方向に垂直な第１及び第２の主面と、前記前記実装方向と直交する第１の方向と、前記実装方向とに沿う第１及び第２の端面と、前記実装方向及び前記第１の方向の両方と直交する第２の方向と、前記実装方向とに沿う第１及び第２の側面とを有する略直方体状のセラミック素体と、
   前記セラミック素体内に形成されている第１及び第２の内部電極と、
   前記第１の主面上に形成されており、前記第１の内部電極と電気的に接続されている第１の外部端子電極と、
   前記第１の主面上に形成されており、前記第２の内部電極と電気的に接続されている第２の外部端子電極とを備え、
   実装方向から視た際に、前記第１の外部端子電極の中心と前記第２の外部端子電極の中心とを通る直線は、前記第１及び第２の方向に対して傾斜している、セラミック電子部品。
2. 前記第１及び第２の外部端子電極は、前記第１の主面の対角線方向において相互に対向する角部上に形成されている、請求項１に記載のセラミック電子部品。
3. 前記第１及び第２の外部端子電極間の距離が、前記セラミック素体の第１及び第２の方向における長さよりも長い、請求項１または２に記載のセラミック電子部品。
4. 前記第１及び第２の側面の前記第２の方向における長さは、前記第１及び第２の端面の前記第１の方向における長さよりも長く、前記第１及び第２の外部端子電極間の距離は、前記セラミック素体の前記第２の方向における長さから前記第１及び第２の外部端子電極の前記第２の方向における長さを引いた長さよりも長い、請求項１〜３のいずれか一項に記載のセラミック電子部品。
5. 前記第１及び第２の外部端子電極は、前記第１の主面側から前記実装方向に向かって先細るように形成されている、請求項１〜４のいずれか一項に記載のセラミック電子部品。
6. 前記セラミック素体の前記第１の方向における長さは、前記セラミック素体の前記第２の方向における長さよりも短く、前記セラミック素体の前記実装方向における長さは、前記前記セラミック素体の前記第１の方向における長さの１／５以上、２／３以下である、請求項１〜５のいずれか一項に記載のセラミック電子部品。
7. 前記第１の主面上に形成されている支持突起をさらに有する、請求項１〜６のいずれか一項に記載のセラミック電子部品。
8. 前記支持突起は、前記第１及び第２の外部端子電極とは離れた位置に形成されている、請求項７に記載のセラミック電子部品。
9. 前記支持突起の前記実装方向における長さは、前記第１及び第２の外部端子電極の前記実装方向における長さよりも長い、請求項７または８に記載のセラミック電子部品。
10. 前記支持突起として第１及び第２の支持突起が形成されており、前記第１の支持突起は、前記実装方向から視た際に、前記第１の外部端子電極の中心と前記第２の外部端子電極の中心とを通る直線に対して一方側に位置している一方、前記第２の支持突起は、前記直線の他方側に位置している、請求項７〜９のいずれか一項に記載のセラミック電子部品。
11. 前記支持突起は、前記実装方向から視た際に、前記第１の外部端子電極の中心と前記第２の外部端子電極の中心とを通る直線と交差するように細長形状に形成されている、請求項７〜９のいずれか一項に記載のセラミック電子部品。
12. 請求項１〜１０のいずれか一項に記載のセラミック電子部品と、
    前記実装基板とを備える、セラミック電子部品の実装構造。
13. 前記セラミック電子部品は、半田によって前記実装基板に実装されている、請求項１２に記載のセラミック電子部品の実装構造。
14. 前記半田は、Ｐｂフリー半田である、請求項１３に記載のセラミック電子部品の実装構造。