WO2012147299A1 - 静電気対策部品およびその製造方法 - Google Patents

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thermal conductivity
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阿部　雄一
岡　謙次
冬希 阿部
和裕 三浦
幹典 網沢
淳美 宮川
考弘 千秋
裕司 山岸
淳 大槻
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パナソニック株式会社
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    • Y10T29/49082—Resistor making

Definitions

  • the present invention relates to an anti-static component used in various electronic devices and a manufacturing method thereof.
  • a light-emitting diode which is a kind of semiconductor device, has low withstand voltage against electrostatic pulses and high brightness is required, measures against heat generation are also required.
  • This antistatic component comprises a ceramic substrate 1 made of alumina, a varistor layer 2 provided thereon, a glass ceramic layer 3 provided thereon, and an external electrode 4 provided thereon.
  • the glass ceramic layer 3 is provided for the purpose of protecting the varistor layer 2 when forming a plating layer on the external electrode 4 or against the environment (for example, Patent Document 1).
  • the present invention provides an anti-static component having a small board warpage and excellent heat conduction, and a method for manufacturing the same.
  • the antistatic component of the present invention includes a first high thermal conductivity substrate, a second high thermal conductivity substrate, a varistor layer, and a pair of via electrodes.
  • the first high thermal conductive substrate is provided with two first through holes. Two second through holes are provided in the second high thermal conductive substrate.
  • the varistor layer mainly composed of zinc oxide is provided between the first high thermal conductivity substrate and the second high thermal conductivity substrate.
  • the varistor layer has a pair of internal electrodes insulated from each other. Each via electrode passes through the varistor layer, and fills one of the first through holes and one of the second through holes. Each via electrode is connected to each internal electrode. With this configuration, it is possible to prevent warpage during firing of the varistor layer and to ensure high thermal conductivity.
  • FIG. 1 is a cross-sectional view of an anti-static component according to an embodiment of the present invention.
  • FIG. 2A is a conceptual plan view showing the shape of the internal electrode and the arrangement of the via electrode of the anti-static component in the embodiment of the present invention.
  • FIG. 2B is a conceptual plan view showing the shape of internal electrodes and the arrangement of via electrodes of the anti-static component in the embodiment of the present invention.
  • FIG. 2C is a conceptual plan view showing the shape of the internal electrode and the arrangement of the via electrode of the anti-static component in the embodiment of the present invention.
  • FIG. 2D is a conceptual plan view showing the shape of the internal electrode and the arrangement of the via electrode of the antistatic component in the embodiment of the present invention.
  • FIG. 2A is a conceptual plan view showing the shape of the internal electrode and the arrangement of the via electrode of the anti-static component in the embodiment of the present invention.
  • FIG. 2B is a conceptual plan view showing the shape of internal electrodes and the arrangement of via electrodes of the anti
  • FIG. 3A is a view for explaining the manufacturing procedure of the anti-static component in the embodiment of the present invention.
  • FIG. 3B is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 3A.
  • FIG. 3C is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 3B.
  • FIG. 3D is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 3C.
  • FIG. 3E is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 3D.
  • FIG. 3F is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 3E.
  • FIG. 3G is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 3F.
  • FIG. 3H is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 3G.
  • FIG. 4A is a diagram for explaining another manufacturing procedure of the anti-static component in the embodiment of the present invention.
  • FIG. 4B is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 4A.
  • FIG. 4C is a diagram illustrating a manufacturing procedure of the anti-static component following FIG. 4B.
  • FIG. 4D is a diagram illustrating a manufacturing procedure of the anti-static component following FIG. 4C.
  • FIG. 4E is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 4D.
  • FIG. 4F is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 4E.
  • FIG. 4A is a diagram for explaining another manufacturing procedure of the anti-static component in the embodiment of the present invention.
  • FIG. 4B is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 4A.
  • FIG. 4C is
  • FIG. 4G is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 4F.
  • FIG. 4H is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 4G.
  • FIG. 5A is a diagram illustrating still another method for manufacturing an antistatic component in the embodiment of the present invention.
  • FIG. 5B is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 5A.
  • FIG. 5C is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 5B.
  • FIG. 5D is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 5C.
  • FIG. 5E is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 5D.
  • FIG. 5F is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 5E.
  • FIG. 5G is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 5F.
  • FIG. 5H is a diagram for explaining the manufacturing procedure of the anti-static component following FIG. 5G.
  • FIG. 6 is a cross-sectional view of a conventional antistatic component.
  • the substrate is likely to warp when the glass ceramic layer is fired.
  • the anti-static component is electrically connected to the light emitting diode element by wire bonding after the light emitting diode element is mounted on the circuit board, the warp of the board is not a big problem.
  • the light-emitting diode element is flip-chip mounted on an anti-static component for miniaturization, warping of the substrate becomes a problem.
  • the glass ceramic layer generally has a lower thermal conductivity than a ceramic substrate such as alumina. Therefore, it is difficult to efficiently release the heat generated from the light emitting diode element.
  • FIG. 1 is a cross-sectional view of an anti-static component according to an embodiment of the present invention.
  • the static electricity countermeasure component 30 includes a first high thermal conductivity substrate (hereinafter referred to as a substrate) 11, a second high thermal conductivity substrate (hereinafter referred to as a substrate) 13, a varistor layer 12, and a plurality of via electrodes 15.
  • the substrate 11 is provided with two first through holes (hereinafter referred to as holes) 14A.
  • the substrate 13 is provided with two second through holes (hereinafter referred to as holes) 14B.
  • the varistor layer 12 mainly composed of zinc oxide is provided between the substrate 11 and the substrate 13.
  • the varistor layer 12 has a pair of internal electrodes 16 insulated from each other.
  • Each via electrode 15 penetrates the varistor layer 12 and connects one of the holes 14A and one of the holes 14B.
  • Each via electrode 15 is connected to the internal electrode 16. That is, the via electrode 15 includes a first via electrode and a second via electrode, and the internal electrode 16 includes a first internal electrode and a second internal electrode. The first via electrode is connected to the first internal electrode, and the second via electrode is connected to the second internal electrode.
  • the substrates 11 and 13 are alumina sintered plates having a purity of 96% or more, for example.
  • the planar shape of the substrate 11 is about 3 mm ⁇ 3 mm and the thickness is about 0.12 mm.
  • the planar shape of the substrate 13 is about 3 mm ⁇ 3 mm and the thickness is about 0.16 mm.
  • the thickness of the varistor layer 12 is about 0.2 mm, for example.
  • the high thermal conductive substrate is an insulating substrate having a thermal conductivity of 18 W / m ⁇ K or more.
  • a sintered plate such as aluminum nitride, silicon nitride, or silicon carbide can be used in addition to alumina.
  • Each of the substrates 11 and 13 is provided with two holes 14A and 14B having a diameter of about 0.2 mm at the same position, and the varistor layer 12 is similarly provided with a through hole. These through holes are connected to form a through hole that connects the lower surface of the substrate 11 to the upper surface of the substrate 13. Via electrodes 15 connected from the lower surface of the substrate 11 to the upper surface of the substrate 13 are formed by filling the through hole with silver palladium paste.
  • the varistor layer 12 is formed by laminating a layer containing zinc oxide as a main component and a printed silver palladium paste layer to be a pair of internal electrodes 16.
  • the “main component” means a content necessary for developing varistor characteristics, and specifically, for example, 70% by weight or more.
  • the internal electrodes 16 are insulated from each other and are electrically connected to one of the via electrodes 15, respectively. Further, external electrodes 17 connected to the via electrodes 15 are provided on the outer surfaces of the substrates 11 and 13.
  • the external electrode 17 provided on the substrate 13 serves as a mounting electrode for a semiconductor element 18 such as a light emitting diode.
  • the external electrode 17 provided on the substrate 11 serves as an electrode for mounting on a printed circuit board.
  • the external electrode 17 is constituted by baking a silver palladium paste and then plating nickel, copper, gold or the like thereon.
  • the varistor layer 12 is formed between the sintered substrates 11 and 13. Therefore, the warp of the antistatic component 30 as a whole is suppressed. Moreover, since the thermal conductivity of both alumina and zinc oxide is about 20 W / m ⁇ K or more, the heat generated from the semiconductor element 18 can be efficiently transferred. Further, since the upper and lower surfaces of the varistor layer 12 are surrounded by the sintered substrates 11 and 13, it is possible to prevent a trace component such as bismuth constituting the varistor layer 12 from being evaporated and lost when the varistor layer 12 is fired. Can do. Therefore, the antistatic component 30 having a stable varistor voltage can be manufactured.
  • An electrostatic countermeasure component having a planar shape of about 3 mm ⁇ 3 mm made of a ceramic substrate 1 having a thickness of about 0.26 mm, a varistor layer 2 having a thickness of about 0.2 mm, and a glass ceramic layer 3 having a thickness of about 0.02 mm. Constitute. In this conventional configuration, warping occurs about 0.2 mm as the varistor layer 2 is fired. On the other hand, the warpage of the anti-static component 30 is about 0.03 mm, which is greatly improved. The warpage in this case is derived from the substrates 11 and 13 themselves. That is, substantially no warpage is generated by firing the varistor layer 12. Further, the thermal conductivity of the static electricity countermeasure component 30 is about twice that of the conventional static electricity countermeasure component.
  • the thickness of the substrate 13 on the side where the semiconductor element 18 is mounted is larger than the thickness of the substrate 11.
  • FIGS. 2A to 2D are conceptual plan views showing the shape of the internal electrode 16 and the arrangement of the via electrodes 15.
  • via electrodes 15 are formed in the vicinity of opposite sides of the substrates 11 and 13 having a square planar shape, and a rectangular internal electrode 16 is formed.
  • the internal structure is determined by securing a certain distance between the outer periphery of the antistatic component 30 and the internal electrode 16 and via electrode 15.
  • the overlapping portion 16C of the internal electrode 16 is greatly reduced.
  • the overlapping area of the internal electrodes 16 becomes about 1/5.
  • the area of the overlapping portion 16C becomes about 1/20 or less. For this reason, in order to obtain equivalent varistor characteristics, it is necessary to form a multilayer structure. However, such multilayering leads to lower production and higher costs. Alternatively, the product design is not established depending on the product thickness dimension standard.
  • the via electrodes 15 by arranging the via electrodes 15 at diagonal positions, the area of the overlapping portion 16C is approximately doubled. Thus, it is preferable to arrange the via electrode 15 at the farthest position in the surface direction of the substrate 11.
  • the via electrode 15 may be disposed at the farthest position in the surface direction of the substrate 11 even in other shapes.
  • each of the internal electrodes 16 may have a shape surrounding the via electrode 15 that is not connected.
  • the area of the overlapping portion 16C is about four times that in the configuration shown in FIG. 2A.
  • the antistatic component 30 can be reduced in size while maintaining the varistor characteristics.
  • a method for manufacturing an anti-static component in the embodiment of the present invention will be described.
  • a first high thermal conduction large substrate hereinafter referred to as a substrate
  • a second high thermal conduction large substrate hereinafter referred to as a substrate 13
  • Use A method for dividing the n anti-static parts 30 into individual pieces will be described.
  • 3A to 3H are diagrams for explaining a method of manufacturing an antistatic component in the embodiment of the present invention.
  • a plurality of holes 14A are formed at predetermined positions on a substrate 11A, which is an alumina plate having a thickness of about 0.14 mm, using a laser or the like.
  • the size of the hole 14A is about 0.2 mm in diameter.
  • a hole 14B is formed in the substrate 13A, which is an alumina plate having a thickness of about 0.14 mm.
  • the holes 11A and 14B need to be provided at the same position on the substrate 11A and the substrate 13B. Therefore, it is not necessary to manage the substrate 11A and the substrate 13B separately by adopting exactly the same configuration, and the mass productivity can be improved.
  • an unfired layer 19 for forming the varistor layer 12A shown in FIG. 3E is formed on the substrate 11A.
  • the unfired layer 19 is formed by laminating a layer mainly composed of zinc oxide and a layer for the internal electrode 16 printed with silver palladium paste.
  • the unfired layer 19 may be formed by printing on the substrate 11, or may be a layer that is separately stacked and stacked on the substrate 11.
  • the pattern for the internal electrode 16 is desirably formed so as to cover the hole 14A provided for the via electrode 15 to be connected when viewed from the stacking direction. By doing so, the connectivity between the internal electrode 16 and the via electrode 15 can be improved.
  • the substrate 11A, the unfired layer 19, and the substrate 13A are integrated by pressing the substrate 13A on the unfired layer 19 and pressing it. At this time, the substrate 13A is overlapped so that the hole 14A and the hole 14B are at the same position.
  • a part of the unsintered layer 19 located between the holes 14A and 14B is removed by irradiating laser light through the holes 14A and 14B.
  • the via hole 20 that connects the hole 14A formed in the substrate 11A to the hole 14B formed in the substrate 13A is formed.
  • this laminate is put in a furnace and the unfired layer 19 is heat-treated.
  • the plasticizer and the like are first removed by raising the temperature to 105 to 175 ° C. and maintaining the temperature. Thereafter, the temperature is raised to about 925 ° C. to form the varistor layer 12A.
  • the varistor layer 12A cannot be fired well because components such as a plasticizer remain without being sufficiently removed.
  • components such as a plasticizer can be discharged through the holes 14A and 14B, and the varistor layer 12A can be sufficiently removed. Can be formed.
  • the same alumina substrate for the substrate 11A and the substrate 13A it is possible to prevent warping due to firing.
  • components such as a plasticizer
  • this ratio is increased too much, the mechanical strength of the anti-static component 30 becomes weak, so it is desirable to make it 12% or less.
  • the fired laminate may be immersed in an alkaline solution such as an aqueous sodium hydroxide solution, and a part of the zinc oxide around the via hole 20 may be etched.
  • the silver palladium layer constituting the internal electrode 16 is not etched into the alkaline solution. Therefore, in this case, the internal electrode can be protruded from the wall surface of the varistor layer 12A around the via hole 20. As a result, when the via electrode 15 is formed in the via hole 20, the connectivity between the internal electrode 16 and the via electrode 15 can be further improved.
  • the via hole 20 is filled with silver palladium paste and baked to form the via electrode 15 connected from the lower surface of the substrate 11 to the upper surface of the substrate 13.
  • external electrodes 17 connected to the via electrodes 15 are formed on the surfaces of the substrate 11A and the substrate 13B.
  • a nickel and gold layer is formed by plating.
  • the varistor layer 12A is not affected by corrosion or the like by the plating solution.
  • the semiconductor element 18 is mounted on the external electrode 17 provided on the surface of the substrate 13A.
  • a varistor layer 12 ⁇ / b> A is connected between the terminals of the semiconductor element 18. Therefore, destruction of the semiconductor element 18 due to static electricity or the like can be prevented.
  • the antistatic component 30 in which the semiconductor element 18 is mounted as shown in FIG. 3H is manufactured by dicing the precursor including a plurality of (n) devices in this way by dicing. Can do.
  • a part of the unfired layer 19 located between the hole 14A and the hole 14B is removed by laser light, but may be removed by other methods. For example, blasting (microblast) may be applied.
  • 4A to 4H are diagrams for explaining another method of manufacturing an antistatic component in the embodiment of the present invention.
  • FIG. 4A a plurality of holes 14A are formed in the substrate 11A, and holes 14B are formed in the substrate 13.
  • an unfired layer 19 for forming the varistor layer 12 ⁇ / b> A is formed on the substrate 11.
  • FIG. 4C the substrate 13, the unfired layer 19, and the substrate 13 are integrated by pressing the substrate 13 on the unfired layer 19 and pressing it. Since the above procedure is the same as the procedure described with reference to FIGS. 3A to 3C, detailed description thereof will be omitted.
  • the integrated laminate is put in a furnace, and the unfired layer 19 is heat-treated to form the varistor layer 12A. Also in this case, components such as a plasticizer contained in the unfired layer 19 can be discharged through the holes 14A and 14B.
  • the fired laminate is immersed in an alkaline solution such as an aqueous sodium hydroxide solution, and the zinc oxide in the varistor layer 12A located between the holes 14A and 14B is etched.
  • an alkaline solution such as an aqueous sodium hydroxide solution
  • the zinc oxide in the varistor layer 12A located between the holes 14A and 14B is etched.
  • the via hole 20 connected from the hole 14A to the hole 14B is formed.
  • the area overlapping the holes 14A and 14B provided in the via electrode connected when viewed from the stacking direction is set to 1/3 or less of the area of the holes 14A and 14B. It is desirable to do.
  • the zinc oxide in the varistor layer 12A can be etched smoothly, and the internal electrode 16 protrudes from the zinc oxide layer. Therefore, the connectivity between the via electrode 15 and the internal electrode 16 can be improved.
  • the via hole 20 In order to form the via hole 20, laser light may be irradiated through the holes 14A and 14B as described with reference to FIG. 3D. Even in such a method, the via hole 20 can be formed by removing the varistor layer 12A between the hole 14A and the hole 14B. In this case, as described with reference to FIG. 3D, the pattern for the internal electrode 16 is formed so as to cover the holes 14A and 14B provided for the via electrode 15 connected when viewed from the stacking direction. It is desirable that By doing so, the connectivity between the internal electrode 16 and the via electrode 15 can be improved.
  • a via electrode 15 is formed by filling the via hole 20 with a silver palladium paste and baking it. Then, as shown in FIG. 4F, external electrodes 17 connected to the via electrodes 15 are formed on the surfaces of the substrate 11A and the substrate 13A. Further, as shown in FIG. 4G, the semiconductor element 18 is mounted on the external electrode 17 provided on the surface of the substrate 13A. Finally, by dicing into pieces, the antistatic component 30 on which the semiconductor element 18 is mounted as shown in FIG. 4H can be manufactured.
  • the procedure leading to FIGS. 4E to 4H is the same as the procedure leading to FIGS. 3E to 3H, and detailed description thereof will be omitted.
  • FIG. 5A to FIG. 5H are diagrams for explaining still another method for manufacturing an anti-static component in the embodiment of the present invention.
  • a substrate 11A which is an alumina plate having a thickness of about 0.14 mm is prepared.
  • the substrate 11A is not provided with a through hole.
  • an unfired layer 19 is formed on the substrate 11A.
  • the details of the unfired layer 19 are as described above.
  • the substrate 13A is stacked on the unfired layer 19 and pressed to form a laminate in which the substrate 11A, the unfired layer 19 and the substrate 13A are integrated.
  • the substrate 13A is the same as the substrate 11A, and no through hole is provided.
  • the through holes are not provided in the substrates 11A and 13A, it is not necessary to align the through holes. For this reason, there is no displacement and the process can be simplified.
  • a via hole 20 penetrating the substrate 11A, the unfired layer 19, and the substrate 13A is formed by irradiating laser light.
  • the laminate is put in a furnace, and the unfired layer 19 is heat-treated to form a varistor layer 12A. Then, as shown in FIG. 5E, the via hole 20 is filled with a silver palladium paste and baked to form the via electrode 15 connected to the substrate 13A from the surface of the substrate 11A.
  • FIG. 5F external electrodes 17 connected to the via electrodes 15 are formed on the surfaces of the substrate 11 and the substrate 13. Further, as shown in FIG. 5G, the semiconductor element 18 is mounted on the external electrode 17 provided on the surface of the substrate 13. Finally, by dicing into pieces, the antistatic component 30 on which the semiconductor element 18 is mounted as shown in FIG. 5H can be manufactured. Since the procedure leading to FIGS. 5E to 5H is the same as the procedure leading to FIGS. 3E to 3H, detailed description thereof will be omitted.
  • the thickness of the substrate 11A and the thickness of the substrate 13A are the same. However, as described with reference to FIG. 1, the thickness of the substrate 11A (substrate 11) on the side where the light emitting diode is mounted is changed.
  • the substrate 13A (substrate 13) may be thicker. By doing in this way, the reflectance of the surface which mounts a light emitting diode can be improved.
  • the n antistatic components 30 are configured using the substrate 11A having a planar dimension n times that of the substrate 11 and the substrate 13A having a planar dimension n times that of the substrate 13, and then divided into individual pieces. ing. This method is excellent in productivity. However, a single antistatic component 30 may be similarly produced using the substrates 11 and 13.

Abstract

　静電気対策部品は、第１高熱伝導基板と、第２高熱伝導基板と、バリスタ層と、複数のビア電極とを有する。第１高熱伝導基板には複数個の第１貫通孔が設けられている。第２高熱伝導基板には複数個の第２貫通孔が設けられている。酸化亜鉛を主成分とするバリスタ層は第１高熱伝導基板と第２高熱伝導基板との間に設けられている。バリスタ層は内部電極を有する。各ビア電極はバリスタ層を貫通し、第１貫通孔の１つと、第２貫通孔の１つとを埋めてつないでいる。

Description

静電気対策部品およびその製造方法
　本発明は、各種電子機器に用いられる静電気対策部品およびその製造方法に関する。
　近年電子機器の小型化が急速に進み、それに伴い電子機器の回路を構成する各種電子部品の耐電圧は低下してきている。そのため、人体と電子機器の導通部とが接触したときに発生する静電気パルスなどによる各種電子部品、特に半導体デバイスの破壊による電子機器の故障トラブルが増えている。
　また、半導体デバイスの一種である発光ダイオードは、静電気パルスに対する耐電圧性が低く、高輝度化が求められているため、発熱に対する対策も求められている。
　これらの要望に対して、図６の断面図に示す静電気対策部品が提案されている。この静電気対策部品は、アルミナからなるセラミック基板１と、その上に設けられたバリスタ層２と、さらにその上に設けられたガラスセラミック層３と、さらにその上に設けられた外部電極４とを有する。ガラスセラミック層３は、外部電極４上にメッキ層を形成する際や環境に対してバリスタ層２を保護する目的で設けられている（例えば、特許文献１）。
特開２００８－２７０３２５号公報
　本発明は基板の反りが小さく、熱伝導に優れた静電気対策部品とその製造方法を提供する。本発明の静電気対策部品は、第１高熱伝導基板と、第２高熱伝導基板と、バリスタ層と、一対のビア電極とを有する。第１高熱伝導基板には２個の第１貫通孔が設けられている。第２高熱伝導基板には２個の第２貫通孔が設けられている。酸化亜鉛を主成分とするバリスタ層は第１高熱伝導基板と第２高熱伝導基板との間に設けられている。バリスタ層は互いに絶縁された一対の内部電極を内部に有する。各ビア電極はバリスタ層を貫通し、第１貫通孔の１つと、第２貫通孔の１つとを埋めてつないでいる。各ビア電極は内部電極のそれぞれに接続されている。この構成により、バリスタ層を焼成する際の反り発生を防ぐとともに、高い熱伝導性を確保することができる。
図１は本発明の実施の形態における静電気対策部品の断面図である。 図２Ａは本発明の実施の形態における静電気対策部品の内部電極の形状とビア電極の配置を示す概念平面図である。 図２Ｂは本発明の実施の形態における静電気対策部品の内部電極の形状とビア電極の配置を示す概念平面図である。 図２Ｃは本発明の実施の形態における静電気対策部品の内部電極の形状とビア電極の配置を示す概念平面図である。 図２Ｄは本発明の実施の形態における静電気対策部品の内部電極の形状とビア電極の配置を示す概念平面図である。 図３Ａは本発明の実施の形態における静電気対策部品の製造手順を説明する図である。 図３Ｂは図３Ａに続く静電気対策部品の製造手順を説明する図である。 図３Ｃは図３Ｂに続く静電気対策部品の製造手順を説明する図である。 図３Ｄは図３Ｃに続く静電気対策部品の製造手順を説明する図である。 図３Ｅは図３Ｄに続く静電気対策部品の製造手順を説明する図である。 図３Ｆは図３Ｅに続く静電気対策部品の製造手順を説明する図である。 図３Ｇは図３Ｆに続く静電気対策部品の製造手順を説明する図である。 図３Ｈは図３Ｇに続く静電気対策部品の製造手順を説明する図である。 図４Ａは本発明の実施の形態における静電気対策部品の別の製造手順を説明する図である。 図４Ｂは図４Ａに続く静電気対策部品の製造手順を説明する図である。 図４Ｃは図４Ｂに続く静電気対策部品の製造手順を説明する図である。 図４Ｄは図４Ｃに続く静電気対策部品の製造手順を説明する図である。 図４Ｅは図４Ｄに続く静電気対策部品の製造手順を説明する図である。 図４Ｆは図４Ｅに続く静電気対策部品の製造手順を説明する図である。 図４Ｇは図４Ｆに続く静電気対策部品の製造手順を説明する図である。 図４Ｈは図４Ｇに続く静電気対策部品の製造手順を説明する図である。 図５Ａは本発明の実施の形態における静電気対策部品のさらに別の製造方法を説明する図である。 図５Ｂは図５Ａに続く静電気対策部品の製造手順を説明する図である。 図５Ｃは図５Ｂに続く静電気対策部品の製造手順を説明する図である。 図５Ｄは図５Ｃに続く静電気対策部品の製造手順を説明する図である。 図５Ｅは図５Ｄに続く静電気対策部品の製造手順を説明する図である。 図５Ｆは図５Ｅに続く静電気対策部品の製造手順を説明する図である。 図５Ｇは図５Ｆに続く静電気対策部品の製造手順を説明する図である。 図５Ｈは図５Ｇに続く静電気対策部品の製造手順を説明する図である。 図６は従来の静電気対策部品の断面図である。
　図６に示す静電気対策部品では、ガラスセラミック層を焼成するときに基板が反りやすい。発光ダイオード素子を回路基板に実装した後、ワイヤボンドで静電気対策部品を発光ダイオード素子と電気的に接続する場合は、基板の反りは大きな問題とならない。しかしながらが、小型化のために発光ダイオード素子を静電気対策部品上にフリップチップ実装すると基板の反りが問題となる。またガラスセラミック層は、一般的にアルミナ等のセラミック基板よりも熱伝導率が低い。そのため、発光ダイオード素子から発生した熱を効率よく逃がすことが難しい。
　以下の説明では上記課題を解決する静電気対策部品とその製造方法について説明する。
　図１は本発明の実施の形態における静電気対策部品の断面図である。静電気対策部品３０は、第１高熱伝導基板（以下、基板）１１と、第２高熱伝導基板（以下、基板）１３と、バリスタ層１２と、複数のビア電極１５とを有する。基板１１には２個の第１貫通孔（以下、孔）１４Ａが設けられている。基板１３には２個の第２貫通孔（以下、孔）１４Ｂが設けられている。酸化亜鉛を主成分とするバリスタ層１２は基板１１と基板１３との間に設けられている。バリスタ層１２は互いに絶縁された一対の内部電極１６を内部に有する。各ビア電極１５はバリスタ層１２を貫通し、孔１４Ａの１つと、孔１４Ｂの１つとを埋めてつないでいる。また各ビア電極１５は内部電極１６と接続されている。すなわち、ビア電極１５は第１ビア電極と第２ビア電極とを含み、内部電極１６は第１内部電極と第２内部電極とを含んでいる。第１ビア電極は第１内部電極と接続され、第２ビア電極は第２内部電極と接続されている。
　基板１１、１３は、例えば純度９６％以上のアルミナ焼結板である。例えば、基板１１の平面形状は約３ｍｍ×３ｍｍ、厚さは約０．１２ｍｍである。例えば、基板１３の平面形状は約３ｍｍ×３ｍｍ、厚さは約０．１６ｍｍである。バリスタ層１２の厚さは、例えば、約０．２ｍｍである。
　なお高熱伝導基板とは、熱伝導率が１８Ｗ／ｍ・Ｋ以上の絶縁基板である。基板１１、１３としてアルミナ以外に窒化アルミ、窒化ケイ素、炭化ケイ素などの焼結板を用いることができる。
　基板１１、１３にはそれぞれ２個の直径約０．２ｍｍの孔１４Ａ、１４Ｂが同じ位置に設けられており、バリスタ層１２にも同様に貫通孔が開けられている。これらの貫通孔がつながって基板１１の下面から基板１３の上面につながる貫通孔が形成されている。その貫通孔の中に銀パラジウムペーストを詰めることにより基板１１の下面から基板１３の上面につながるビア電極１５が形成されている。
　バリスタ層１２は、酸化亜鉛を主成分とする層と一対の内部電極１６となる印刷形成された銀パラジウムペースト層とを積層して構成されている。ここで、「主成分」とはバリスタ特性を発現するために必要な含有量であることを意味し、具体的には、例えば７０重量％以上である。
　内部電極１６は互いに絶縁され、それぞれビア電極１５の１つに電気的に接続されている。さらに基板１１、１３の外面には、ビア電極１５に接続された外部電極１７が設けられている。基板１３に設けられた外部電極１７が、発光ダイオード等の半導体素子１８の実装用電極となる。一方、基板１１に設けられた外部電極１７はプリント基板への実装用電極となる。なお、外部電極１７は銀パラジウムペーストを焼き付けたあと、その上にニッケル、銅、金等をメッキして構成されている。
　以上のように、焼結済みの基板１１、１３の間にバリスタ層１２が形成されている。そのため静電気対策部品３０全体としての反りを抑えられている。また、アルミナも酸化亜鉛も、その熱伝導率が約２０Ｗ／ｍ・Ｋ以上であるため、半導体素子１８から発生した熱を効率よく伝達させることができる。さらにバリスタ層１２の上下面が焼結済みの基板１１、１３で囲まれているため、バリスタ層１２の焼成時にバリスタ層１２を構成するビスマス等の微量成分が蒸発して失われることを防ぐことができる。そのため、安定したバリスタ電圧を有する静電気対策部品３０を作製することができる。
　厚さ約０．２６ｍｍのセラミック基板１と、厚さ約０．２ｍｍのバリスタ層２と、厚さ約０．０２ｍｍのガラスセラミック層３とで、平面形状が約３ｍｍ×３ｍｍの静電気対策部品を構成する。この従来の構成では、バリスタ層２の焼成に伴い、反りが約０．２ｍｍ発生する。一方、静電気対策部品３０では反りが約０．０３ｍｍであり、大幅に改善されている。この場合の反りは基板１１、１３自体に由来している。すなわち、バリスタ層１２の焼成によって実質的にはほとんど反りは発生していない。また、静電気対策部品３０の熱伝導率は、上記従来構成の静電気対策部品の熱伝導率の約２倍となる。
　さらに半導体素子１８として発光ダイオードを実装する場合、発光ダイオードの実装面の反射率を向上することが求められる。アルミナ基板を薄くしていくと光の透過率が上がっていき、その下のバリスタ層が見えるようになり、結果として反射率が下がってくる。これに対し静電気対策部品３０では、半導体素子１８を実装する側の基板１３の厚さを、基板１１の厚さよりも厚くすることが好ましい。このような基板１１、１３を用いることにより、半導体素子１８の実装面の反射率を上げることができる。その結果、特に発光ダイオードを実装する用途としてはより望ましい。
　次に、内部電極１６の形状とビア電極１５の配置の好ましい状態について図２Ａ～図２Ｄを参照しながら説明する。図２Ａ～図２Ｄは内部電極１６の形状とビア電極１５の配置を示す概念平面図である。
　図２Ａに示すように、一般的には平面形状が正方形の基板１１、１３に対し、対辺近くにビア電極１５を形成し、長方形の内部電極１６を形成する。このように、品質面から、静電気対策部品３０の外周と内部電極１６とビア電極１５との間に、ある一定の距離を確保して内部構造が決められる。しかしながら、小型化した場合には内部電極１６の重なり部分１６Ｃが大きく減少する。最大面積設計での重なり部分１６Ｃの面積を比較した場合、例えば３ｍｍ×３ｍｍの平面形状から２ｍｍ×２ｍｍの平面形状へ小型化すると、内部電極１６の重なり面積は約１／５になる。さらに、１．５ｍｍ×１．５ｍｍの平面形状へ小型化すると重なり部分１６Ｃの面積は約１／２０以下になる。このため同等のバリスタ特性を得るには多層化する必要を生じる。しかしながらこのような多層化は生産低低下やコストアップに繋がる。あるいは、製品厚み寸法規格によっては製品設計が成立しなくなる。
　これに対し、図２Ｂに示すように、ビア電極１５を対角位置に配置することにより、重なり部分１６Ｃの面積は約２倍になる。このように、ビア電極１５を基板１１の面方向において、最も離れた位置に配置することが好ましい。図２Ｂの例では基板１１の平面形状が正方形の場合を説明したが、それ以外の形状の場合でもビア電極１５を基板１１の面方向において、最も離れた位置に配置すればよい。
　また図２Ｃや図２Ｄに示すように、内部電極１６のそれぞれがビア電極１５のうち、接続されていない方を囲む形状にしてもよい。図２Ｃや図２Ｄに示す構成では、図２Ａに示す構成と比べて重なり部分１６Ｃの面積は約４倍になる。
　以上のような内部電極１６の形状やビア電極１５の配置を採用することにより、バリスタ特性を維持しながら静電気対策部品３０を小型化することができる。
　次に本発明の実施の形態における静電気対策部品の製造方法について説明する。以下の説明では、平面寸法が基板１１のｎ倍の第１高熱伝導大基板（以下、基板）１１Ａと、平面寸法が基板１３のｎ倍の第２高熱伝導大基板（以下、基板）１３Ａを用いる。そして、ｎ個の静電気対策部品３０を構成した後、個片に分ける方法を説明する。図３Ａ～図３Ｈは本発明の実施の形態における静電気対策部品の製造方法を説明する図である。
　まず図３Ａに示すように、厚さ約０．１４ｍｍのアルミナ板である基板１１Ａの所定の位置にレーザ等を用いて複数個の孔１４Ａを形成する。孔１４Ａの大きさは直径約０．２ｍｍである。同様に厚さ約０．１４ｍｍのアルミナ板である基板１３Ａにも孔１４Ｂを形成する。基板１１Ａと基板１３Ａとはまったく同じものを用いる必要はないが、反りを少なくするためには線膨張率の差が小さいもの、さらには同一の材料を用いることが望ましい。なお基板１１Ａと基板１３Ｂには、孔１４Ａ、１４Ｂの位置は同じところに設ける必要がある。そのため、まったく同一の構成とすることにより基板１１Ａと基板１３Ｂとを別々に管理する必要がなくなり、量産性を向上させることができる。
　次に図３Ｂに示すように、基板１１Ａの上に図３Ｅに示すバリスタ層１２Ａを形成するための未焼成層１９を形成する。未焼成層１９は酸化亜鉛を主成分とする層と銀パラジウムペーストを印刷した内部電極１６用の層を積層して構成されている。未焼成層１９は基板１１上に印刷して形成したものであっても、別途積層したものを、基板１１の上に重ねたものであっても良い。また、内部電極１６用のパターンは、積層方向から見たときに接続されるビア電極１５用に設けられた孔１４Ａを覆うように形成されていることが望ましい。このようにすることにより内部電極１６とビア電極１５との接続性を向上させることができる。
　次に図３Ｃに示すように、未焼成層１９の上に基板１３Ａを重ねてプレスすることにより、基板１１Ａ、未焼成層１９、基板１３Ａを一体化する。このとき、孔１４Ａと孔１４Ｂとが同じ位置にくるように基板１３Ａを重ねる。
　次に図３Ｄに示すように、孔１４Ａ、１４Ｂを通してレーザ光を照射することにより、孔１４Ａと孔１４Ｂとの間に位置する未焼成層１９の一部を除去する。このようにして、基板１１Ａに形成された孔１４Ａから基板１３Ａに形成された孔１４Ｂにつながるビア穴２０を形成する。そのあとこの積層体を炉に入れて未焼成層１９を熱処理する。このとき未焼成層１９には可塑剤等が含まれているため、まず１０５～１７５℃に昇温して温度を保つことにより、可塑剤等を除去する。その後、約９２５℃に昇温し、バリスタ層１２Ａを形成する。
　通常、平板である基板１１Ａ、１３Ａの間に未焼成層１９を挟んで焼成しようとしても可塑剤等の成分が十分に除去できずに残るため、バリスタ層１２Ａをうまく焼成できない。これに対して本実施の形態では、基板１１Ａ、１３Ａに多数の孔１４Ａ、１４Ｂを設けているため、可塑剤等の成分は孔１４Ａ、１４Ｂを通して排出することができ、十分にバリスタ層１２Ａを形成することができる。
　また、基板１１Ａと基板１３Ａに同じアルミナ基板を用いることにより、焼成による反りの発生を防ぐことができる。可塑剤等の成分を効率よく排出させるためには、基板１１Ａ、１３Ａの面積に対する孔１４Ａ、１４Ｂの面積を大きくすることが好ましく、その割合を０．０６％以上にすることにより、十分に排出することができる。ただしこの割合を大きくしすぎると静電気対策部品３０の機械的強度が弱くなるため、１２％以下にすることが望ましい。
　このあと、焼成した積層体を水酸化ナトリウム水溶液等のアルカリ性溶液に浸漬し、ビア穴２０の周辺の酸化亜鉛の一部をエッチングしても良い。内部電極１６を構成する銀パラジウム層は、アルカリ性溶液にエッチングされない。そのため、このようにすると、ビア穴２０周辺のバリスタ層１２Ａの壁面から内部電極を突出させることができる。その結果、ビア穴２０にビア電極１５を形成したときに、内部電極１６とビア電極１５との接続性をさらに向上させることができる。
　次に図３Ｅに示すように、ビア穴２０に銀パラジウムペーストを充填し、焼成することにより、基板１１の下面から基板１３の上面につながるビア電極１５を形成する。
　次に図３Ｆに示すように、基板１１Ａおよび基板１３Ｂの表面に、ビア電極１５に接続された外部電極１７を形成する。外部電極１７は銅メッキによりパターン形成したあと、ニッケル、金の層をメッキにより形成している。このとき基板１１Ａ、１３Ｂの外周部分以外には酸化亜鉛の層が露出していないため、メッキ液によりバリスタ層１２Ａが腐食等の影響を受けることがない。
　次に図３Ｇに示すように、基板１３Ａの表面に設けられた外部電極１７に半導体素子１８を実装する。半導体素子１８の端子間にはバリスタ層１２Ａが接続されている。そのため、静電気等による半導体素子１８の破壊を防ぐことができる。
　最後に、このように複数個（ｎ個）のデバイスが構成された前駆体をダイシングにより個片化することにより、図３Ｈに示すように半導体素子１８を実装した静電気対策部品３０を作製することができる。
　なお図３Ｄでは孔１４Ａと孔１４Ｂとの間に位置する未焼成層１９の一部をレーザ光により除去しているが、これ以外の方法で除去してもよい。例えば、ブラスト加工（マイクロブラスト）を適用してもよい。
　次に本発明の実施の形態における静電気対策部品の別の製造方法について説明する。図４Ａ～図４Ｈは本発明の実施の形態における静電気対策部品の別の製造方法を説明する図である。
　まず図４Ａに示すように、基板１１Ａに複数個の孔１４Ａを形成するとともに、基板１３に孔１４Ｂを形成する。次に図４Ｂに示すように、基板１１の上にバリスタ層１２Ａを形成するための未焼成層１９を形成する。次に図４Ｃに示すように、未焼成層１９の上に基板１３を重ねてプレスすることにより、基板１１、未焼成層１９、基板１３を一体化する。以上の手順は、図３Ａ～図３Ｃを参照して説明した手順と同じなので詳細な説明を省略する。
　このあと一体化した積層体を炉に入れて未焼成層１９を熱処理してバリスタ層１２Ａを形成する。この場合も、未焼成層１９に含まれる可塑剤等の成分は孔１４Ａ、１４Ｂを通して排出することができる。
　次に図４Ｄに示すように、焼成した積層体を水酸化ナトリウム水溶液等のアルカリ性溶液に浸漬し、孔１４Ａと孔１４Ｂとの間に位置するバリスタ層１２Ａの酸化亜鉛をエッチングする。この操作により、孔１４Ａから孔１４Ｂにつながるビア穴２０を形成する。この場合、内部電極１６用のパターンは、積層方向から見たときに接続されるビア電極に設けられた孔１４Ａ、１４Ｂに対して重なる面積を、孔１４Ａ、１４Ｂの面積の１／３以下にすることが望ましい。このようにすることによりバリスタ層１２Ａの中の酸化亜鉛をスムースにエッチングすることができるとともに、酸化亜鉛の層から内部電極１６が突出しているような形になる。そのため、ビア電極１５と内部電極１６との接続性を向上させることができる。
　なおビア穴２０を形成するために、図３Ｄを参照して説明したように、孔１４Ａ、１４Ｂを通してレーザ光を照射してもよい。このような方法でも、孔１４Ａと孔１４Ｂとの間のバリスタ層１２Ａを除去し、ビア穴２０を形成することができる。この場合、図３Ｄを参照して説明したように、内部電極１６用のパターンは、積層方向から見たときに接続されるビア電極１５用に設けられた孔１４Ａ、１４Ｂを覆うように形成されていることが望ましい。このようにすることにより内部電極１６とビア電極１５との接続性を向上させることができる。
　次に図４Ｅに示すように、ビア穴２０に銀パラジウムペーストを充填し、焼成することにより、ビア電極１５を形成する。そして図４Ｆに示すように、基板１１Ａおよび基板１３Ａの表面にビア電極１５に接続された外部電極１７を形成する。さらに図４Ｇに示すように、基板１３Ａの表面に設けられた外部電極１７に半導体素子１８を実装する。最後にダイシングにより個片化することにより、図４Ｈに示す、半導体素子１８を実装した静電気対策部品３０を作製することができる。図４Ｅ～図４Ｈに至る手順は図３Ｅ～図３Ｈに至る手順と同様なので詳細な説明を省略する。
　次に本発明の実施の形態における静電気対策部品のさらに別の製造方法について説明する。図５Ａ～図５Ｈは本発明の実施の形態における静電気対策部品のさらに別の製造方法を説明する図である。
　まず図５Ａに示すように、厚さ約０．１４ｍｍのアルミナ板である基板１１Ａを準備する。基板１１Ａには貫通孔は設けられていない。
　次に図５Ｂに示すように、基板１１Ａの上に未焼成層１９を形成する。未焼成層１９の詳細は前述のとおりである。
　次に図５Ｃに示すように、未焼成層１９の上に基板１３Ａを重ねてプレスすることにより、基板１１Ａ、未焼成層１９、基板１３Ａを一体化した積層体を形成する。なお基板１３Ａは基板１１Ａと同様であり、貫通孔は設けられていない。このように基板１１Ａ、１３Ａには貫通孔が設けられていないため、貫通孔の位置あわせを行う必要がない。そのため、位置ずれが生じることもなく、工程も簡略化することができる。
　次に図５Ｄに示すように、レーザ光を照射することにより、基板１１Ａ、未焼成層１９、基板１３Ａを貫通するビア穴２０を形成する。
　そのあと積層体を炉に入れて未焼成層１９を熱処理し、バリスタ層１２Ａを形成する。そして図５Ｅに示すように、ビア穴２０に銀パラジウムペーストを充填し、焼成することにより、基板１１Ａの表面から基板１３Ａにつながるビア電極１５を形成する。
　次に図５Ｆに示すように、基板１１および基板１３の表面にビア電極１５に接続された外部電極１７を形成する。さらに図５Ｇに示すように、基板１３の表面に設けた外部電極１７に半導体素子１８を実装する。最後にダイシングにより個片化することにより、図５Ｈに示す、半導体素子１８を実装した静電気対策部品３０を作製することができる。図５Ｅ～図５Ｈに至る手順は図３Ｅ～図３Ｈに至る手順と同様なので詳細な説明を省略する。
　以上の製造方法では、基板１１Ａの厚さと基板１３Ａの厚さが同じとしたが、図１を参照して説明したように、発光ダイオードを実装する側の基板１１Ａ（基板１１）の厚さを、基板１３Ａ（基板１３）より厚くしても良い。このようにすることにより、発光ダイオードを実装する面の反射率を向上させることができる。
　また、以上の説明では平面寸法が基板１１のｎ倍の基板１１Ａと、平面寸法が基板１３のｎ倍の基板１３Ａを用いて、ｎ個の静電気対策部品３０を構成した後、個片に分けている。この方法は生産性に優れている。しかしながら、基板１１、１３を用いて同様に単独の静電気対策部品３０を作製してもよい。
　本発明によれば、反りが少なく、熱伝導性に優れた静電気対策部品を作製することができ、産業上有用である。
１１　　第１高熱伝導基板
１１Ａ　　第１高熱伝導大基板
１２，１２Ａ　　バリスタ層
１３　　第２高熱伝導基板
１３Ａ　　第２高熱伝導大基板
１４Ａ，１４Ｂ　　貫通孔
１５　　ビア電極
１６　　内部電極
１７　　外部電極
１８　　半導体素子
１９　　未焼成層
２０　　ビア穴
３０　　静電気対策部品

Claims (7)

  1. ２個の第１貫通孔が設けられた第１高熱伝導基板と、
    ２個の第２貫通孔が設けられた第２高熱伝導基板と、
    前記第１高熱伝導基板と前記第２高熱伝導基板との間に設けられ、互いに絶縁された一対の内部電極を内部に有し、酸化亜鉛を主成分とするバリスタ層と、
    前記バリスタ層を貫通し、前記第１貫通孔の一方と、前記第２貫通孔の一方とを埋めてつなぐとともに、前記内部電極の一方と接続された第１ビア電極と、前記バリスタ層を貫通し、前記第１貫通孔の他方と、前記第２貫通孔の他方とを埋めてつなぐとともに、前記内部電極の他方と接続された第２ビア電極と、を備えた、
    静電気対策部品。
  2. 前記第１、第２ビア電極は、前記第１高熱伝導基板の面方向において、最も離れた位置に配置された、
    請求項１記載の静電気対策部品。
  3. 前記第１、第２高熱伝導基板の平面形状は、四角形であり、前記第１、第２ビア電極は、前記第１高熱伝導基板の対角位置に配置された、
    請求項１記載の静電気対策部品。
  4. 前記一対の内部電極のそれぞれは前記第１、第２ビア電極のうち、接続されていない方を囲む形状である、
    請求項１記載の静電気対策部品。
  5. 複数個の第１貫通孔が設けられた第１高熱伝導基板上に、互いに絶縁された一対の内部電極を内部に有し酸化亜鉛を主成分とするバリスタ層を形成するための未焼成層を形成するステップと、
    前記未焼成層の前記第１高熱伝導基板と反対側に、複数個の第２貫通孔を設けられた第２高熱伝導基板を貼り合わせるステップと、
    前記第１貫通孔と第２貫通孔との間に位置する前記未焼成層の一部を除去することで前記第１高熱伝導基板、前記未焼成層、前記第２高熱伝導基板を貫通するビア穴を形成するステップと、
    前記ビア穴を形成した後、前記未焼成層を焼成することにより前記第１の高熱伝導基板と前記第２の高熱伝導基板とに挟まれたバリスタ層と、前記バリスタ層の内部に互いに絶縁された一対の内部電極とを形成するステップと、
    前記ビア穴に金属を充填することで前記一対の内部電極にそれぞれ接続された第１、第２ビア電極を形成するステップと、
    前記第１高熱伝導基板上および前記第２高熱伝導基板上に、前記第１、第２ビア電極に接続する外部電極をそれぞれ形成するステップと、を備えた、
    静電気対策部品の製造方法。
  6. 複数個の第１貫通孔が設けられた第１高熱伝導基板上に、互いに絶縁された一対の内部電極を内部に有し酸化亜鉛を主成分とするバリスタ層を形成するための未焼成層を形成するステップと、
    前記未焼成層の前記第１高熱伝導基板と反対側に、複数個の第２貫通孔を設けられた第２高熱伝導基板を貼り合わせるステップと、
    前記未焼成層を焼成することにより前記第１高熱伝導基板と前記第２高熱伝導基板とに挟まれたバリスタ層と、前記バリスタ層の内部に互いに絶縁された一対の内部電極とを形成するステップと、
    前記第１貫通孔と前記第２貫通孔との間に位置するバリスタ層の一部を除去することで、前記第１高熱伝導基板、前記バリスタ層、前記第２高熱伝導基板を貫通するビア穴を形成するステップと、
    前記ビア穴に金属を充填することで前記一対の内部電極にそれぞれ接続された第１、第２ビア電極を形成するステップと、
    前記第１高熱伝導基板上および前記第２高熱伝導基板上に、前記第１、第２ビア電極に接続する外部電極をそれぞれ形成するステップと、を備えた、
    静電気対策部品の製造方法。
  7. 第１高熱伝導基板と、互いに絶縁された一対の内部電極を内部に有し酸化亜鉛を主成分とするバリスタ層を形成するための未焼成層と、第２高熱伝導基板とを、この順に貼り合わせて積層体を作製するステップと、
    前記積層体にレーザを照射して、前記第１高熱伝導基板、前記未焼成層、前記第２高熱伝導基板を貫通する複数個のビア穴を形成するステップと、
    前記未焼成層を焼成することにより前記第１高熱伝導基板と前記第２高熱伝導基板とに挟まれたバリスタ層と、前記バリスタ層の内部に互いに絶縁された一対の内部電極とを形成するステップと、
    前記ビア穴に金属を充填することで前記一対の内部電極にそれぞれ接続された第１、第２ビア電極を形成するステップと、
    前記第１高熱伝導基板上および前記第２高熱伝導基板上に、前記第１、第２ビア電極に接続する外部電極をそれぞれ形成するステップと、を備えた、
    静電気対策部品の製造方法。
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