JP6336858B2 - 配線基板、電子装置および積層型電子装置 - Google Patents

配線基板、電子装置および積層型電子装置 Download PDF

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Description

本発明は、電子部品が実装される配線基板、その配線基板を含む電子装置および積層型電子装置に関するものである。
半導体素子および容量素子等の電子部品が収容される配線基板として、上面に電子部品の搭載部を有する絶縁基板と、絶縁基板の搭載部から下面にかけて設けられた配線導体とを含むものが知られている。また、絶縁基板の上面に搭載部を囲むように絶縁枠体が積層される場合がある。この場合、絶縁基板の上面と絶縁枠体とによって電子部品を収容するための凹部が形成される。また、近年、電子装置の薄型化等のために、複数の電子部品が互いに上下に積層されて配線基板の搭載部に搭載される場合がある。
配線導体のうち搭載部に設けられた部分と電子部品とが電気的に接続され、絶縁基板の下面に設けられた部分と外部電気回路とが電気的に接続される。これにより、搭載部に搭載される電子部品と外部電気回路とが電気的に接続される。
特開2003−243636号公報
上記従来の技術においては、電子装置として、少なくとも電子部品（複数が互いに積層されたものを含む）の厚みと絶縁基板の厚みとを合計した厚みが必要であるため、さらなる薄型化が難しいという問題点があった。
本発明の実施形態の配線基板は、第１主面および該第１主面と反対側の第２主面を有しているとともに中央部に第１開口部を有する第１枠状板と、該第１枠状板の前記第２主面側に積層されており、前記第２主面に対向している第３主面と該第３主面と反対側の第４主面を有しているとともに、中央部に前記第１開口部よりも大きい第２開口部を有する第２枠状板と、前記第１主面に設けられた第１端子と、前記第２枠状板の内側で露出している前記第２主面に設けられた第２端子と、前記第１端子および前記第２端子と電気的に接続され、前記第４主面に複数の列状に配列されている複数の接続パッドとを備えている。第１電極を有する第１電子部品と第２電極を有する第２電子部品とを含む積層部品が、前記第１電極と前記第１端子とが接続されるとともに、前記第２電極と前記第２端子とが接続されるように実装される。
本発明の実施形態の電子装置は、上記構成の配線基板と、第１電極を有する第１電子部品と第２電極を有する第２電子部品とが互いに積層されてなる積層部品とを備えている。平面透視において前記第２電子部品が前記第１開口内に位置しているとともに、前記第１電極の少なくとも一部が前記第１開口よりも外側に位置しており、前記第１端子と前記第１電極とが互いに対向し合って接続されており、前記第２端子と前記第２電極とが導電性接続材を介して接続されているとともに、該導電性接続材の全体が前記第４主面よりも前記第３主面側に位置している。
本発明の実施形態の積層型電子装置は、上記構成の複数の電子装置が、互いに上下に積層されて形成されている。
本発明の一つの態様の配線基板によれば、第１枠状板および第２枠状板の枠部分に積層部品が収容されるとともに、その枠部分の上下に位置する第１端子および第２端子に積層部品の第１電極および第２電極が接続される。そのため、この配線基板を用いて作製される電子装置は、積層部品と同じ程度の厚みまでの薄型化が可能である。したがって、本発明の配線基板によれば、電子装置の薄型化が容易な配線基板を提供することができる。
本発明の一つの態様の電子装置によれば、上記構成の配線基板に積層部品が収容および接続されてなることから、薄型化が容易な電子装置を提供することができる。
本発明の一つの態様の積層型電子装置によれば、上記構成の複数の電子装置が互いに上下に積層されてなることから、より一層の高集積化における薄型化について有利な積層型電子装置を提供することができる。
（ａ）は本発明の第１の実施形態の配線基板および電子装置を示す断面図であり、（ｂ）はその下面の一例を示す下面図である。 （ａ）〜（ｃ）はそれぞれ図１に示す配線基板および電子装置の変形例を示す断面図である。 （ａ）は本発明の第２の実施形態の配線基板および電子装置を示す断面図であり、（ｂ）はその下面の一例を示す下面図である。 本発明の第３の実施形態の電子装置を示す断面図である。 本発明の実施形態の積層型電子装置を示す断面図である。
本発明の実施形態の配線基板およびを、添付の図面を参照して説明する。
（第１の実施形態）
図１（ａ）は本発明の第１の実施形態の配線基板および電子装置を示す断面図であり、図１（ｂ）は図１（ａ）の下面を示す下面図である。第１枠状板１と、第１枠状板に積層された第２枠状板２とによって絶縁基体３が形成され、絶縁基体３に第１端子４および第２端子５が設けられて配線基板10が基本的に形成されている。また、配線基板10に電子部品11が実装されて電子装置20が形成されている。
第１および第２枠状板１、２は、電子部品11を収容して保持するための部分である。第１枠状板１は、その中央部に貫通部である第１開口部を有している。第２枠状板２は、その中央部に貫通部である第２開口部を有している。第１および第２開口部内に電子部品11が収容される。すなわち、第１枠状板１の開口部と第２枠状板２の開口部とが上下につながって、電子部品11が収容される一つの収納用開口部を形成している。開口部内に収容された電子部品は、後述する導電性接続材等の接合手段によって絶縁基体３に固定される。
電子部品11としては、例えば、ＩＣやＬＳＩ等の半導体集積回路素子、およびＬＥＤ（発光ダイオード）やＰＤ（フォトダイオード），ＣＣＤ（電荷結合素子）等の光半導体素子、半導体基板の表面に微小な電子機械機構が形成されてなるマイクロマシン（いわゆるＭＥＭＳ素子）等の種々の半導体素子が挙げられる。また、電子部品11は、圧電素子や容量素子、抵抗器等であってもよい。電子部品11は、例えば半導体素子の場合であれば、シリコン等からなる板状の本体（符号なし）に所定の電子回路（図示せず）と、電子回路と電気的に接続された複数の電極（図示せず）とを有している。
実施形態の配線基板10において、第１枠状板１は、第１主面および第１主面と反対側の
第２主面を有しているとともに中央部に上記開口部として第１開口部を有している。また、第２枠状板２は、第３主面および第３主面と反対側の第４主面を有しているとともに中央部に上記開口部として第２開口部を有している。第２開口部は、第１開口部よりも大きい。この第２枠状板２は第１枠状板１の第２主面側に積層されている。すなわち、第２枠状板２の第３主面と第１枠状板の第２主面に対向している。この場合、第１開口部よりも第２開口部の方が大きいため、この大きさの差に応じて第２枠状板２の内側で第２主面の内周部が露出している。
これらの第１枠状板１および第２枠状板２を含む絶縁基体３は、上記電子部品11の電極が電気的に接続される端子（符号なし）を有している。この端子は、第１枠状板１の第１主面に設けられた第１端子４と、第２枠状板２の内側で露出している第２主面に設けられた第２端子５とを含んでいる。
すなわち、絶縁基体３は、電子部品11が収容される上記収納用開口部の内側面に段状の部分を有し、この段状の部分を挟んだ上下に、電子部品11が電気的に接続される第１端子４および第２端子５を有している。これにより、電子部品11が上下両面に電極を有している場合であっても、それらの電極を第１および第２端子４、５に容易に電気的に接続させることができる。
実施形態の電子装置20において、配線基板10に実装される電子部品11は、第１電極12ａを有する第１電子部品12と、第２電極13ａを有する第２電子部品13とを含む積層部品（符号なし）である。第１電極12ａと第１端子４とが接続されるとともに、第２電極13ａと第２端子５とが接続されている。なお、平面視における外形の寸法は、第１電子部品12の方が第２電子部品13よりも大きく、第１電子部品12の中央部に第２電子部品13が積層されている。第１および第２電子部品12、13の上記大きさの差に応じて、電子部品11の外周側面が上記のように段状になっている。
このような電子部品11は、前述したように上下両面に電極を有しているものの一例である。また、電子部品11は、互いに積層された第１および第２電子部品12、13という二つの電子部品を含んでいるため、その厚みが比較的厚い。このような電子部品11であっても、第１枠状板１および第２枠状板２を含む絶縁基体３が上記のような構成であるため、絶縁基体３に対する電子部品11の実装が容易である。
電子部品11は、第１および第２電子部品12、13が互いに積層されているため、電子装置20の薄型化に対して有効である。また、電子装置20について、第１および第２電子部品12、13が互いに積層されているため、例えば二つの個片の電子部品（図示せず）が横方向に並べられて絶縁基体３に実装された電子装置（図示せず）に比べて平面視における小型化について有効である。
前述したように、配線基板10は、上記構成の電子部品11の実装が容易であるため、電子装置20の薄型化および小型化を容易とすることが可能な配線基板の提供が可能になる。また、薄型化および小型化に対して有効な電子装置20を提供することができる。
第１および第２枠状板１、２は、例えば酸化アルミニウム質焼結体、窒化アルミニウム質焼結体、ムライト質焼結体またはガラスセラミック焼結体等のセラミック焼結体によって形成されている。第１および第２枠状板１、２は、例えば酸化アルミニウム質焼結体からなる場合であれば、次のようにして製作することができる。すなわち、まず酸化アルミニウムおよび酸化ケイ素等の原料粉末を適当な有機バインダおよび有機溶剤とともにシート状に成形して四角シート状の複数のセラミックグリーンシートを作製する。次にこれらのセラミックグリーンシートを所定の外形寸法に切断するとともに、その中央部を打ち抜
いて枠状に加工する。この打ち抜き加工は、例えば金型を用いた機械的な打ち抜き加工によって行なうことができる。また、この打ち抜き時には、第１および第２開口部に応じた、打ち抜きの開口寸法が異なるような（２種類の）枠状のセラミックグリーンシートを作製する。その後、これらの枠状のセラミックグリーンシートを積層して積層体を作製する。積層時には、開口寸法がより小さいものの上に、開口寸法がより大きいものを積層する。その後、この積層体を1300〜1600℃の温度で焼成することによって絶縁基体３を製作することができる。
第１および第２端子４、５は、例えば、タングステン、モリブデン、マンガン、銅、銀、パラジウム、金、白金、ニッケルまたはコバルト等の金属材料、またはこれらの金属材料を含む合金材料等によって形成されている。このような金属材料等は、メタライズ層またはめっき層等の金属層として第１枠状板１の第１および第２主面に設けられている。なお、この金属層は、１層でもよく、複数層でもよい。
第１および第２端子４、５は、例えば、タングステンのメタライズ層である場合には、タングステンの粉末を有機溶剤および有機バインダと混合して作製した金属ペーストを絶縁基体３となるセラミックグリーンシートの所定位置にスクリーン印刷法等の方法で印刷して焼成する方法で形成することができる。また、このメタライズ層の露出表面に、電解めっき法または無電解めっき法等のめっき法でニッケルおよび金等のめっき層をさらに被着させてもよい。
第１および第２端子４、５と、電子部品11の第１および第２電極12ａ、13ａとの電気的な接続は、例えばボンディングワイヤまたははんだバンプ等の導電性接続材６によって行なわれる。導電性接続材６として用いる材料は、第１および第２端子４、５と、電子部品の第１および第２電極12ａ、13ａとの位置関係、それぞれの大きさ、間隔（いわゆるピッチ等）、作業性および経済性等に応じて、適宜選定される。ボンディングワイヤは、例えばアルミニウムまたは金等の金属材料によって作製されている。はんだバンプは、例えばスズ−銀、スズ−銀−銅、スズ−銀−ビスマスまたはスズ−鉛等のはんだ材料によって作製されている。
図１の例では、第１端子４と第１電極12ａとが互いに対向し合い、導電性接続材６であるはんだバンプを介して接続されている。第２端子５および第２電極13ａは、導電性接続材６であるボンディングワイヤによって互いに電気的に接続されている。この場合、互いに対向し合う位置に配置される第１端子４と第１電極12ａとの電気的な接続、および横方向に並び合う第２端子５と第２電極13ａとの電気的な接続が、いずれも容易である。そのため、電子装置20としての生産性等を高める上でも有利である。
なお、第１および第２端子４、５は、それぞれに接続される導電性接続材６の形態（種類）および材料等の条件に応じて適宜設定される。導電性接続材６がはんだバンプの場合であれば、第１および第２端子４、５は、例えば円形状、楕円形状、または正方形状を含む四角形状等のパターンで形成される。また、導電性接続材６がボンディングワイヤの場合であれば、第１および第２端子４、５は、例えば長方形状等の四角形状、または楕円形状等のパターンで形成される。
なお、上記第１および第２枠状板を含む絶縁基体３は、このような絶縁基体３となる複数の領域を含む母基板（図示せず）を製作した後、この母基板を上記領域毎に分割して製作することもできる。この場合には、各領域の境界に沿って、母基板を厚み方向に破断させて個片に分割するための分割溝が設けられていてもよい。
また、第２枠状板の第４主面は、絶縁基体３全体としての下面であり、例えばこの第４
主面が外部回路基板（図示せず）に対向するように配置されて、電子装置20と外部回路基板とが互いに電気的および機械的に接続される。この接続のため、第４主面には接続パッド７が設けられている。接続パッド７は、配線基板10および電子装置20の外部接続用の端子であり、例えば枠状の第４主面の外周に沿って複数が配列されている。接続パッド７と外部回路基板との接続は、例えば接続パッド７と外部回路基板の所定の接続部とが互いに対向し合うように配置された状態で、はんだ等の接続材を介して行なわれる。
これらの接続パッド７は、例えば絶縁基体３の内部または外表面に設けられた接続用の配線導体（図示せず）によって第１および第２端子４、５と電気的に接続されている。接続パッド７が外部回路基板の所定の接続部と電気的に接続されれば、第１および第２端子４、５と電気的に接続された電子部品11と外部回路基板との電気的な接続が行なわれる。
接続パッド７は、第１および第２端子４、５と同様の金属材料を用い、同様の方法で形成することができる。また、接続パッド７は、第１および第２端子４、５と同様に、外部回路基板に対する接続材の形態および材料等に応じて、適宜その形状および大きさ等が設定される。
図２（ａ）〜（ｃ）は、それぞれ図１に示す配線基板10および電子装置20の変形例を示す断面図である。図２において図１と同様の部位には同様の符号を付している。
図２（ａ）の例では、第１枠状板１の第１主面の外周部に第３枠状板８が積層されている。第３枠状板８は、その中央部に第１開口部よりも大きい第３開口部を有している。この第３枠状板８よりも内側に第１端子４が配置されている。すなわち、より大きな第３開口部の内側で露出した、第１開口部の周囲の第１主面に第１端子４が露出して配置されている。この場合には、例えば第１電子部品12が誤って外部（搬送または加工用の各種部材等）に接する可能性がより効果的に低減される。そのため、電子装置20としての信頼性の向上についてより有利である。
第３枠状板８は、第１および第２枠状板１，２と同様の材料を用い、同様の方法で作製することができる。また、第２枠状板２と同様の方法で第１枠状板１に積層することができる。
図２（ｂ）の例は、図２（ａ）に示した電子部品11を形成している第１および第２電子部品12、13の上下の位置関係が上下逆になっている。つまり、図２（ａ）の電子部品11が上下ひっくり返されて絶縁基体３に接続されている。また第１端子４と第１電極12ａとがボンディングワイヤ（導電性接続材６）によって電気的に接続されるとともに、第２端子５と第２電極13ａとがはんだバンプ（導電性接続材６）によって電気的に接続される例である。また、この例でも上記第３枠状板８が設けられている。図２（ｂ）の例では、積層部品（電子部品11）が厚み方向の全域にわたって収納用開口部内に収まっている。そのため、この場合には、低背化に対してより有利な電子装置20の提供が可能である。
図２（ｃ）の例は、電子部品11について、第２電子部品13の下面にさらに第３電子部品14が積層されている。この場合には、より一層の高機能化および高集積化等が容易な電子部品11を含む、高機能化および高集積化等に対して有利な電子装置20を提供することができる。また、そのような高機能化等に有利な電子部品11の実装が容易な配線基板10を提供することができる。
また、図２（ｃ）の例では、第２および第３電子部品13、14の両方が収納用開口部内に収まっているため、高機能化等を容易としながら、さらに低背化に対してもより有利な配線基板10および電子装置20の提供が可能である。
（第２の実施形態）
図３（ａ）は、本発明の第２の実施形態の配線基板10および電子装置20を示す断面図であり、図３（ｂ）は図３（ａ）の下面の一例を示す下面図である。図３において図１と同様の部位には同様の符号を付している。図３の例では、第４主面に複数の接続パッド７が設けられている。これらの接続パッド７も、例えば第１枠状板１の第１主面および第２主面から第４主面にかけて設けられた接続用の配線導体を介して第１端子４または第２端子５とそれぞれに電気的に接続されている。
また、この例における複数の接続パッド７は、第４主面の外周および内周に、二列に配列されている。これにより、第１および第２電子部品12、13を含み、外部に接続される電極（第１および第２電極12ａ、13ａ）の数に対応させて、多数の接続パッド７を第４主面に配置させることが容易になっている。すなわち、この場合には、高機能化および高機能化に応じた外部接続等を容易としながら、さらに低背化に対してもより有利な配線基板10および電子装置20の提供が可能である。
なお、複数の接続パッド７は、枠状の第４主面の外周部および内周部に沿って配列されていれば、すなわち、その位置がわかりやすいように規則的に配列されていれば、配線基板10および電子装置20としての外部接続が容易であり、接続信頼性の向上もより容易である。
ただし、複数の接続パッド７は、必ずしも枠状の第４主面の外周部および内周部に沿って配列されているものである必要はなく、例えば、第４主面の幅、接続パッド７の第１端子４または第２端子５との配線導体による接続の容易さ、または接続パッド７の形状等に応じて、適宜、異なった規則で配列されている部分、または不規則に配置された部分等を含んでいてもよい。
なお、第１枠状板１および第２枠状板２は、それぞれの厚さを合わせた合計の厚さが、積層部品である電子部品11の厚さ以上である場合には、例えば図２（ｂ）の例のように電子部品11の全体を収納用開口部内に収めることができる。これにより、電子部品11の全体を絶縁基体３によって保護することができる。そのため、低背化および小型化を容易としながら、信頼性の向上についてもより有利な電子装置20、およびそのような電子装置20の製作が容易な配線基板10を提供することができる。
前述したように、実施形態の配線基板に電子部品11が実装されて電子装置20が作製されている。この電子装置20は、例えば上記各例のように、平面透視において第２電子部品13が第１開口内に位置している。また、この電子装置20において、第１電極12ａの少なくとも一部が第１開口よりも外側に位置しており、第１端子４と第１電極12ａとが互いに対向し合って接続されている。この接続は、導電性接続材６としてはんだバンプが使用されたものであり、いわゆるフリップチップ実装である。また、第２端子５と第２電極13ａとが導電性接続材６としてボンディングワイヤを介して接続されている。電子部品11に含まれる第１および第２電子部品12、13のそれぞれの電極（第１電極12ａ、第２電極13ａ）が、互いに異なる接続の形態で、第１端子４または第２端子５に接続されているため、低背化に適した形態の電子装置20とすることがより容易である。また、導電性接続材６であるボンディングワイヤの全体が第４主面よりも第３主面側に位置している。これによって導電性接続材６の全体が第２枠状板で保護されている。そのため、例えば誤ってボンディングワイヤが切れるような可能性が低減された、より信頼性の高い電子装置20が形成されている。
なお、図３の例では、第２枠状板２について、第４主面と外側面との間の角部分が平面
上に面取りされ、この面取りされた部分まで接続パッド７が設けられている。この場合には、例えば下面視における絶縁基体３の大きさがより大きくなることを抑制しながら、接続パッド７の表面の面積をより大きくすることができる。また、これらの接続パッド７が外部回路基板にはんだ等の接続材を介して接続されたときに、その接続材の外周部に効果的にフィレットを形成することもできる。そのため、小型化を図りながら、高機能化および外部接続の信頼性の向上においても有効な配線基板10および電子装置20を提供することができる。
（第３の実施形態）
図４は、本発明の第３の実施形態の電子装置20を示す断面図である。図４において図１と同様の部位には同様の符号を付している。図４の例では、第１電子部品12の第１電極12ａが、第１電子部品12の本体（符号なし）に横方向に突出して接合されたリード端子12ｂを含んでいる。このリード端子12ｂの端部が第１端子４と対向して接続されている。リード端子12ｂと第１端子４との接続も、はんだ等の導電性の接続材（図示せず）を介して行なうことができる。
図４の例では、リード端子12ｂの変形等によって、電子部品11と絶縁基体３との熱膨張係数の差に起因した熱応力を緩和することも容易である。そのため、電子部品11の第１端子４等に対する電気的な接続の信頼性の向上についてより有利な電子装置20を提供することができる。
リード端子12ｂは、例えば鉄−ニッケル合金、鉄−コバルト−ニッケル合金、銅、銅を主成分とする合金、アルミニウムまたはアルミニウムを主成分とする合金等の金属材料からなり、これらの金属材料に機械的な切断、またはエッチング等の加工が施されて作製されている。
図５は、本発明の実施形態の積層型電子装置30を示す断面図である。図５において図１と同様の部位には同様の符号を付している。このような積層型電子装置30は、例えば上記構成の複数の電子装置20が、互いに上下に積層されて作製されている。
このような積層型電子装置30は、例えば外部回路基板に対する個々の電子部品（第１および第２電子部品12、13等）の実装密度を向上させることがより容易である。
なお、図５の例では、図１および図４に示された電子装置20（二つの電子装置20）が下から順次積層された積層型電子装置の例が示されているが、他の形態の電子装置が積層されていてもよい。また、三つ以上の電子装置が積層されてなるもの（図示せず）でもよい。
また、複数の電子装置20のそれぞれの絶縁基体３および第１、第２端子４、５がまとめて、例えば一体的な同時焼成によって作製されていてもよい。この場合、複数の絶縁基体３等が作製された後、順次複数の個々の電子部品（第１および第２電子部品12、13等）が実装されて、積層型電子装置30が製作される。
１・・・第１枠状板
２・・・第２枠状板
３・・・絶縁基体
４・・・第１端子
５・・・第２端子
６・・・導電性接続材
７・・・接続パッド
８・・・第３枠状板
10・・・配線基板
11・・・電子部品（積層部品）
12・・・第１電子部品
12ａ・・・第１電極
12ｂ・・・リード端子
13・・・第２電子部品
13ａ・・・第２電極
20・・・電子装置
30・・・積層型電子装置

Claims (8)

  1. 複数の電子部品を含む積層部品が実装される配線基板であって、
    第１主面および該第１主面と反対側の第２主面を有しているとともに中央部に第１開口部を有する第１枠状板と、
    該第１枠状板の前記第２主面側に積層されており、前記第２主面に対向している第３主面と該第３主面と反対側の第４主面を有しているとともに、中央部に前記第１開口部よりも
    大きい第２開口部を有する第２枠状板と、
    前記第１主面に設けられた第１端子と、
    前記第２枠状板の内側で露出している前記第２主面に設けられた第２端子と、
    前記第１端子および前記第２端子と電気的に接続され、前記第４主面に複数の列状に配列されている複数の接続パッドとを備えており、
    前記第１端子および前記第２端子に対して、前記複数の電子部品がそれぞれ接続されることを特徴とする配線基板。
  2. 前記複数の接続パッドが、枠状の前記第４主面の外周部および内周部に沿って配列されていることを特徴とする請求項１記載の配線基板。
  3. 中央部に前記第１開口部よりも大きい第３開口部を有しているとともに、前記第１枠状板の前記第１主面側に積層された第３枠状板をさらに備えており、
    該第３枠状板よりも内側に前記第１端子が配置されていることを特徴とする請求項１または請求項２に記載の配線基板。
  4. 請求項１〜請求項３のいずれかに記載の配線基板と、
    第１電極を有する第１電子部品と第２電極を有する第２電子部品とが互いに積層されてなる積層部品とを備えており、
    前記第１および前記第２端子に対して、前記第１電極および前記第２電極がそれぞれ接続されていることを特徴とする電子装置。
  5. 前記第１端子と前記第１電極とが互いに対向し合って接続されているとともに、前記第２端子と前記第２電極とが導電性接続材を介して接続されており、該導電性接続材の全体が
    前記第４主面よりも前記第３主面側に位置していることを特徴とする請求項４記載の電子装置。
  6. 前記第１電子部品の前記第１電極が、前記第１電子部品の本体に横方向に突出して接合されたリード端子を含んでおり、該リード端子の端部が前記第１端子と対向して接続されていることを特徴とする請求項４または請求項５記載の電子装置。
  7. 前記第１枠状板と前記第２枠状板とを合わせた厚さが、前記積層部品の厚さ以上であることを特徴とする請求項４〜請求項６のいずれかに記載の電子装置。
  8. 請求項４〜請求項６のいずれかに記載の複数の電子装置が、互いに上下に積層されてなることを特徴とする積層型電子装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5867057A (ja) * 1981-10-16 1983-04-21 Nec Corp 半導体装置
JPH09107067A (ja) * 1995-10-09 1997-04-22 Hitachi Ltd 半導体装置
JPH09162216A (ja) * 1995-12-09 1997-06-20 Sony Corp 半導体装置
JPH1167963A (ja) * 1997-08-26 1999-03-09 Matsushita Electric Works Ltd 半導体装置
JP2002076183A (ja) * 2000-08-30 2002-03-15 Kyocera Corp 半導体素子収納用パッケージ
JP2005274219A (ja) * 2004-03-23 2005-10-06 Matsushita Electric Works Ltd 半導体加速度センサ装置並びにその製造方法
JP2006165333A (ja) * 2004-12-08 2006-06-22 Sony Corp 半導体素子搭載装置及び半導体素子搭載方法
TWI393228B (zh) * 2004-12-14 2013-04-11 Freescale Semiconductor Inc 覆晶及焊線封裝半導體
JP5066830B2 (ja) * 2006-04-10 2012-11-07 株式会社村田製作所 セラミック多層基板

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