JP5278149B2 - 回路基板及び回路モジュール - Google Patents

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Description

本発明は、回路基板及び回路モジュール、より特定的には、電子部品が実装される回路基板及び回路モジュールに関する。
従来、回路基板上にＩＣ等の電子部品を実装する場合には、以下のような実装方法が行われていた。回路基板の主面上には、平板状の電極パッドがアレイ状に形成される。一方、ＩＣの主面上には、はんだバンプがアレイ状に形成される。電極パッド上にはんだバンプが位置するように回路基板上にＩＣを搭載し、リフローする。これにより、はんだバンプが溶融し、はんだバンプと電極パッドとが固定され、回路基板上にＩＣが実装される。
しかしながら、前記実装方法では、回路基板とＩＣとの熱膨張係数が異なるため、例えば、回路基板が熱により歪んでしまい、回路基板とＩＣとの間に接続不良が発生するおそれがある。そこで、特許文献１や特許文献２に記載の半導体素子基板では、平板状の電極パッドを半導体素子基板に形成するのではなく、半導体素子基板の主面から突出する柱状バンプを形成している。
前記柱状バンプは、電極パッドに比べて高さを有しているので、伸縮性を有する。従って、回路基板が熱により歪んでしまったとしても、柱状バンプが歪みを吸収できる。その結果、特許文献１や特許文献２に記載の半導体素子基板は、回路基板とＩＣとの間に接続不良が発生することを抑制できる。
しかしながら、前記半導体素子基板では、柱状バンプの高さの分だけ回路基板の高さが高くなってしまうという問題が存在する。
特許第３２０３７３１号公報 特開２００５−４５１４３号公報
そこで、本発明の目的は、突出した端子を備えた回路基板であって、高さの低い回路基板及び回路モジュールを提供することである。
本発明は、複数のセラミック層及び内部導体層が積層されて構成され、第１の電子部品が実装される回路基板において、前記第１の電子部品が実装される実装面を構成する前記セラミック層の一部を除去することなく圧縮して変形させて窪ませることにより形成された凹部を有する基板本体と、前記第１の電子部品に形成されたバンプと電気的に接続される端子であって、前記基板本体の内部導体層から前記実装面上に突出するように前記凹部内に形成された端子と、を備えており、積層方向から平面視したときに、前記基板本体の凹部内の領域の前記セラミック層の積層数は、該基板本体の凹部外の領域の前記セラミック層の積層数と同じであること、を特徴とする。本発明において、第２の電子部品が実装される電極であって、前記実装面上であってかつ前記凹部外に形成された電極を、更に備えていてもよい。
また、本発明は、複数のセラミック層及び内部導電層が積層されて構成された回路基板と、第１の電子部品が該回路基板上に実装された回路モジュールにおいて、前記第１の電子部品は、電子部品本体と、前記電子部品本体に形成されたバンプと、を含み、前記回路基板は、前記第１の電子部品が実装される実装面を構成する前記セラミック層の一部を除去することなく圧縮して変形させて窪ませることにより形成された凹部を有する基板本体と、前記バンプと電気的に接続される端子であって、前記基板本体の内部導体層から前記実装面上に突出するように前記凹部内に形成された端子と、を含んでおり、前記基板本体の凹部内の領域の前記セラミック層の積層数は、該基板本体の凹部外の領域の前記セラミック層の積層数と同じであること、を特徴とする。
本発明によれば、基板本体の実装面の一部が窪ませられることにより凹部が形成され、該凹部内に端子が形成されている。そのため、回路基板の下面から端子の先端までの距離（すなわち、回路基板の高さ）は、基板の実装面が平らな半導体素子基板の高さに比べて低くなる。その結果、回路基板及び回路基板が用いられた回路モジュールの低背化を図ることができる。
本発明において、前記電子部品本体は、前記基板本体の法線方向から見たときに、前記凹部内に収まった状態で実装されていてもよい。
本発明において、前記電子部品本体は、前記基板本体の法線方向から見たときに、前記凹部からはみ出した状態で実装されており、前記電子部品本体は、前記基板本体に接触していてもよい。
本発明において、第２の電子部品を、更に備え、前記回路基板は、前記実装面上であってかつ前記凹部外に形成され、かつ、前記第２の電子部品がはんだ層を介して実装されている電極を、更に含んでいてもよい。
本発明によれば、基板本体の実装面の一部が窪ませられることにより凹部が形成され、該凹部内に端子が形成されているので、回路基板の高さは、基板の実装面が平らな半導体素子基板の高さに比べて低くなる。その結果、回路基板及び回路基板が用いられた回路モジュールの低背化を図ることができる。
第１の実施形態に係るＩＣが回路基板上に位置合わせされた状態を示した断面構造図である。 図２（ａ）は、ＩＣ及び回路基板からなる回路モジュールの断面構造図である。図２（ｂ）は、該回路モジュールを平面視したときの図である。 回路基板の製造過程における工程断面図である。 回路基板の製造過程における工程断面図である。 回路基板の製造過程における工程断面図である。 回路基板の製造過程における工程断面図である。 参考例に係る回路モジュールの断面構造図である。 図８（ａ）は、第２の実施形態に係るＩＣ及び回路基板からなる回路モジュールの断面構造図である。図８（ｂ）は、該回路モジュールを平面視したときの図である。 第３の実施形態に係るＩＣ及び回路基板からなる回路モジュールの断面構造図である。 図１０（ａ）は、セラミックグリーンシートの断面構造図である。図１０（ｂ）は、セラミックグリーンシートの上視図である。 回路基板の製造過程を示した工程断面図である。 回路基板の参考例に係る製造工程を示した工程断面図である。 回路基板の参考例に係る製造工程を示した工程断面図である。 第４の実施形態に係るＩＣ及び回路基板からなる回路モジュールの断面構造図である。 回路モジュールの製造過程における工程断面図である。 回路モジュールの製造過程における工程断面図である。 回路モジュールの製造過程における工程断面図である。 参考例に係る回路基板の断面構造図である。 回路モジュールの製造過程における工程断面図である。 回路モジュールの製造過程における工程断面図である。 回路モジュールの製造過程における工程断面図である。 回路モジュールの製造過程における工程断面図である。 参考例に係る回路基板の断面構造図である。
以下に、本発明に係る回路基板及び回路モジュールについて説明する。
（第１の実施形態）
（回路基板の構成について）
以下に、第１の実施形態に係る回路基板及び回路モジュールの構成について図面を参照しながら説明する。図１は、半導体集積回路（以下ＩＣと称す）５０が回路基板１０上に位置合わせされた状態を示した断面構造図である。図２（ａ）は、ＩＣ５０及び回路基板１０からなる回路モジュール６０の断面構造図である。図２（ｂ）は、回路モジュール６０を平面視したときの図である。なお、以下では、回路モジュール６０の法線方向から見ることを単に平面視すると言う。
回路基板１０は、電子部品であるＩＣ５０が表面実装される基板であり、図１に示すように、基板本体１２、端子１４及び内部導電層１６を備える。基板本体１２は、絶縁体である複数のセラミック層が積層されて構成される。基板本体１２は、ＩＣ５０が実装される実装面の一部を窪ませることにより形成された凹部１５を有する。以下では、基板本体１２の上側の面を実装面とし、基板本体１２の下側の面を下面とする。また、本実施形態において、実装面とは、基板本体１２を平面視したときに見える面を指し、具体的には、凹部１５が形成された部分以外の面及び凹部１５内の面を指す。なお、窪ませるとは、回路基板１０の一部を圧縮して変形させることを言う。
内部導電層１６は、基板本体１２の内部においてセラミック層と共に積層される。また、内部導電層１６同士は、図示しないビア導体により接続され、回路を構成している。
端子１４は、基板本体１２の実装面から突出するように前記凹部１５内にアレイ状に複数形成され、内部導電層１６からなる回路とＩＣ５０とを電気的に接続する役割を果たす。そのため、端子１４の一端は、基板本体１２内において、内部導電層１６に電気的に接続されている。端子１４の高さは、基板本体１２の実装面であって凹部１５以外の部分よりも低く形成される。
一方、ＩＣ５０は、ＩＣ本体５２及びはんだバンプ５４を備える。ＩＣ本体５２は、シリコン基板に回路（図示せず）が形成されたものである。はんだバンプ５４は、ＩＣ本体５２の下側の面上にアレイ状に複数形成され、ＩＣ本体５２に形成された回路と端子１４とを電気的に接続する端子としての役割を果たす。なお、以下では、ＩＣ本体５２の上側の面を上面と称し、ＩＣ本体５２の下側の面を実装面と称す。
以上のように構成された回路基板１０及びＩＣ５０は、図１に示すように、端子１４とはんだバンプ５４とが接触するように位置合わせされた状態で配置され、リフローが施される。これにより、はんだバンプ５４は、図２（ａ）に示すように、溶融して端子１４を覆うように変形する。その結果、ＩＣ５０は、回路基板１０上に実装される。
ここで、凹部１５の外形は、平面視した状態では、ＩＣ本体５２の外形よりも小さく形成されている。そのため、図２（ｂ）に示すように、回路モジュール６０を平面視した場合には、ＩＣ本体５２は、凹部１５からはみ出した状態で実装される。このとき、図２（ａ）に示すように、ＩＣ本体５２の実装面と基板本体１２の実装面とは、接触している。
（回路基板の製造方法）
以上のように構成された回路基板１０の製造方法について、以下に図面を参照しながら説明する。図３ないし図６は、回路基板１０の製造過程における工程断面図である。
まず、酸化バリウム、酸化ケイ素及びアルミナを含むセラミック原料粉末にバインダー、可塑剤及び溶剤を混合したスラリーを準備する。次に、ドクターブレード法などのシート成形方法を用いて、このスラリーをキャリアフィルム上にシート状に成形してセラミックグリーンシートを得る。このセラミックグリーンシートは、所定サイズに裁断される。
セラミックグリーンシートが完成したら、基板本体１２を構成する各層を作製する。まず、図３（ａ）に示すように、セラミックグリーンシート２０に対して、打ち抜き加工を施して、貫通孔２４を形成する。この後、図３（ｂ）に示すように、ＣｕやＡｇ等の導体を主成分とする導体ペーストを貫通孔２４に充填して、ビア導体３４を形成する。
次に、ＣｕやＡｇ等の導体を主成分とする導体ペーストをセラミックグリーンシート２０の主面上にスクリーン印刷して、所定のパターンの内部導電層１６を形成する。図３（ａ）〜図３（ｃ）に示す工程により、基板本体１２を構成する層の一層分が完成する。図３（ａ）〜図３（ｃ）に示す工程は、基板本体１２を構成する全ての層が完成するまで繰り返される。
次に、基板本体１２の最上層に積層される層を、セラミックグリーンシートを用いて作製する。具体的には、図４（ａ）に示すように、ポリプロピレン、ブチラール、アクリル等を主成分とする樹脂ペーストをセラミックグリーンシート２０の主面上の一部にスクリーン印刷して、マスク層３０を形成する。
マスク層３０の形成後、図４（ｂ）に示すように、セラミックグリーンシート２０及びマスク層３０に対して、打ち抜き加工を施して、セラミックグリーンシート２０及びマスク層３０を貫通する貫通孔３２を形成する。この後、図４（ｃ）に示すように、ＣｕやＡｇ等の導体を主成分とする導体ペーストを貫通孔３２に充填して、端子１４を形成する。
次に、図５（ａ）に示すように、マスク層３０が最上層に位置し、その下に、複数のセラミックグリーンシート２０が位置するように、マスク層３０及びセラミックグリーンシート２０を積層する。なお、実際に積層される際には、セラミックグリーンシート２０からキャリアフィルム２２を剥がし、積層する。これにより、未焼成の積層体４０が得られる。
次に、図５（ｂ）に示すように、得られた未焼成の積層体４０をベース金型４２に入れ、セラミックグリーンシート２０及びマスク層３０を上側から金型蓋４４により圧力をかけて、未焼成の積層体４０を圧着する。金型蓋４４の温度が７０℃、金型蓋４４の圧力が４００ｋｇ／ｃｍ2の条件で圧着した。この圧着により、マスク層３０が形成された領域の直下に存在するセラミックグリーンシート２０がマスク層３０により積層方向に圧縮され、図６に示すように、マスク層３０が最上層のセラミックグリーンシート２０に埋没する。これにより、凹部１５が形成される。この際、内部導電層１６は、図６に示すように、マスク層３０が形成された領域の下側に存在する部分が下方向に沈み込むように湾曲する。図６では、セラミックグリーンシート２０の境界及びビア導体３４は省略してある。
最後に、セラミックグリーンシート２０等からなる未焼成の積層体４０を焼成する。この際、マスク層３０は、高温により焼失し（焼き飛ばされ）、凹部１５が露出する。なお、９９０℃の温度で１時間の焼成を行った。以上の工程を経て、図１に示すような、回路基板１０が完成する。
（効果）
回路基板１０によれば、基板本体１２の実装面の一部が窪ませられることにより凹部１５が形成され、該凹部１５内に端子１４が形成されている。そのため、回路基板１０の下面から端子１４の先端までの距離（すなわち、回路基板の高さ）は、特許文献１に示すような基板の実装面が平らな半導体素子基板の高さに比べて低くなる。その結果、回路基板１０及び回路モジュール６０の低背化を図ることができる。以下に、詳しく説明する。
特許文献１に記載の半導体素子基板では、基板から突出した柱状バンプを形成するために、マスク層３０に相当するバンプ形成用シートが最上層に全面に積層されていた。そのため、圧着時には、基板の実装面に略均等に圧力が加わり、基板の実装面に凹部が形成されない。
一方、回路基板１０では、圧着時において、マスク層３０が形成された領域の下側のセラミックグリーンシート２０には、他の領域の下側のセラミックグリーンシート２０に比べて高い圧力がかかる。そのため、マスク層３０が形成された領域の下側のセラミックグリーンシート２０の積層方向における圧縮量は、その他の領域の下側のセラミックグリーンシート２０の積層方向における圧縮量及び特許文献１に記載の基板の積層方向における圧縮量に比べて、マスク層３０の厚みの分だけ大きくなる。その結果、回路基板１０の高さは、マスク層３０の厚みの分だけ半導体素子基板の高さに比べて低くなる。すなわち、回路基板１０及びこの回路基板１０を備えた回路モジュール６０の低背化を図ることができる。
また、図２（ｂ）に示すように、平面視した状態で、凹部１５がＩＣ本体５２よりも小さく形成されているので、ＩＣ５０が回路基板１０に実装される際に、ＩＣ本体５２の実装面が基板本体１２の実装面に当接するようになる。そのため、基板本体１２とＩＣ本体５２とが近づきすぎることによってはんだバンプ５４が押し潰されすぎて、隣接するはんだバンプ５４間においてショートが発生することが防止される。以下に、図２及び図７を用いて説明する。図７は、参考例に係る回路モジュール３６０の断面構造図である。ここで、図２（ａ）において、基板本体１２の実装面とＩＣ本体５２の実装面との距離をｈ１とする。また、図７において、基板本体３１２の実装面とＩＣ本体３５２の実装面との距離をｈ２とする。
図７に示す回路モジュール３６０では、実装面に凹部が形成されていない回路基板３１０にＩＣ３５０が実装されている。この場合、ＩＣ本体３５２の実装面が基板本体３１２の実装面に当接することがないので、図２に示す回路モジュール６０よりも、端子３１４をはんだバンプ３５４の奥まで挿入できる。そのため、基板本体３１２の実装面とＩＣ本体３５２の実装面との距離ｈ２は、基板本体１２とＩＣ本体５２との距離ｈ１よりも小さくなる。
ここで、実装前において、はんだバンプ５４とはんだバンプ３５４とが同じ体積である場合には、図２に示す回路モジュール６０の方が図７に示す回路モジュール３６０よりも、はんだバンプ５４内に存在する端子１４の体積が小さい。そのため、図２に示す回路モジュール６０のはんだバンプ５４の外形は、図７に示す回路モジュール３６０のはんだバンプ３５４の外形よりも小さくなる。これにより、回路モジュール６０では回路モジュール３６０よりも、はんだバンプ５４間の距離が大きくなり、はんだバンプ５４間でのショートが発生しにくくなる。
また、回路モジュール６０では、図４（ｂ）に示す工程において、セラミックグリーンシート２０とマスク層３０に対して同時に貫通孔３２を形成している。そのため、セラミックグリーンシート２０に形成された貫通孔３２とマスク層３０に形成された貫通孔３２とがずれることが防止される。以下に説明する。
例えば、マスク層３０の形成に樹脂ペーストの代わりに樹脂シートを用いた場合、マスク層３０への貫通孔３２の形成とセラミックグリーンシート２０への貫通孔３２の形成とを別々の工程で行うことになる。この場合、貫通孔３２をセラミックグリーンシート２０及びマスク層３０に形成した後に、セラミックグリーンシート２０上にマスク層３０を積層することになる。そのため、積層時の位置合わせ精度が悪いと、セラミックグリーンシート２０に形成された貫通孔３２とマスク層３０に形成された貫通孔３２とがずれてしまうおそれがある。一方、回路モジュール６０では、セラミックグリーンシート２０とマスク層３０とに対して貫通孔３２が同時に形成されるので、貫通孔３２のずれの問題が発生しない。
（第２の実施形態）
以下に、第２の実施形態に係る回路基板及び回路モジュールの構成について図面を参照しながら説明する。図８（ａ）は、ＩＣ１５０及び回路基板１１０からなる回路モジュール１６０の断面構造図である。図８（ｂ）は、回路モジュール１６０を平面視したときの図である。なお、以下では、第１の実施形態に係る回路モジュール６０と回路モジュール１６０との相違点を中心に説明する。
回路モジュール１６０では、凹部１１５の外形は、平面視した状態において、ＩＣ本体１５２の外形よりも大きく形成されている。そのため、図８（ｂ）に示すように、回路モジュール１６０を平面視した場合には、ＩＣ本体１５２は、凹部１１５内に収まった状態で実装される。このとき、図８（ａ）に示すように、ＩＣ本体１５２の実装面は、基板本体１１２の凹部１１５以外の実装面よりも下方に位置するようになる。従って、基板本体１１２の下面からＩＣ本体１５２の上面までの距離（すなわち、回路モジュール１６０の高さ）が、基板本体１２の下面からＩＣ本体５２の上面までの距離（すなわち、回路モジュール６０の高さ）よりも低くなる。すなわち、回路モジュール１６０では、回路モジュール６０よりも更に低背化が図られる。なお、回路モジュール１６０の高さは、はんだバンプ１５４間の距離が小さくなりすぎてはんだバンプ１５４間でショートが発生しない程度に設定されることが好ましい。
（第３の実施形態）
以下に、第３の実施形態に係る回路基板及び回路モジュールの構成について図面を参照しながら説明する。図９は、ＩＣ２５０及び回路基板２１０からなる回路モジュール２６０の断面構造図である。なお、以下では、第１の実施形態に係る回路モジュール６０と回路モジュール２６０との相違点を中心に説明する。
回路基板２１０には、基板本体２１２の実装面の周縁において該実装面から上方に突出する枠部２１７が形成されている。この枠部２１７は、平面視した場合に、基板本体２１２の実装面を取り囲む環状となる形状を有する。更に、枠部２１７の上面は、ＩＣ本体２５２の上面よりも上方に位置するように形成される。これにより、枠部２１７内に樹脂を流し込んでＩＣ２５０を封止することが可能となる。なお、基板本体２１２の実装面は、枠部２１７に囲まれた部分を指し、枠部２１７の上面を含まない。
枠部２１７の上面は、ＩＣ本体２５２の上面よりも高く形成される必要がある。回路基板２１０によれば、回路基板１０と同様に、基板本体２１２の下面からＩＣ本体２５２の上面までの距離を低くすることができる。これにより、ＩＣ本体２５２が低くなった分だけ枠部２１７の上面を低くすることができる。その結果、回路モジュール２６０において、基板本体２１２の下面から枠部２１７の上面までの距離（すなわち、回路モジュール２６０の高さ）を小さくすることができる。すなわち、回路基板２１０及び回路モジュール２６０の低背化が図られる。
前記回路基板２１０は、以下に示す製造方法によって作製可能である。以下に、回路基板２１０の製造方法について図１０及び図１１を参照しながら説明する。図１０（ａ）は、セラミックグリーンシート２２１の断面構造図である。図１０（ｂ）は、セラミックグリーンシート２２１の上視図である。図１１は、回路基板２１０の製造過程を示した工程断面図である。
セラミックグリーンシート２２１は、枠部２１７を構成し、図１０（ｂ）に示すように、長方形の中央が打ち抜かれた形状を有する。セラミックグリーンシート２２１の裏面には、キャリアフィルム２２２が貼り付けられている。該セラミックグリーンシート２１は、図６に示す未焼成の積層体４０上に、キャリアフィルム２２２が剥がされた状態で積層及び圧着される。圧着は、２００ｋｇ／ｃｍ2の圧力で行った。これにより得られた積層体を未焼成の積層体２４０と称す。未焼成の積層体２４０では、２枚のセラミックグリーンシート２２１が積層されている。
この後、第１の実施形態に係る回路基板１０と同様に、未焼成の積層体２４０を焼成する。この際、マスク層２３０は、高温により焼き飛ばされて除去され、凹部２１５が露出する。以上の工程を経て、図９に示すような、回路基板２１０が完成する。
前記回路基板２１０の製造方法によれば、枠部２１７を有する回路基板２１０を作製できる。以下に、図１２及び図１３を参照しながら説明する。図１２及び図１３は、回路基板２１０の参考例に係る製造工程を示した工程断面図である。回路基板２１０の参考例に係る製造方法では、マスク層４３０は、樹脂ペーストではなく、樹脂シートにより形成される。以下に、詳しく説明する。
回路基板２１０の参考例に係る製造方法では、図１２に示すように、最も上層に積層されるセラミックグリーンシート２２０の上面全体を覆うようにマスク層４３０が積層される。更に、枠部２１７となるセラミックグリーンシート２２１は、マスク層４３０の上に積層される。この後、セラミックグリーンシート２２０、セラミックグリーンシート２２１及びマスク層４３０が圧着されて、未焼成の積層体が得られる。未焼成の積層体には、焼成が施される。この際、マスク層４３０は、高温により焼き飛ばされて除去される。ここで、セラミックグリーンシート２２１は、図１２に示すように、マスク層４３０上に積層されていたので、マスク層４３０が除去されると、図１３に示すように、基板本体２１２から分離してしまう。従って、樹脂シートを用いた回路基板２１０の製造方法では、回路基板２１０を作製することはできない。
これに対して、第３の実施形態に係る回路基板２１０の製造方法によれば、樹脂ペーストによりマスク層２３０がセラミックグリーンシート２２０の上面の一部に形成される。そのため、セラミックグリーンシート２２０とセラミックグリーンシート２２１との間にマスク層２３０が介在しない。その結果、焼成後に、枠部２１７と基板本体２１２とが分離することはない。
（第４の実施形態）
以下に、第４の実施形態に係る回路基板及び回路モジュールの構成について図面を参照しながら説明する。図１４は、ＩＣ４５０及び回路基板４１０からなる回路モジュール４６０の断面構造図である。なお、以下では、第２の実施形態に係る回路モジュール６０と回路モジュール４６０との相違点を中心に説明する。
回路モジュール６０と回路モジュール４６０の相違点は、回路モジュール６０では回路基板１０にＩＣ５０のみが実装されていたのに対して、回路モジュール４６０では回路基板４１０にＩＣ４５０及び電子部品４７０が実装されている点である。より詳細には、基板本体４１２は、電子部品４７０が実装されるための電極であって、実装面上であってかつ凹部４１５外に形成されているランド電極４１８を有している。電子部品４７０は、ランド電極４１８上に、はんだ層４７２を介して実装されている。
以上のように構成された回路モジュール４６０の製造方法について、以下に図面を参照しながら説明する。図１５ないし図１７は、回路モジュール４６０の製造過程における工程断面図である。
まず、図３ないし図６に示す工程については、第１の実施形態に係る回路基板１０の製造工程と同じであるので説明を省略する。次に、図１５に示すように、実装面上であってかつ凹部４１５外にランド電極４１８を形成する。ランド電極４１８は、例えば、Ｃｕを主成分とする導電性ペーストを塗布し、焼成することにより形成される。なお、ランド電極４１８の焼成は、積層体の焼成と同時に行われてもよい。
次に、図１６に示すように、端子４１４及びランド電極４１８と一致する位置に開口を有するメタルマスク４８０を、回路基板４１０上に位置合わせをしてセットする。そして、メタルマスク４８０上を矢印の方向にスキージ４８２を移動させて、メタルマスク４８０を介してはんだペースト４８４を印刷する。これにより、図１７に示すように、端子４１４及びランド電極４１８上にはんだ層４７２，４７４が印刷される。この後、電子部品４７０及びＩＣ４５０が実装されて、図１４に示す回路モジュール４６０が完成する。
本実施形態に係る回路基板４１０によれば、以下に図面を参照しながら説明するように、製造時に端子４１４が折れることを抑制できると共に、はんだ層４７２に印刷ずれやにじみが生じることを抑制できる。図１８は、参考例に係る回路基板５１０の断面構造図である。
図１８に示す回路基板５１０は、凹部４１５が形成されていない点において図１４に示す回路基板４１０と相違点を有する。このような回路基板５１０において、端子５１４及びランド電極５１８上にはんだ層を印刷する場合には、メタルマスク５８０を回路基板５１０上にセットし、スキージ５８２によりはんだペースト５８４を印刷する。
ここで、はんだペースト５８４の印刷の際に、はんだ層の印刷ずれを防止するためには、メタルマスク５８０を基板本体５１０の実装面に近づける必要がある。ところが、図１８に示す回路基板５１０では、基板本体５１２の実装面から上方に端子５１４が突出している。そのため、印刷ずれやにじみを防止するためにメタルマスク５８０を回路基板５１０の実装面に近づけすぎると、はんだ層の印刷の際に、スキージ５８２が端子５１４に接触して、端子５１４が折れてしまうおそれがある。一方、端子５１４が折れることを防止するためにメタルマスク５８０を回路基板５１０の実装面から遠ざけすぎると、はんだ層の印刷の際に、メタルマスク５８０と端子５１４及びランド電極５１８との距離が大きくなりすぎて、印刷ずれやにじみが生じる。
これに対して、回路基板４１０では、凹部４１５が設けられているので、端子４１４が凹部４１５の内部に納まっている。その結果、ランド電極４１８にメタルマスク４８０を近づけたとしても、スキージ５８２がランド電極４１８に接触する可能性が低くなる。更に、図１６及び図１８に示すように、回路基板４１０では、回路基板５１０に比べて、ランド電極４１８とメタルマスク４８０との距離を小さくできるので、特に、ランド電極４１８でのはんだ層４７２の印刷ずれやにじみを防止することが可能となる。
なお、第４の実施形態に係る回路基板４１０及び回路モジュール４６０は、以下に説明する製造方法によっても製造可能である。図１９ないし図２２は、回路モジュール４６０の製造過程における工程断面図である。
まず、図３ないし図６に示す工程については、第１の実施形態に係る回路基板１０の製造工程と同じであるので説明を省略する。次に、図１５に示すように、実装面上であってかつ凹部４１５外にランド電極４１８を形成する。ランド電極４１８は、例えば、Ｃｕを主成分とする導電性ペーストを塗布し、焼成することにより形成される。なお、ランド電極４１８の焼成は、積層体の焼成と同時に行われてもよい。
次に、図１９に示すように、ランド電極４１８と一致する位置に開口を有するメタルマスク４８０を、回路基板４１０上に位置合わせをしてセットする。該メタルマスク４８０は、端子４１４と一致する位置に開口を有していない。そして、メタルマスク４８０上を矢印の方向にスキージ４８２を移動させて、メタルマスク４８０を介してはんだペースト４８４を印刷する。これにより、図２０に示すように、ランド電極４１８上にはんだ層４７２が印刷される。
次に、図２１に示すように、ランド電極４１８上に電子部品４７０がはんだ層４７２を介して実装される。この後、図２２に示すように、はんだバンプ４５４にフラックス４５６が塗布されたＩＣ４５０を、端子４１４上に実装する。電子部品４７０及びＩＣ４５０の実装の際のリフロー温度は、例えば、２６０℃である。以上の工程により、回路モジュール４６０が完成する。
本実施形態に係る回路基板４１０によれば、以下に図面を参照しながら説明するように、製造時に端子４１４の先端が押し潰されることを抑制できると共に、はんだ層４７２に印刷ずれやにじみが生じることを抑制できる。図２３は、参考例に係る回路基板６１０の断面構造図である。
図２３に示す回路基板６１０は、凹部４１５が形成されていない点において図１４に示す回路基板４１０と相違点を有する。このような回路基板６１０において、端子６１４及びランド電極６１８上にはんだ層を印刷する場合には、メタルマスク６８０を回路基板６１０上にセットし、スキージ６８２によりはんだペースト６８４を印刷する。
ここで、はんだペースト６８４の印刷の際に、はんだ層の印刷ずれを防止するためには、メタルマスク６８０を基板本体６１０の実装面に近づける必要がある。ところが、図２３に示す回路基板６１０では、基板本体６１２の実装面から上方に端子６１４が突出している。そのため、印刷ずれやにじみを防止するためにメタルマスク６８０を回路基板６１０の実装面に近づけすぎると、はんだ層の印刷の際に、メタルマスク６８０が端子６１４に押し付けられて、端子６１４の先端が押し潰されてしまうおそれがある。一方、端子６１４が押し潰されることを防止するためにメタルマスク６８０を回路基板６１０の実装面から遠ざけすぎると、はんだ層の印刷の際に、メタルマスク６８０と端子６１４及びランド電極６１８との距離が大きくなりすぎて、印刷ずれやにじみが生じる。
これに対して、回路基板４１０では、凹部４１５が設けられているので、端子４１４が凹部４１５の内部に納まっている。その結果、ランド電極４１８にメタルマスク４８０を近づけたとしても、メタルマスク４８０がランド電極４１８に接触する可能性が低くなる。更に、図１９及び図２３に示すように、回路基板４１０では、回路基板６１０に比べて、ランド電極４１８とメタルマスク４８０との距離を小さくできるので、特にランド電極４１８でのはんだ層４７２の印刷ずれやにじみを防止することが可能となる。
なお、はんだバンプ４５４には、フラックス４５６の代わりにはんだペーストが塗布されていてもよい。
（その他の実施形態）
なお、回路基板１０では、貫通孔２４，３２の形成のために打ち抜き加工が行われているが、貫通孔２４，３２の形成方法はこれに限らない。例えば、レーザ加工により貫通孔２４，３２が形成されてもよい。貫通孔３２がレーザ加工により形成される場合には、マスク層３０側からレーザビームを照射することが好ましい。レーザビームは、セラミックグリーンシート２０に貫通孔３２を開けながらエネルギーを消耗しながら細っていくので、貫通孔３２は、下から上に行くにしたがって径が大きくなる形状をとるようになる。
本発明は、回路基板及び回路モジュールに有用であり、特に、突出した端子を備えた回路基板であって、高さの低い回路基板及び回路モジュールを提供することである。
１０，１１０，２１０，４１０ 回路基板
１２，１１２，２１２，４１２ 基板本体
１４，１１４，２１４，４１４ 端子
１５，１１５，２１５，４１５ 凹部
１６，１１６，２１６，４１６ 内部導電層
２０，２２０，２２１ セラミックグリーンシート
２２，２２２ キャリアフィルム
２４，３２ 貫通孔
３０，２３０ マスク層
４０，２４０ 未焼成の積層体
５０，１５０，２５０，４５０ ＩＣ
５２，１５２，２５２，４５２ ＩＣ本体
５４，１５４，２５４，４５４ はんだバンプ
６０，１６０，２６０，４６０ 回路モジュール
２１７ 枠部

Claims (6)

  1. 複数のセラミック層及び内部導体層が積層されて構成され、第１の電子部品が実装される回路基板において、
    前記第１の電子部品が実装される実装面を構成する前記セラミック層の一部を除去することなく圧縮して変形させて窪ませることにより形成された凹部を有する基板本体と、
    前記第１の電子部品に形成されたバンプと電気的に接続される端子であって、前記基板本体の内部導体層から前記実装面上に突出するように前記凹部内に形成された端子と、
    を備えており、
    積層方向から平面視したときに、前記基板本体の凹部内の領域の前記セラミック層の積層数は、該基板本体の凹部外の領域の前記セラミック層の積層数と同じであること、
    を特徴とする回路基板。
  2. 第２の電子部品が実装される電極であって、前記実装面上であってかつ前記凹部外に形成された電極を、
    更に備えること、
    を特徴とする請求項１に記載の回路基板。
  3. 複数のセラミック層及び内部導電層が積層されて構成された回路基板と、第１の電子部品が該回路基板上に実装された回路モジュールにおいて、
    前記第１の電子部品は、
    電子部品本体と、
    前記電子部品本体に形成されたバンプと、
    を含み、
    前記回路基板は、
    前記第１の電子部品が実装される実装面を構成する前記セラミック層の一部を除去することなく圧縮して変形させて窪ませることにより形成された凹部を有する基板本体と、
    前記バンプと電気的に接続される端子であって、前記基板本体の内部導体層から前記実装面上に突出するように前記凹部内に形成された端子と、
    を含んでおり、
    前記基板本体の凹部内の領域の前記セラミック層の積層数は、該基板本体の凹部外の領域の前記セラミック層の積層数と同じであること、
    を特徴とする回路モジュール。
  4. 前記電子部品本体は、前記基板本体の法線方向から見たときに、前記凹部内に収まった状態で実装されていること、
    を特徴とする請求項３に記載の回路モジュール。
  5. 前記電子部品本体は、前記基板本体の法線方向から見たときに、前記凹部からはみ出した状態で実装されており、
    前記電子部品本体は、前記基板本体に接触していること、
    を特徴とする請求項３に記載の回路モジュール。
  6. 第２の電子部品を、
    更に備え、
    前記回路基板は、
    前記実装面上であってかつ前記凹部外に形成され、かつ、前記第２の電子部品がはんだ層を介して実装されている電極を、
    更に含むこと、
    を特徴とする請求項３ないし請求項４のいずれかに記載の回路モジュール。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5113114B2 (ja) * 2009-04-06 2013-01-09 新光電気工業株式会社 配線基板の製造方法及び配線基板
JP5553234B2 (ja) * 2010-09-29 2014-07-16 澁谷工業株式会社 導電性ボールの搭載装置
TWI446590B (zh) * 2010-09-30 2014-07-21 Everlight Electronics Co Ltd 發光二極體封裝結構及其製作方法
US20140074571A1 (en) * 2012-09-10 2014-03-13 Super Transcon Ip, Llc Commerce System and Method of Controlling the Commerce System by Layering Contextual Advertisements Over a Graphical Interface
JP2014072372A (ja) * 2012-09-28 2014-04-21 Ibiden Co Ltd プリント配線板の製造方法及びプリント配線板
CN104253884A (zh) * 2013-06-28 2014-12-31 深圳富泰宏精密工业有限公司 外壳及其制造方法
US9349614B2 (en) * 2014-08-06 2016-05-24 Invensas Corporation Device and method for localized underfill
CN107424973B (zh) 2016-05-23 2020-01-21 凤凰先驱股份有限公司 封装基板及其制法
JP6955864B2 (ja) * 2016-12-26 2021-10-27 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
EP3799539B1 (de) 2019-09-27 2022-03-16 Siemens Aktiengesellschaft Schaltungsträger, package und verfahren zu ihrer herstellung
CN219644200U (zh) * 2020-03-27 2023-09-05 株式会社村田制作所 模块

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4896464A (en) * 1988-06-15 1990-01-30 International Business Machines Corporation Formation of metallic interconnects by grit blasting
JP3203731B2 (ja) 1992-02-05 2001-08-27 松下電器産業株式会社 半導体素子基板および実装方法、柱状端子付き基板およびその製造方法
KR0179404B1 (ko) * 1993-02-02 1999-05-15 모리시타 요이찌 세라믹기판과 그 제조방법
US5629835A (en) * 1994-07-19 1997-05-13 Olin Corporation Metal ball grid array package with improved thermal conductivity
JP2000077467A (ja) * 1998-08-31 2000-03-14 Matsushita Electric Works Ltd 半導体装置
JP2001223295A (ja) * 2000-02-08 2001-08-17 Hitachi Chem Co Ltd 半導体素子支持基板及びその製造方法並びにそれを用いた半導体装置
US6507119B2 (en) * 2000-11-30 2003-01-14 Siliconware Precision Industries Co., Ltd. Direct-downset flip-chip package assembly and method of fabricating the same
KR100891269B1 (ko) * 2001-01-31 2009-04-06 소니 가부시끼 가이샤 반도체 장치 및 그 제조 방법
JP2004056115A (ja) * 2002-05-31 2004-02-19 Ngk Spark Plug Co Ltd 多層配線基板
JP2004311795A (ja) * 2003-04-09 2004-11-04 Sumitomo Metal Electronics Devices Inc 半導体素子収納用パッケージ
JP4016340B2 (ja) * 2003-06-13 2007-12-05 ソニー株式会社 半導体装置及びその実装構造、並びにその製造方法
JP2005045143A (ja) 2003-07-25 2005-02-17 Murata Mfg Co Ltd 突起電極付きセラミック基板の製造方法
TWI228809B (en) * 2003-08-07 2005-03-01 Advanced Semiconductor Eng Flip chip package structure and substrate structure thereof
JP4128945B2 (ja) * 2003-12-04 2008-07-30 松下電器産業株式会社 半導体装置
JP2005311225A (ja) * 2004-04-26 2005-11-04 Tdk Corp 積層型電子部品の製造方法
JP4581643B2 (ja) * 2004-11-19 2010-11-17 株式会社村田製作所 多層セラミック基板の製造方法
JP4852991B2 (ja) * 2005-11-18 2012-01-11 株式会社村田製作所 電子部品
US8188375B2 (en) * 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
US20080186690A1 (en) * 2007-02-07 2008-08-07 Nokia Corporation Electronics Package And Manufacturing Method Thereof

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