JP2002076183A - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

Info

Publication number
JP2002076183A
JP2002076183A JP2000261745A JP2000261745A JP2002076183A JP 2002076183 A JP2002076183 A JP 2002076183A JP 2000261745 A JP2000261745 A JP 2000261745A JP 2000261745 A JP2000261745 A JP 2000261745A JP 2002076183 A JP2002076183 A JP 2002076183A
Authority
JP
Japan
Prior art keywords
insulating substrate
semiconductor element
heat sink
package
ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000261745A
Other languages
English (en)
Inventor
Masahiko Azuma
昌彦 東
Yoshiteru Tokumitsu
良照 徳満
Yoshihiro Nakao
吉宏 中尾
Masaya Kokubu
正也 國分
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2000261745A priority Critical patent/JP2002076183A/ja
Publication of JP2002076183A publication Critical patent/JP2002076183A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】半導体素子の作動/停止による熱サイクルの印
加に対しても、絶縁基板へのクラックの発生を防止する
とともに、半導体素子の放熱板との接続性およびパッケ
ージの外部回路基板との接続性において、長期にわたり
安定した状態を維持する。 【解決手段】中央部に開口部Cを有するセラミックスか
らなる絶縁基板1と、絶縁基板1の表面あるいは内部に
形成されたメタライズ配線層2と、絶縁基板2の開口部
Cを塞ぐように絶縁基板1に熱硬化性樹脂を含有する接
着剤6によって接合されたCuを含有する金属製放熱板
5を具備し、放熱板5の絶縁基板1と取着面側に半導体
素子7が取着されており、放熱板5の接合部における厚
みを中央部よりも薄くする、接合部に複数の孔12を開
ける、接合部付近に溝13を形成するなどによって、放
熱板5の絶縁基板1との接合部における剛性を放熱板5
の中央部よりも低くする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、セラミック絶縁基
板に対してメタライズ配線層を具備し、半導体素子が接
着固定される放熱板を接合してなる半導体素子収納用パ
ッケージの改良に関するものである。
【0002】
【従来技術】従来より、半導体素子などを搭載する配線
基板は、セラミックスや有機樹脂からなる絶縁基板の表
面や内部にメタライズなどの配線層が形成された構造か
らなる。また、この配線基板の代表的な例として、半導
体素子、特にLSI(大規模集積回路素子)などの半導
体集積回路素子を載置するための半導体素子収納用パッ
ケージは、従来より、アルミナセラミックスからなる絶
縁基板の表面および内部に、タングステン、モリブデン
などの高融点金属粉末からなる複数個のメタライズ配線
層が形成される。
【0003】また、前記半導体素子は、その作動中に発
熱するために、例えば、前記絶縁基板の中央部に開口部
を形成し、その開口部を塞ぐように放熱板を熱硬化性樹
脂によって接合するとともに、その放熱板に半導体素子
を接着固定することによって、半導体素子から発生した
熱を放熱板によって放散する構造のパッケージが用いら
れている。なお、半導体素子と配線基板とはワイヤーを
介して電気的に接続され、この放熱板に接着固定された
半導体素子は、その周りを熱硬化性封止樹脂で覆われ保
護されるか、または蓋体によって気密に封止される(特
開平10−150131号参照)。
【0004】また、上記半導体素子が装着されたパッケ
ージ(配線基板)は、その底面に半導体素子とメタライ
ズ配線層を介して電気的に接続されたを接続端子が設け
られており、マザーボードなどの外部回路基板表面に形
成された配線導体とロウ材などの導電性接着剤によって
電気的に接続して実装される。一般に、この外部回路基
板は、プリント基板などの樹脂成分を含有する有機質材
料、あるいは有機質材料と無機質材料との複合材で構成
される。
【0005】
【発明が解決しようとする課題】 これまで、半導体素
子を搭載する配線基板の大きさは、せいぜい30mm角
程度であったが、最近では、複数の半導体素子を機能的
にまとめた半導体素子(システムLSI)が開発され、
これに伴い、この半導体素子自体のサイズも1辺が10
mm以上と大きくなるとともに、発熱量も多く、放熱板
および配線基板自体の大きさも大きくなる傾向にある。
【0006】この場合、半導体素子の作動時に発する大
きな熱によって、前記放熱板と前記セラミック絶縁基
板、放熱板と半導体素子、さらにはパッケージと外部回
路基板との接合部に繰り返し印加されると双方の熱膨張
係数の差より発生する応力により、放熱板と絶縁基板と
を接合している熱硬化性樹脂からなる接着層やセラミッ
ク絶縁基板にクラックが発生したり、半導体素子が放熱
板から剥離したり、パッケージの外部回路基板との接続
部の抵抗が変化するなど、半導体素子収納用パッケー
ジ、ならびにパッケージと外部回路基板との接続におけ
る長期信頼性が損なわれるという問題があった。
【0007】従って、本発明は、半導体素子の作動/停
止による熱サイクルの印加に対しても、絶縁基板へのク
ラックの発生を防止するとともに、半導体素子の放熱板
との接続性およびパッケージの外部回路基板との接続性
において、長期にわたり安定した状態を維持できる半導
体素子収納用パッケージを提供することを目的とするも
のである。
【0008】
【課題を解決するための手段】本発明者らは、上記問題
点に対して検討を重ねた結果、放熱板のセラミック絶縁
基板との接合部付近に種々の加工を施し、接合部を撓み
やすして剛性を放熱板の中央部よりも低くすることによ
って、放熱板とセラミック絶縁基板間に発生する応力を
低減し、セラミック絶縁基板や接着層へのクラックの発
生を防ぐことができること見いだした。
【0009】すなわち、本発明の半導体素子収納用パッ
ケージは、中央部に開口部を有するセラミックスからな
る絶縁基板と、該絶縁基板の表面あるいは内部に形成さ
れたメタライズ配線層と、前記絶縁基板の開口部を塞ぐ
ように前記絶縁基板に熱硬化性樹脂を含有する接着剤に
よって接合された外形形状が四角形状の放熱板を具備
し、前記放熱板の絶縁基板と取着面側に半導体素子が取
着されており、前記放熱板の絶縁基板との接合部におけ
る剛性が放熱板の中央部よりも低いことを特徴とするも
のである。
【0010】また、放熱板の接合部の剛性を低くするた
めには、接合部における厚みを中央部の領域よりも薄く
したり、前記放熱板の絶縁基板との接合部に複数の孔を
開けたり、さらには前記放熱板の絶縁基板との接合部付
近に溝を形成し、その溝によって放熱板を撓みやすくす
ることができる。
【0011】また、放熱板を絶縁基板に接合している熱
硬化性樹脂の−40℃〜50℃におけるヤング率が0.
01GPa〜20GPaである熱硬化性樹脂を用いるこ
とによって、この熱硬化性樹脂によって熱膨張差に起因
する応力を低減するとともに、半導体素子と放熱板との
接続信頼性を高めることができる。
【0012】さらに、本発明によれば、前記放熱板が、
少なくともCuを含有する金属からなることが放熱性の
点で望ましく、また、前記絶縁基板が、ガラス、または
ガラスとセラミックフィラーとの混合物を成形、焼成し
て作製されたガラスセラミックスなどの比較低強度の低
温焼成セラミックスからなり、前記メタライズ配線層が
CuまたはAgを主体とする金属からなる場合、さらに
は半導体素子の最大内径が10mm以上の大型半導体素
子を実装する場合において特に有効である。
【0013】通常の放熱板は放熱性が優れていること、
安価であることより一般にCu等を含有する金属材料に
用いられている。このCuの熱膨張係数は17ppm/
℃と高く、一方、セラミック絶縁基板の熱膨張係数は、
4〜13ppm/℃である。この放熱板を熱硬化性樹脂
からなる接着剤を用いてセラミック絶縁基板に接合する
と、放熱板表面に接着固定された半導体素子から発生す
る熱と、放熱板とセラミック絶縁基板との熱膨張差によ
って、使用時もしくは熱サイクル試験時に高い応力が発
生する。これにより配線基板にクラックが発生し、配線
基板内の配線を切断したり、基板の反りなどが発生して
外部回路基板との接続部で断線などが発生するなどの不
具合を生じさせてしまう。
【0014】これに対して、前記放熱板の前記配線基板
との接合部及びその付近に加工を加え、接合部の放熱板
を剛性を低くし、撓みやすくすることで、発生する応力
が低減され、クラックの発生、接続端子の破壊が無く、
確実に強固な電気的接続が保持され、長期使用に対して
も高い信頼性が担保される。
【0015】
【発明の実施の形態】図1は、本発明の一例の半導体素
子収納用パッケージAを外部回路基板に実装した時の概
略断面図である。 (パッケージ概要)本発明におけるパッケージAによれ
ば、中央部に開口部Cを有するセラミック絶縁基板(以
下、絶縁基板1と略す。)1の表面および内部にメタラ
イズ配線層(以下、配線層と略す。)2が被着形成さ
れ、また、パッケージAの裏面には複数の接続パッド3
が配設され、さらには接続パッド3表面には、それぞれ
半田からなる接続端子4が取着されている。
【0016】また、絶縁基板1の表面側には、開口部C
を塞ぐように、外形形状が四角形状の放熱板5が、熱硬
化性樹脂を含む接着剤6によって絶縁基板1の開口部C
の周囲にて接合されている。
【0017】さらに、この放熱板5の裏面、即ち、絶縁
基板1と接合される面側の中央部には、Siからなる半
導体素子7がエポキシ樹脂などからなるダイ付剤8によ
って接着固定されている。さらに、半導体素子7と絶縁
基板1とは金属からなるワイヤー9にて配線層2と電気
的に接続されている。半導体素子7は、これらは封止樹
脂10により、完全に被覆されている。
【0018】なお、上記パッケージAの接続端子4を半
田などの導電性接着剤によって外部電気回路基板Bの表
面に形成されている配線層11に接着固定することによ
って、パッケージAは、外部回路基板Bの表面に実装さ
れる。
【0019】(放熱板)上記のパッケージにおける放熱
板5は、Cu、CuW、AlSiC、CuSiC、Al
Cの群から選ばれる少なくとも1種の放熱性の高い金属
材料によって形成され、特に、CuまたはCu−Wなど
のCuを含有する金属によって形成することが望まし
い。また、この放熱板の厚みは、その放熱特性に応じて
適宜決定されるが、パッケージの軽量化および放熱性と
の兼ね合いから、通常、0.3〜1.5mmであること
が好適である。また、このパッケージAに放熱板5を接
着させるには、絶縁基板1の表面にフィルム状もしくは
液状の熱硬化性樹脂の接着剤6を塗布した後、放熱板5
を載置して、50〜500gの荷重をかけながら約10
0乃至200℃の温度に加熱することにより前記接着剤
6が完全に硬化して固定される。
【0020】本発明によれば、放熱板5のセラミック絶
縁基板1との接合部付近における剛性を放熱板5の中央
部よりも低くすることが重要である。放熱板5のセラミ
ック絶縁基板1との接合部付近における剛性を放熱板5
の中央部よりも低くするには、例えば、図2に示すよう
に、上記放熱板5のセラミック絶縁基板1との接合部付
近に複数の孔12を空ける。この場合、孔12の大きさ
は大きいほど効果があり、数も多いほど効果が表われ
る。また孔12は貫通孔が望ましいが、貫通せず、凹状
でもその効果は表われる。
【0021】また、他の手法として図3に示すように、
上記放熱板5の接合部が中央部よりも薄くする。この場
合、板厚みが薄ければ薄いほど良く、かつ、その部分の
面積が広いほど効果は表われる。
【0022】さらには、図4に示すように、上記放熱板
5の接合部付近に溝13を形成するなどして、接合部に
おいて放熱板5を撓みやすくする。このように接合部付
近に溝13を形成する場合、図4に示すように、溝13
がつながっているときが効果が最もよく表われるが、つ
ながっていない短い溝が複数合っても良い。また溝の深
さは深いほど良く効果が表われる。
【0023】このように上記放熱板5を加工することで
上記絶縁基板1が撓みやすくなり、前記接合部に発生す
る応力を緩和し、接着剤による接合部、セラミック絶縁
基板のクラックの発生、外部回路基板との接続部である
接続端子の破壊およびクラックの発生、進展等を防ぐこ
とができる。
【0024】一般に金属製放熱板の熱膨張係数は、放熱
板に接着固定される半導体素子のそれよりも非常に大き
い。従来、半導体素子の大きさが小さい場合には、放熱
板と半導体素子との熱膨張差は大きな影響を及ぼすこと
はないが、半導体素子の大きさが大きくなるに従い、こ
の熱膨張差によって半導体素子のダイ付剤による接着部
に大きな応力が発生して半導体素子が放熱板から剥離す
るなどの問題が発生する。
【0025】そこで、セラミック絶縁基板1の熱膨張係
数を放熱板5よりも小さくするとともに、この絶縁基板
1に放熱板5を接合固定すると、放熱板5の熱膨張を強
制的に抑制することができ、半導体素子7との熱膨張差
を小さくすることができる結果、半導体素子7の放熱板
5への接着固定を安定化することができる。
【0026】また、この放熱板5を絶縁基板1に接合す
る熱硬化性樹脂の接着剤6の硬化後のヤング率は−40
℃〜50℃において0.01GPa〜20GPa、特に
0.03GPa〜15GPa、さらには0.05GPa
〜10GPa以上であることが望ましい。
【0027】これは、ヤング率が0.01GPa未満で
は、接着剤6によって放熱板5の膨張に対する拘束力が
なくなるため、放熱板5表面に接着固定された半導体素
子7との熱膨張係数差で発生する高応力が低減されず、
半導体素子7を接着固定するダイ付剤8、もしくは半導
体素子7の周りの封止樹脂10にクラックが発生し、ワ
イヤ9の断線などを引き起こす場合がある。また、この
値が20GPaを超えると、熱膨張差により放熱板5と
絶縁基板1で発生する応力が大きく、絶縁基板1にクラ
ックが発生するおそれがあるためである。
【0028】上記のようなヤング率を有する接着剤6
は、少なくとも熱硬化性樹脂を含む、特に熱硬化性樹脂
とフィラー成分との複合材料からなることが望ましい。
含有される熱硬化性樹脂としては、上記の特性を満足す
るものであれば特に限定するものではないが、例えば、
フェノール樹脂、ユリア樹脂、メラミン樹脂、エポキシ
樹脂、不飽和ポリエステル樹脂、フタル酸ジアリル樹
脂、ポリイミド樹脂、シリコーン樹脂、ポリウレタン樹
脂の群から選ばれる少なくとも1種が好適である。
【0029】一方、接着剤6中のフィラー成分は補強剤、
及びヤング率の調整剤として機能し、アルミナ、マイ
カ、ジルコニウムシリケート、リチウムシリケート等の
無機質や銀、銅、アルミニウム、鉛などの金属類、ゴム
粒子、プラスチック粒子等の有機物の群から選ばれる少
なくとも1種などが挙げられ、特にシリカ、ゴム粒子の群
から選ばれる少なくとも1種が好適である。また、フィ
ラー形状としては、粉末体のみならず、ウイスカー、ファ
イバーなどの繊維体、または織布、不職布であっても良
い。
【0030】接着剤6中の熱硬化性樹脂中のフィラーの
含有量は、30〜90体積%が適当であって、用いる樹
脂のヤング率に応じて上記の範囲でフィラー量を調整し
て接着剤の硬化後のヤング率を上記の範囲に制御すれば
よい。
【0031】この接着剤6はフィルム状または液状のい
ずれでもよいが、フィルム状の場合、フィラー成分とし
て補強剤に用いるガラス繊維層の含有率やシリカガラス
などのフィラー量を変化させるのが、安価に接着剤のヤ
ング率を制御できることから効果的である。また、液状
の接着剤でも同様に、シリカガラスなどのフィラー量を
変化させるのが効果的である。
【0032】本発明の上記の構成は、放熱板と絶縁基板
との間の応力が高くなる絶縁基板のサイズが平面的に見
て、絶縁基板の一辺が30mm以上の大型のパッケージ
からなる場合に特に有効である。
【0033】本発明における絶縁基板1は、Al23
AlN、AlN、Si34を主体とするセラミックス、
あるいはガラス、あるいはガラスとセラミックフィラー
との混合物を焼成して作製される、いわゆるガラスセラ
ミックスが高密度配線及び高信頼性を確保する上で好適
である。特に、本発明の構成は、絶縁基板が強度が比較
的低いガラスセラミックスからなる場合において特に有
効である。
【0034】なお、この絶縁基板1は、特性上では有機
樹脂を含有する外部回路基板に実装する場合の実装信頼
性を高める上で、40〜400℃の熱膨張係数が7×1
-6/℃以上、特に8×10-6/℃であることが望まし
い。またヤング率が200MPa以下、特に150MP
a以下であることが使用時に発生する応力を低減するこ
とができる。
【0035】また、メタライズ配線層2は、絶縁基板1
の材質によって、タングステン、モリブデン、銅、銀の
群から選ばれる少なくとも1種の導体を選択して用いる
ことができ、Al23、AlN、AlN、Si34を主
体とするセラミックスに対しては、タングステンまたは
モリブデンを主として含有する導体が、また、ガラスセ
ラミックスなどの1050℃以下で焼成可能な低温焼成
セラミックスの場合には、銅(Cu)または銀(Ag)
を主体とする導体を選択して用いることができる。
【0036】
【実施例】パッケージの絶縁基板材料として、BaO系
ガラス50体積%とクォーツ50体積%からなる組成物
を成形し、950℃で焼成して作成したガラスセラミッ
ク焼結体を絶縁基板とし、その表面および内部に、ガラ
スセラミック焼結体と同時焼成によって銅メタライズか
らなる半導体素子と接続される接続パッド、接続端子用
パッド、スルーホール導体、メタライズ配線層を有する
1辺のサイズが45mmのパッケージ基板を作成した。
【0037】また、1辺32mm、厚み0.5mmのC
u(−40℃〜50℃熱膨張係数17×10-6/℃)か
らなる放熱板を用意し、表1に示す形状に加工をした。
No.2〜No.8は接合部に表1に示す大きさの孔を
表1の数だけ形成したものである。No.9、No.1
0は、接着部をそれぞれ0.1mm、0.3mmと薄く
したものである。No.11、No.12は表に示す幅
と深さの溝を形成したものである。No.13は、表1
に示す孔と溝を形成し、厚みを制御したものである。
【0038】上記のパッケージにエポキシ樹脂(ノボラ
ック型エポキシ樹脂)80体積%、シリカフィラー20
体積%からなる接着剤(ヤング率0.3GPa)を塗布
した後、放熱板を載置し、150℃、2時間の条件で接
着剤を硬化接着させた。
【0039】一方、Siからなる一辺23mmの半導体
素子を準備し、放熱板上にエポキシ樹脂からなる熱硬化
性のダイ付剤にて150℃、1時間の条件のもとで接着
固定させた。その後、半導体素子の接続パッドと絶縁基
板の接続パッドとを金によるワイヤボンディングにより
電気的に接続し、さらにこの半導体素子とワイヤボンデ
ィング部をエポキシ樹脂からなる封止用樹脂を注入して
150℃、3時間にて加熱硬化させた。
【0040】上記のようにして半導体素子をパッケージ
用配線基板に実装したものをガラスエポキシ基板からな
り表面に銅箔からなる配線導体が形成されたプリント基
板上に接続端子が接続されるように位置合わせして低融
点半田を用いて窒素雰囲気中で220℃、3分間熱処理
して実装した。 (熱サイクル試験)このようにしてパッケージをプリン
ト基板に実装したものを大気の雰囲気にて−40℃と1
25℃の各温度に制御した恒温槽に試験サンプルを30
分/30分の保持を1サイクルとして最高2000サイ
クル繰り返した。
【0041】そして、100サイクル毎にパッケージと
外部回路基板の配線導体との電気抵抗の測定、および外
観観察によるクラックの発生の確認、超音波探傷装置に
よるダイ付剤等の剥離の確認を行い変化が表われるまで
のサイクル数をカウントした。結果は表1に示す。
【0042】
【表1】
【0043】表1より明らかなように、本発明である放
熱板に孔をあけた試料No.2〜8、放熱板の周囲部を
薄くした試料No.9、10、放熱板に溝切を行った試
料No.11、12、およびそれらを組み合わせた試料
No.13は、いずれもセラミック絶縁基板にクラック
が発生することなく、接続端子の破壊による電気抵抗の
変化などの不具合は熱サイクル1000回まで発生せ
ず、極めて安定で良好な電気的接続状態を維持できた。
【0044】これに対して、比較例として何ら施さなか
った従来の試料No.1では300サイクルの低サイク
ルでセラミック絶縁基板にクラックが発生し、実装後の
信頼性に欠けることがわかった。
【0045】
【発明の効果】以上詳述したように、本発明の半導体素
子収納用パッケージによれば、放熱板に孔をあける、放
熱板の周辺部を薄くする、放熱板に溝切を入れるなどの
加工を施すことによって接合部における放熱板が撓みや
すくなり、絶縁基板との熱膨張係数差で発生する応力を
低減し、長期にわたり正確かつ強固に電気的接続させる
ことが可能となる。
【図面の簡単な説明】
【図1】本発明の一例を示す半導体素子収納用パッケー
ジAを外部回路基板に実装した時の概略断面図である。
【図2】本発明における放熱板の構造を説明するための
図であり、(a)は概略平面図と、(b)概略断面図で
ある。
【図3】本発明における放熱板の他の構造を説明するた
めの図であり、(a)は概略平面図と、(b)概略断面
図である。
【図4】本発明における放熱板のさらに他の構造を説明
するための図であり、(a)は概略平面図と、(b)概
略断面図である。
【符号の説明】 1・・・絶縁基板 2・・・メタライズ配線層 3・・・電極パッド 4・・・接続端子 5・・・放熱板 6・・・接着剤 7・・・半導体素子 8・・・ダイ付剤 9・・・ワイヤー 10・・封止樹脂 11・・接続パッド 12・・孔 13・・溝 A・・・パッケージ B・・・外部回路基板 C・・・開口部
フロントページの続き (72)発明者 國分 正也 鹿児島県国分市山下町1番4号 京セラ株 式会社総合研究所内 Fターム(参考) 5F036 AA01 BA23 BB01 BB08 BE01

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】中央部に開口部を有するセラミック絶縁基
    板と、該絶縁基板の表面あるいは内部に形成されたメタ
    ライズ配線層と、前記絶縁基板の開口部を塞ぐように前
    記絶縁基板に熱硬化性樹脂を含有する接着剤によって接
    合された外形形状が四角形状の放熱板を具備し、前記放
    熱板の絶縁基板と取着面側に半導体素子が取着されてお
    り、前記放熱板の絶縁基板との接合部における剛性が前
    記放熱板の中央部よりも低いことを特徴とする半導体素
    子収納用パッケージ。
  2. 【請求項2】前記放熱板の絶縁基板との接合部における
    厚みが中央部の領域よりも薄いことを特徴とする請求項
    1記載の半導体素子収納用パッケージ。
  3. 【請求項3】前記放熱板の絶縁基板との接合部に複数の
    孔を開けたことを特徴とする請求項1記載の半導体素子
    収納用パッケージ
  4. 【請求項4】前記放熱板の絶縁基板との接合部付近に溝
    を形成し、その溝によって放熱板を撓みやすくしたこと
    を特徴とする請求項1記載の半導体素子収納用パッケー
    ジ。
  5. 【請求項5】前記放熱板を絶縁基板に接合している熱硬
    化性樹脂の−40℃〜50℃におけるヤング率が0.0
    1GPa〜20GPaであることを特徴とする請求項1
    乃至請求項4のいずれか記載の半導体素子収納用パッケ
    ージ。
  6. 【請求項6】前記放熱板が、少なくともCuを含有する
    金属からなることを特徴とする請求項1乃至請求項5の
    いずれか記載の半導体素子収納用パッケージ。
  7. 【請求項7】前記絶縁基板が、低温焼成セラミックスか
    らなり、前記メタライズ配線層がCuまたはAgを主体
    とする金属からなることを特徴とする請求項1乃至請求
    項6のいずれか記載の半導体素子収納用パッケージ。
  8. 【請求項8】前記低温焼成セラミックスが、ガラス、ま
    たはガラスとセラミックフィラーとの混合物を成形、焼
    成して作製されたものである請求項7記載の半導体素子
    収納用パッケージ。
JP2000261745A 2000-08-30 2000-08-30 半導体素子収納用パッケージ Pending JP2002076183A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000261745A JP2002076183A (ja) 2000-08-30 2000-08-30 半導体素子収納用パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000261745A JP2002076183A (ja) 2000-08-30 2000-08-30 半導体素子収納用パッケージ

Publications (1)

Publication Number Publication Date
JP2002076183A true JP2002076183A (ja) 2002-03-15

Family

ID=18749534

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000261745A Pending JP2002076183A (ja) 2000-08-30 2000-08-30 半導体素子収納用パッケージ

Country Status (1)

Country Link
JP (1) JP2002076183A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005245877A (ja) * 2004-03-05 2005-09-15 Pentax Corp リードピン接合体の製造方法、リードピン接合体および内視鏡
JP2006310341A (ja) * 2005-04-26 2006-11-09 Fuji Electric Device Technology Co Ltd 半導体装置
JP2008145807A (ja) * 2006-12-12 2008-06-26 Oki Electric Ind Co Ltd ファイバブラッググレーティング装置
JP2016051710A (ja) * 2014-08-28 2016-04-11 京セラ株式会社 配線基板、電子装置および積層型電子装置
WO2018131610A1 (ja) * 2017-01-16 2018-07-19 株式会社オートネットワーク技術研究所 接続構造体

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005245877A (ja) * 2004-03-05 2005-09-15 Pentax Corp リードピン接合体の製造方法、リードピン接合体および内視鏡
JP2006310341A (ja) * 2005-04-26 2006-11-09 Fuji Electric Device Technology Co Ltd 半導体装置
JP2008145807A (ja) * 2006-12-12 2008-06-26 Oki Electric Ind Co Ltd ファイバブラッググレーティング装置
JP2016051710A (ja) * 2014-08-28 2016-04-11 京セラ株式会社 配線基板、電子装置および積層型電子装置
WO2018131610A1 (ja) * 2017-01-16 2018-07-19 株式会社オートネットワーク技術研究所 接続構造体
CN110383597A (zh) * 2017-01-16 2019-10-25 株式会社自动网络技术研究所 连接结构体

Similar Documents

Publication Publication Date Title
EP0421005B1 (en) Process of assembling an electronic package
US6285075B1 (en) Integrated circuit package with bonding planes on a ceramic ring using an adhesive assembly
JP4319591B2 (ja) 半導体パワーモジュール
JPH0878574A (ja) 半導体装置及びその製造方法
JPH11195680A (ja) 半導体装置接続構造及び接続方法
WO1995028740A1 (en) Electronic package having improved wire bonding capability
JPH09298255A (ja) セラミック回路基板及びこれを用いた半導体装置
US6084299A (en) Integrated circuit package including a heat sink and an adhesive
JP2002076183A (ja) 半導体素子収納用パッケージ
JP2002231850A (ja) 半導体素子収納用配線基板
JP2958380B2 (ja) 半導体装置
JPH07176664A (ja) 半導体装置およびその製造方法
JP2828553B2 (ja) 半導体装置
JP2001244392A (ja) 半導体素子収納用パッケージおよびその実装構造
JP3127149B2 (ja) 半導体装置
JP3238906B2 (ja) 半導体装置
JP2002076184A (ja) 半導体素子収納用パッケージ
JP4071893B2 (ja) 配線基板およびその実装構造
JP3372498B2 (ja) 半導体装置
JP2004087512A (ja) 半導体素子収納用パッケージおよび半導体装置
JPH0536864A (ja) 半導体素子パツケージ
JP2001210769A (ja) 半導体装置
JP2021158304A (ja) 半導体装置及び半導体装置の製造方法
JPH0797616B2 (ja) 半導体装置の製造方法
JPH0582567A (ja) 電子部品の実装構造