JP4071893B2 - 配線基板およびその実装構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子を実装した配線基板およびその実装構造に関し、特に、半導体素子を熱硬化性樹脂にて固定、封止した配線基板およびその実装構造の信頼性の改良に関するものである。
【０００２】
【従来技術】
従来、配線基板は、絶縁基板の表面および／または内部にメタライズ配線層が配設された構造からなる。また、この配線基板の代表的な例として、半導体素子、特にＬＳＩ（大規模集積回路素子）等の半導体集積回路素子を収容するための半導体素子収納用パッケージは、一般に、アルミナやガラスを含有するセラミックスからなる絶縁基板の表面および内部に、タングステン、モリブデン等の高融点金属粉末を主成分とする複数個のメタライズ配線層が配設され、該メタライズ配線層が上部に載置される半導体素子とワイヤーを介して電気的に接続される。
【０００３】
一般に、半導体素子の集積度が高まるほど、半導体素子に形成される電極数も増大するが、これに伴い半導体素子を収納する半導体素子収納用パッケージにおける端子数も増大することになる。近年、パッケージ小型化への要求が高まっており、最近では、チップ面積がパッケージ面積の５０％以上のチップサイズパッケージ（ＣＳＰ）が主流となりつつある。
【０００４】
一方、上記パッケージにおける半導体素子の実装は、半導体素子に形成された接続用電極と、パッケージ側の素子搭載部周辺に形成されたメタライズ層とをワイヤでつなぐワイヤボンディング方式が従来より広く使われている。このワイヤボンディングによる半導体素子の実装においては、半導体素子はパッケージ表面に塗布された熱硬化性樹脂からなる接着層にて接着固定され、さらに熱硬化性樹脂からなる封止部材にて封止される。
【０００５】
さらに、前記半導体素子が装着されたパッケージは、その底面に形成された接続端子と、マザーボード等の外部回路基板表面に形成された配線導体とを電気的に接続して実装される。一般に、この外部回路基板はプリント基板などの樹脂成分を含有する有機質材料、あるいは有機質材料と無機質材料との複合材で構成される。
【０００６】
ところで、前記接続端子に水分や異物が付着するのを防止する目的で前記接続端子が配設された配線基板と外部回路基板との間を樹脂封止する方法が提案されている。また、ＵＳＰ５１４７０８４号公報では、配線基板と外部回路基板との間に前記接続端子の取付け高さより薄いエポキシ樹脂層を形成することにより、基板を外部回路基板上に接続した後で配線基板を付け替えることが容易であること、すなわち配線リペア性が良いとともに、配線基板の放熱性を改善できることが提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したようなＣＳＰ型パッケージは、図２に概略断面図に示すように、絶縁基板３０の厚みが薄いため絶縁基板３０と熱硬化性樹脂からなる封止部材３１との熱膨張係数差により、半導体素子３２の作動時に発する熱で絶縁基板３０がそり等の変形を生じ、これにより接続端子３４と外部回路基板３３との接合界面に応力が集中し、接続端子３４にクラック生じたり、絶縁基板より剥離し、長期にわたり安定に電気的接続状態を維持させることができないという問題があった。
【０００８】
また、上述した接続端子が配設される配線基板と外部回路基板との間を樹脂封止する方法では、配線基板内に発生する応力が配線基板と外部回路基板との間の樹脂層の端部に集中し、かつ樹脂層の剛性が高いためにこの応力集中を緩和することができないことから、該樹脂層の端部からクラック等が発生する恐れがあった。また、リペア性および配線基板の放熱性が悪いという問題があった。
【０００９】
さらに、ＵＳＰ５１４７０８４号公報で提案されたエポキシ樹脂層では、上述した半導体素子を封止する封止部材と絶縁基板との熱膨張差による絶縁基板の変形および接続端子への応力集中を解消するに不十分であった。
【００１０】
本発明は、上記課題を解決するためになされたもので、その目的は、半導体素子を封止部材により封止する配線基板を外部回路基板表面に実装する場合に、配線基板の前記封止部材と絶縁基板との熱膨張差に起因する応力を低減し、接続端子に発生するクラックや剥離を防止できるとともに、配線基板のリペア性が良く、かつ配線基板の放熱性を改善できる配線基板およびその実装構造を提供することにある。
【００１１】
【発明を解決するための手段】
本発明者らは、上記課題に対して検討した結果、配線基板と外部回路基板との間に、半導体素子を封止する封止部材を構成する熱硬化性樹脂の熱膨張係数よりも大きい熱膨張係数を有するとともに、前記接続端子の取付け高さより薄い熱硬化性樹脂からなる被覆層を形成することによって、薄い層であっても配線基板の前記封止部材と絶縁基板との熱膨張差に起因する応力を小さくして、接続端子部に発生するクラックや剥離を低減できるとともに、配線基板のリペア性がよく、かつ配線基板の放熱性を改善できることを知見した。
【００１２】
すなわち、本発明の配線基板は、セラミック絶縁基板と、該セラミック絶縁基板の表面に被着形成されたメタライズ配線層と、前記セラミック絶縁基板表面に接着固定され、前記メタライズ配線層とワイヤによって電気的に接続された半導体素子と、前記ワイヤおよび前記半導体素子を封止するために形成された熱硬化性樹脂からなる封止部材と、外部回路基板に接続するために前記絶縁基板の裏面に取着された接続端子と、を具備するものであって、前記絶縁基板の裏面に前記封止部材よりも４０〜４００℃における熱膨張係数が大きい熱硬化性樹脂からなる被覆層を、前記接続端子取付け部以外の領域に前記接続端子の取付け高さよりも薄く形成したことを特徴とするものである。
【００１３】
なお、前記被覆層のヤング率が５〜２０ＧＰａであることが望ましい。
【００１４】
また、前記封止部材がエポキシ樹脂からなる場合には、前記被覆層が無機質フィラーを含有したエポキシ樹脂、ＢＴレジン、ポリイミド、ＰＰＥ、フッ素樹脂、ポリアミノビスマレイミドから選ばれる少なくとも１種からなることが望ましい。
【００１５】
さらに、本発明の配線基板の実装構造は、セラミック絶縁基板と、該セラミック絶縁基板の表面に被着形成されたメタライズ配線層と、前記セラミック絶縁基板表面に接着固定され、前記メタライズ配線層とワイヤによって電気的に接続された半導体素子と、前記ワイヤおよび前記半導体素子を封止するために形成された熱硬化性樹脂からなる封止部材と、外部回路基板に接続するために前記絶縁基板の裏面に取着された接続端子と、を具備する配線基板を前記接続端子を介して外部回路基板表面に実装するものであって、前記絶縁基板の裏面に前記封止部材よりも４０〜４００℃における熱膨張係数が大きい熱硬化性樹脂からなる被覆層を、前記接続端子取付け部以外の領域に前記接続端子の取付け高さよりも薄く形成したことを特徴とするものである。
【００１６】
【発明の実施の形態】
図１は本発明の配線基板を外部回路基板に実装した一例を示す概略断面図であり、かかる例では、絶縁基板１の表面にメタライズ配線層２が被着形成され、絶縁基板１の表面には半導体素子Ｂが実装されたものであるが、この図ではボールグリッドアレイ（ＢＧＡ）型のチップサイズパッケージを用いた場合の実装構造を示している。なお、図１において、ＡはＢＧＡ型パッケージ、Ｂは半導体素子である。
【００１７】
パッケージＡは、絶縁基板１の表面に半導体素子Ｂと接続されるメタライズ配線層２が形成され、また、絶縁基板１の底面には外部回路基板Ｃと接続するための接続端子３が取り付けられており、メタライズ配線層２と絶縁基板１の内部に形成されたメタライズ配線層４やビアホール導体５を介して電気的に接続された構成となっている。なお、図１においては、接続端子３は、接続パッド６と接続パッド６に半田等により取着されているボール状のボール端子７によって構成されている。
【００１８】
絶縁基板１は、アルミナ、ムライト、窒化珪素、炭化珪素、窒化アルミニウム等の公知の絶縁材料を主成分とするセラミックス、またはホウ珪酸ガラスやリチウム珪酸ガラス等のガラス成分と上述したようなセラミック成分を含有する、いわゆるガラスセラミックス等が使用されるが、本発明においては、４０〜４００℃における熱膨張係数７ｐｐｍ／℃程度のアルミナ質セラミックスまたは熱膨張係数８〜１８ｐｐｍ／℃程度のガラスセラミックスに対して特に有効である。
【００１９】
一方、半導体素子ＢはＳｉ系材料またはＧａ−Ａｓ系材料からなり、フェノール樹脂、ユリア樹脂、メラミン樹脂、エポキシ樹脂、不飽和ポリエステル樹脂、フタル酸ジアリル樹脂、ポリイミド樹脂、シリコーン樹脂、ポリウレタン樹脂等の熱硬化性樹脂からなる接着層１０により絶縁基板１表面に接着固定されている。また、半導体素子Ｂには接続用電極１１が設けられており、接続用電極１１はワイヤ１２によってメタライズ配線層２と電気的に接続されている。また、この半導体素子Ｂおよびワイヤ１２はエポキシ樹脂等からなる熱硬化性樹脂からなる封止部材１５によって完全に被覆されている。
【００２０】
一方、外部回路基板Ｃはプリント基板などの有機樹脂としてエポキシ樹脂、フェノール樹脂、アラミド樹脂、ポリイミド樹脂、ポリオレフィン樹脂から選ばれる少なくとも１種の熱硬化性樹脂を含み、さらには、フィラー成分としてガラスなどを含む、ガラス−エポキシ樹脂、ガラス−ポリイミド樹脂複合材料などの有機樹脂を含む材料からなる絶縁基体２０の表面に、Ｃｕ、Ａｕ、Ａｌ、Ｎｉ、Ｐｂ−Ｓｎから選ばれた少なくとも１種の金属を含む配線層２１が被着形成されたものである。
【００２１】
そして、この外部回路基板Ｃ表面の配線層２１に対して、パッケージＡのボール端子７が半田などのロウ材を介して電気的に接続することにより、パッケージＡが外部回路基板Ｃ表面に実装されている。
【００２２】
本発明によれば、絶縁基板１の裏面に４０〜４００℃における熱膨張係数が封止部材１５よりも大きい熱硬化性樹脂からなる被覆層１７を、接続端子３取付け部以外の領域に接続端子３の取付け高さよりも薄く形成したことが大きな特徴である。
【００２３】
これにより、絶縁基板１の裏面にも圧縮応力を生ぜしめてパッケージの封止部材１５と絶縁基板１との熱膨張差に起因する絶縁基板１のそり等の変形を抑制し、接続端子３に発生するクラックや剥離を低減できるとともに、配線基板のリペア性がよく、かつ配線基板の放熱性を改善できる。
【００２４】
なお、本発明の配線基板の実装構造によれば、パッケージＡと外部回路基板Ｃとの間は金属性の接続端子３を介して接続されることから、接続端子３である金属の可撓性によって絶縁基板１および外部回路基板Ｃの絶縁基体２０との小さい変形を接続端子３が許容することができることから、絶縁基板１と絶縁基体２０との間を樹脂封止した場合に比べて実装信頼性を高めることができる。
【００２５】
また、上記観点から被覆層１７のヤング率は５〜２０ＧＰａであることが望ましい。すなわち、ヤング率が２０ＧＰａを超えると上述した絶縁基板１と絶縁基体２０との小さい変形を許容することができず接続端子３にクラックや剥離が生じるためであり、逆にヤング率が５ＧＰａより小さいと絶縁基板１と封止部材１５との熱膨張差による変形を抑制できないためである。 さらに、被覆層１７の厚みは絶縁基板１と絶縁基体２０との接続高さの２０〜８０％であることが望ましい。この厚みが接続高さの２０％未満では被覆層の効果が弱く配線基板が変形し、半田接続部に破壊が生じる。この厚みが接続高さの８０％を越えると、半導体素子が動作するときの熱を放散することができず、誤動作の原因となったり、絶縁基板１と絶縁基体２０との小さい変形を許容できず接続端子部に応力が著しく集中し、半田接続部に破壊が生じる。被覆層の厚みは３０％〜８０％がより望ましく、さらには４０％〜７０％が最も望ましい。なお、本発明のおける接続端子の取付け高さとは、接続パッド６とボール端子７および半田の合計の高さの意である。
【００２６】
また、被覆層１７の厚みは封止部材１５の平均厚みの１０〜８０％であることが望ましく、これにより絶縁基板１の変形をなくすことができる。さらに、本発明は絶縁基板１の厚みが１．２ｍｍ以下の場合に特に有効である。
【００２７】
被覆層１７は、高熱膨張係数を有するものであり、例えば封止部材１５がエポキシ樹脂からなる場合には、クォーツ等の高熱膨張率を有する無機質フィラーを含有したエポキシ樹脂や、ＢＴレジン、ポリイミド、ＰＰＥ、フッ素樹脂、ポリアミノビスマレイミドから選ばれる少なくとも１種からなることが望ましい。また、絶縁基板１との接着性に優れたものであることが望ましい。
【００２８】
次に、本発明の配線基板の製造方法および実装方法について説明する。
まず、上述したセラミック原料を混合し、これに適宜有機バインダ等を添加してスラリーを調整してシート状に成形した後、所望により、シート状成形体の所定箇所にマイクロドリルやレーザー等によりスルーホールを形成して、ホール内に前記導体ペーストを充填するとともに、該シート状成形体の表面に、銅、金、銀、タングステン、モリブデンなどの金属を含む導体ペーストを印刷塗布することにより、メタライズ配線層４、ビアホール導体５，接続パッド６のパターンを形成する。その後、該シート状成形体を複数積層圧着して積層体を作製した後、これを脱脂後、焼成する。
【００２９】
そして、接続パッド６上にスクリーン印刷等によりフラックスまたは半田ペーストを塗布した表面に、ボール振込治具等により２００〜３００℃にて半田ボールを取着することによりボール端子７を形成することができる。
【００３０】
さらに、絶縁基板の接続端子形成面に、シャワーノズルなどの樹脂充填機器で被覆層１７を形成するための未硬化の熱硬化性樹脂を塗布した後、硬化することによって被覆層１７を形成することができる。
【００３１】
また、上記ＢＧＡ型パッケージＡに半導体素子Ｂを実装するには、絶縁基板１表面に接着層１０を形成するための未硬化（軟質状態）の熱硬化性樹脂を塗布した後、半導体素子Ｂを載置して接着し、約１００乃至２００℃の温度に加熱することにより熱硬化性樹脂を完全硬化して接着層を形成することによりパッケージＡ表面の所定の位置に固定することができる。
【００３２】
その後、ワイヤ１２にて半導体素子Ｂの接続用電極１１とパッケージＡのメタライズ配線層２とを接続し、封止部材１５を形成するための未硬化（軟質状態）の熱硬化性樹脂を半導体素子およびワイヤ１２を覆うように絶縁基板１のほぼ全面にわたって塗布し、硬化することにより封止部材１５を形成することができる。
【００３３】
かかるパッケージおよび実装構造において、封止部材１５および被覆層１７の硬化に伴う収縮によって絶縁基板の両表面に圧縮応力を付勢せしめてパッケージＡの強度を高めることができる。
【００３４】
【実施例】
（実施例１）
厚み０．８ｍｍ、熱膨張係数１１．５ｐｐｍ／℃のガラスセラミックスを用意した。その表面に半導体素子と接続される接続パッドを含むメタライズ配線層、内部配線層およびビアホール導体、底面にボール端子を取り付けるための１４４個の接続パッドを導体ペーストにより印刷、あるいは充填し、脱バインダ処理した後、焼成した。
【００３５】
そして、この基板の下面の接続パッドに、直径が０．５ｍｍの高融点半田（Ｓｎ：Ｐｂ重量比＝１０：９０）ボールを低融点半田（Ｓｎ：Ｐｂ重量比＝６３：３７）により取り付け、これに被覆層を形成するための未硬化の表１の熱硬化性樹脂をシャワーノズル等を取付けたディスペンサーにより注入し、硬化させることにより、表１の種類および厚みの被覆層を形成してパッケージＡを作製した。なお、被覆層の厚みについては、（被覆層の厚み）／（接続端子取付け高さ）で表される値を被覆率として被覆率が７０％となる厚みに形成した。また、作製したパッケージの寸法は、縦１３ｍｍ×横１３ｍｍ×厚みが０．４ｍｍである。
【００３６】
一方、シリコン（Ｓｉ）からなり、４０〜４００℃における熱膨張係数が２．６ｐｐｍ／℃、縦８ｍｍ×横８ｍｍの半導体素子Ｂを準備し、これを上記パッケージＡと（ポリアミドビスマレイミド（ＰＡＢＭＩ））の熱硬化性樹脂からなる接着剤にて接続した。さらには、ワイヤにより半導体素子ＢとパッケージＡを電気的に接続し、半導体素子Ｂをエポキシ樹脂からなる封止部材により封止した。なお、封止部材の平均厚みは０．１５ｍｍであった。
【００３７】
さらに、半導体素子Ｂを実装したパッケージＡに対し接続端子３を介して４０〜４００℃における熱膨張係数が１５ｐｐｍ／℃のプリント板からなる外部回路基板表面に形成された銅からなる配線層と接続することにより実装した。
【００３８】
（熱サイクル試験）
得られたパッケージＡを外部回路基板Ｃ上に実装した半導体素子実装配線基板の実装構造において、大気中、−４０℃にて２５分保持し、ついで１２５℃にて２５分保持することを１サイクルとした熱サイクル試験を最高１５００サイクルまで繰り返した。そして５０サイクル毎に、基板の下面の半田によるパッケージＡと外部回路基板Ｃの電気的接続の確認を行い、接続不良が生じた回数を測定した。結果を表１に示す。
【００３９】
【表１】
【００４０】
表１の結果から明らかなように、封止部材と被覆層とを同じ材質にて形成し、両者の熱膨張係数が同じである試料Ｎｏ．１は、熱サイクル試験において８００回で接続不良が発生した。これに対して、封止部材よりも被覆層の熱膨張係数が大きい試料Ｎｏ．２〜９では、熱サイクル試験において１２００回以上接続不良が生じなかった。
【００４１】
（実施例２）
表１の試料Ｎｏ．３に対して、絶縁基板の厚みおよび被覆層の厚み（被覆率）を表２のように変える以外は実施例１と同様に配線基板を作製し、評価した。結果は表２に示した。またリペア性の評価を行い表２に示した。
【００４２】
（実施例３）
実施例２の配線基板に対して、絶縁基板の材質を熱膨張係数７．１ｐｐｍ／℃のアルミナ質セラミックスとする以外は実施例２と同様にして配線基板を作製し、評価した。結果は表２に示した。
【００４３】
【表２】
【００４４】
表２に示す結果から明らかなように、被覆層を形成しない試料Ｎｏ．１３、２９では、熱サイクル試験において８００回以下で接続不良が発生した。また、被覆層の厚みが接続端子の取付け高さと同じ厚みである試料Ｎｏ．２２，２５，３４では、被覆層が外部回路基板表面に付着してリペアすることができなかった。
【００４５】
これに対し、本発明である試料では熱サイクル試験において１０００サイクル以上基板の下面の半田によるパッケージＡと外部回路基板Ｃの電気的接続に破壊が見られなかった。中でも、試料Ｎｏ．１８〜２１、２３では１５００サイクルまで破壊が見られなかった。
【００４６】
【発明の効果】
以上詳述したように、本発明の配線基板およびその実装構造では、パッケージの絶縁基板に封止部材を被着した面の裏面に外部回路基板に電気的に接続するための接続端子を形成するとともに、前記封止部材よりも熱膨張係数の大きい熱硬化性樹脂からなる被覆層を前記接続端子取付け部以外の領域に前記接続端子の取付け高さよりも薄く被着形成することにより、絶縁基板の変形を防ぎ、強固に且つ長期にわたり安定した接続状態を維持できるとともに、リペア性が良く、かつ配線基板の放熱性が高い高信頼性の実装構造となる。
【図面の簡単な説明】
【図１】本発明の配線基板を外部回路基板に実装した一例を示す概略断面図である。
【図２】従来のＣＳＰ型パッケージの概略断面図を示す図である。
【符号の説明】
１ 絶縁基板
２ メタライズ配線層
３ 接続端子
４ メタライズ配線層
５ ビアホール導体
６ 接続パッド
７ ボール端子
１０ 接着層
１１ 接続用電極
１２ ワイヤ
１５ 封止部材
１７ 被覆層
２０ 絶縁基体
２１ 配線層
Ａ パッケージ
Ｂ 半導体素子
Ｃ 外部回路基板
【発明の属する技術分野】
本発明は、半導体素子を実装した配線基板およびその実装構造に関し、特に、半導体素子を熱硬化性樹脂にて固定、封止した配線基板およびその実装構造の信頼性の改良に関するものである。
【０００２】
【従来技術】
従来、配線基板は、絶縁基板の表面および／または内部にメタライズ配線層が配設された構造からなる。また、この配線基板の代表的な例として、半導体素子、特にＬＳＩ（大規模集積回路素子）等の半導体集積回路素子を収容するための半導体素子収納用パッケージは、一般に、アルミナやガラスを含有するセラミックスからなる絶縁基板の表面および内部に、タングステン、モリブデン等の高融点金属粉末を主成分とする複数個のメタライズ配線層が配設され、該メタライズ配線層が上部に載置される半導体素子とワイヤーを介して電気的に接続される。
【０００３】
一般に、半導体素子の集積度が高まるほど、半導体素子に形成される電極数も増大するが、これに伴い半導体素子を収納する半導体素子収納用パッケージにおける端子数も増大することになる。近年、パッケージ小型化への要求が高まっており、最近では、チップ面積がパッケージ面積の５０％以上のチップサイズパッケージ（ＣＳＰ）が主流となりつつある。
【０００４】
一方、上記パッケージにおける半導体素子の実装は、半導体素子に形成された接続用電極と、パッケージ側の素子搭載部周辺に形成されたメタライズ層とをワイヤでつなぐワイヤボンディング方式が従来より広く使われている。このワイヤボンディングによる半導体素子の実装においては、半導体素子はパッケージ表面に塗布された熱硬化性樹脂からなる接着層にて接着固定され、さらに熱硬化性樹脂からなる封止部材にて封止される。
【０００５】
さらに、前記半導体素子が装着されたパッケージは、その底面に形成された接続端子と、マザーボード等の外部回路基板表面に形成された配線導体とを電気的に接続して実装される。一般に、この外部回路基板はプリント基板などの樹脂成分を含有する有機質材料、あるいは有機質材料と無機質材料との複合材で構成される。
【０００６】
ところで、前記接続端子に水分や異物が付着するのを防止する目的で前記接続端子が配設された配線基板と外部回路基板との間を樹脂封止する方法が提案されている。また、ＵＳＰ５１４７０８４号公報では、配線基板と外部回路基板との間に前記接続端子の取付け高さより薄いエポキシ樹脂層を形成することにより、基板を外部回路基板上に接続した後で配線基板を付け替えることが容易であること、すなわち配線リペア性が良いとともに、配線基板の放熱性を改善できることが提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したようなＣＳＰ型パッケージは、図２に概略断面図に示すように、絶縁基板３０の厚みが薄いため絶縁基板３０と熱硬化性樹脂からなる封止部材３１との熱膨張係数差により、半導体素子３２の作動時に発する熱で絶縁基板３０がそり等の変形を生じ、これにより接続端子３４と外部回路基板３３との接合界面に応力が集中し、接続端子３４にクラック生じたり、絶縁基板より剥離し、長期にわたり安定に電気的接続状態を維持させることができないという問題があった。
【０００８】
また、上述した接続端子が配設される配線基板と外部回路基板との間を樹脂封止する方法では、配線基板内に発生する応力が配線基板と外部回路基板との間の樹脂層の端部に集中し、かつ樹脂層の剛性が高いためにこの応力集中を緩和することができないことから、該樹脂層の端部からクラック等が発生する恐れがあった。また、リペア性および配線基板の放熱性が悪いという問題があった。
【０００９】
さらに、ＵＳＰ５１４７０８４号公報で提案されたエポキシ樹脂層では、上述した半導体素子を封止する封止部材と絶縁基板との熱膨張差による絶縁基板の変形および接続端子への応力集中を解消するに不十分であった。
【００１０】
本発明は、上記課題を解決するためになされたもので、その目的は、半導体素子を封止部材により封止する配線基板を外部回路基板表面に実装する場合に、配線基板の前記封止部材と絶縁基板との熱膨張差に起因する応力を低減し、接続端子に発生するクラックや剥離を防止できるとともに、配線基板のリペア性が良く、かつ配線基板の放熱性を改善できる配線基板およびその実装構造を提供することにある。
【００１１】
【発明を解決するための手段】
本発明者らは、上記課題に対して検討した結果、配線基板と外部回路基板との間に、半導体素子を封止する封止部材を構成する熱硬化性樹脂の熱膨張係数よりも大きい熱膨張係数を有するとともに、前記接続端子の取付け高さより薄い熱硬化性樹脂からなる被覆層を形成することによって、薄い層であっても配線基板の前記封止部材と絶縁基板との熱膨張差に起因する応力を小さくして、接続端子部に発生するクラックや剥離を低減できるとともに、配線基板のリペア性がよく、かつ配線基板の放熱性を改善できることを知見した。
【００１２】
すなわち、本発明の配線基板は、セラミック絶縁基板と、該セラミック絶縁基板の表面に被着形成されたメタライズ配線層と、前記セラミック絶縁基板表面に接着固定され、前記メタライズ配線層とワイヤによって電気的に接続された半導体素子と、前記ワイヤおよび前記半導体素子を封止するために形成された熱硬化性樹脂からなる封止部材と、外部回路基板に接続するために前記絶縁基板の裏面に取着された接続端子と、を具備するものであって、前記絶縁基板の裏面に前記封止部材よりも４０〜４００℃における熱膨張係数が大きい熱硬化性樹脂からなる被覆層を、前記接続端子取付け部以外の領域に前記接続端子の取付け高さよりも薄く形成したことを特徴とするものである。
【００１３】
なお、前記被覆層のヤング率が５〜２０ＧＰａであることが望ましい。
【００１４】
また、前記封止部材がエポキシ樹脂からなる場合には、前記被覆層が無機質フィラーを含有したエポキシ樹脂、ＢＴレジン、ポリイミド、ＰＰＥ、フッ素樹脂、ポリアミノビスマレイミドから選ばれる少なくとも１種からなることが望ましい。
【００１５】
さらに、本発明の配線基板の実装構造は、セラミック絶縁基板と、該セラミック絶縁基板の表面に被着形成されたメタライズ配線層と、前記セラミック絶縁基板表面に接着固定され、前記メタライズ配線層とワイヤによって電気的に接続された半導体素子と、前記ワイヤおよび前記半導体素子を封止するために形成された熱硬化性樹脂からなる封止部材と、外部回路基板に接続するために前記絶縁基板の裏面に取着された接続端子と、を具備する配線基板を前記接続端子を介して外部回路基板表面に実装するものであって、前記絶縁基板の裏面に前記封止部材よりも４０〜４００℃における熱膨張係数が大きい熱硬化性樹脂からなる被覆層を、前記接続端子取付け部以外の領域に前記接続端子の取付け高さよりも薄く形成したことを特徴とするものである。
【００１６】
【発明の実施の形態】
図１は本発明の配線基板を外部回路基板に実装した一例を示す概略断面図であり、かかる例では、絶縁基板１の表面にメタライズ配線層２が被着形成され、絶縁基板１の表面には半導体素子Ｂが実装されたものであるが、この図ではボールグリッドアレイ（ＢＧＡ）型のチップサイズパッケージを用いた場合の実装構造を示している。なお、図１において、ＡはＢＧＡ型パッケージ、Ｂは半導体素子である。
【００１７】
パッケージＡは、絶縁基板１の表面に半導体素子Ｂと接続されるメタライズ配線層２が形成され、また、絶縁基板１の底面には外部回路基板Ｃと接続するための接続端子３が取り付けられており、メタライズ配線層２と絶縁基板１の内部に形成されたメタライズ配線層４やビアホール導体５を介して電気的に接続された構成となっている。なお、図１においては、接続端子３は、接続パッド６と接続パッド６に半田等により取着されているボール状のボール端子７によって構成されている。
【００１８】
絶縁基板１は、アルミナ、ムライト、窒化珪素、炭化珪素、窒化アルミニウム等の公知の絶縁材料を主成分とするセラミックス、またはホウ珪酸ガラスやリチウム珪酸ガラス等のガラス成分と上述したようなセラミック成分を含有する、いわゆるガラスセラミックス等が使用されるが、本発明においては、４０〜４００℃における熱膨張係数７ｐｐｍ／℃程度のアルミナ質セラミックスまたは熱膨張係数８〜１８ｐｐｍ／℃程度のガラスセラミックスに対して特に有効である。
【００１９】
一方、半導体素子ＢはＳｉ系材料またはＧａ−Ａｓ系材料からなり、フェノール樹脂、ユリア樹脂、メラミン樹脂、エポキシ樹脂、不飽和ポリエステル樹脂、フタル酸ジアリル樹脂、ポリイミド樹脂、シリコーン樹脂、ポリウレタン樹脂等の熱硬化性樹脂からなる接着層１０により絶縁基板１表面に接着固定されている。また、半導体素子Ｂには接続用電極１１が設けられており、接続用電極１１はワイヤ１２によってメタライズ配線層２と電気的に接続されている。また、この半導体素子Ｂおよびワイヤ１２はエポキシ樹脂等からなる熱硬化性樹脂からなる封止部材１５によって完全に被覆されている。
【００２０】
一方、外部回路基板Ｃはプリント基板などの有機樹脂としてエポキシ樹脂、フェノール樹脂、アラミド樹脂、ポリイミド樹脂、ポリオレフィン樹脂から選ばれる少なくとも１種の熱硬化性樹脂を含み、さらには、フィラー成分としてガラスなどを含む、ガラス−エポキシ樹脂、ガラス−ポリイミド樹脂複合材料などの有機樹脂を含む材料からなる絶縁基体２０の表面に、Ｃｕ、Ａｕ、Ａｌ、Ｎｉ、Ｐｂ−Ｓｎから選ばれた少なくとも１種の金属を含む配線層２１が被着形成されたものである。
【００２１】
そして、この外部回路基板Ｃ表面の配線層２１に対して、パッケージＡのボール端子７が半田などのロウ材を介して電気的に接続することにより、パッケージＡが外部回路基板Ｃ表面に実装されている。
【００２２】
本発明によれば、絶縁基板１の裏面に４０〜４００℃における熱膨張係数が封止部材１５よりも大きい熱硬化性樹脂からなる被覆層１７を、接続端子３取付け部以外の領域に接続端子３の取付け高さよりも薄く形成したことが大きな特徴である。
【００２３】
これにより、絶縁基板１の裏面にも圧縮応力を生ぜしめてパッケージの封止部材１５と絶縁基板１との熱膨張差に起因する絶縁基板１のそり等の変形を抑制し、接続端子３に発生するクラックや剥離を低減できるとともに、配線基板のリペア性がよく、かつ配線基板の放熱性を改善できる。
【００２４】
なお、本発明の配線基板の実装構造によれば、パッケージＡと外部回路基板Ｃとの間は金属性の接続端子３を介して接続されることから、接続端子３である金属の可撓性によって絶縁基板１および外部回路基板Ｃの絶縁基体２０との小さい変形を接続端子３が許容することができることから、絶縁基板１と絶縁基体２０との間を樹脂封止した場合に比べて実装信頼性を高めることができる。
【００２５】
また、上記観点から被覆層１７のヤング率は５〜２０ＧＰａであることが望ましい。すなわち、ヤング率が２０ＧＰａを超えると上述した絶縁基板１と絶縁基体２０との小さい変形を許容することができず接続端子３にクラックや剥離が生じるためであり、逆にヤング率が５ＧＰａより小さいと絶縁基板１と封止部材１５との熱膨張差による変形を抑制できないためである。 さらに、被覆層１７の厚みは絶縁基板１と絶縁基体２０との接続高さの２０〜８０％であることが望ましい。この厚みが接続高さの２０％未満では被覆層の効果が弱く配線基板が変形し、半田接続部に破壊が生じる。この厚みが接続高さの８０％を越えると、半導体素子が動作するときの熱を放散することができず、誤動作の原因となったり、絶縁基板１と絶縁基体２０との小さい変形を許容できず接続端子部に応力が著しく集中し、半田接続部に破壊が生じる。被覆層の厚みは３０％〜８０％がより望ましく、さらには４０％〜７０％が最も望ましい。なお、本発明のおける接続端子の取付け高さとは、接続パッド６とボール端子７および半田の合計の高さの意である。
【００２６】
また、被覆層１７の厚みは封止部材１５の平均厚みの１０〜８０％であることが望ましく、これにより絶縁基板１の変形をなくすことができる。さらに、本発明は絶縁基板１の厚みが１．２ｍｍ以下の場合に特に有効である。
【００２７】
被覆層１７は、高熱膨張係数を有するものであり、例えば封止部材１５がエポキシ樹脂からなる場合には、クォーツ等の高熱膨張率を有する無機質フィラーを含有したエポキシ樹脂や、ＢＴレジン、ポリイミド、ＰＰＥ、フッ素樹脂、ポリアミノビスマレイミドから選ばれる少なくとも１種からなることが望ましい。また、絶縁基板１との接着性に優れたものであることが望ましい。
【００２８】
次に、本発明の配線基板の製造方法および実装方法について説明する。
まず、上述したセラミック原料を混合し、これに適宜有機バインダ等を添加してスラリーを調整してシート状に成形した後、所望により、シート状成形体の所定箇所にマイクロドリルやレーザー等によりスルーホールを形成して、ホール内に前記導体ペーストを充填するとともに、該シート状成形体の表面に、銅、金、銀、タングステン、モリブデンなどの金属を含む導体ペーストを印刷塗布することにより、メタライズ配線層４、ビアホール導体５，接続パッド６のパターンを形成する。その後、該シート状成形体を複数積層圧着して積層体を作製した後、これを脱脂後、焼成する。
【００２９】
そして、接続パッド６上にスクリーン印刷等によりフラックスまたは半田ペーストを塗布した表面に、ボール振込治具等により２００〜３００℃にて半田ボールを取着することによりボール端子７を形成することができる。
【００３０】
さらに、絶縁基板の接続端子形成面に、シャワーノズルなどの樹脂充填機器で被覆層１７を形成するための未硬化の熱硬化性樹脂を塗布した後、硬化することによって被覆層１７を形成することができる。
【００３１】
また、上記ＢＧＡ型パッケージＡに半導体素子Ｂを実装するには、絶縁基板１表面に接着層１０を形成するための未硬化（軟質状態）の熱硬化性樹脂を塗布した後、半導体素子Ｂを載置して接着し、約１００乃至２００℃の温度に加熱することにより熱硬化性樹脂を完全硬化して接着層を形成することによりパッケージＡ表面の所定の位置に固定することができる。
【００３２】
その後、ワイヤ１２にて半導体素子Ｂの接続用電極１１とパッケージＡのメタライズ配線層２とを接続し、封止部材１５を形成するための未硬化（軟質状態）の熱硬化性樹脂を半導体素子およびワイヤ１２を覆うように絶縁基板１のほぼ全面にわたって塗布し、硬化することにより封止部材１５を形成することができる。
【００３３】
かかるパッケージおよび実装構造において、封止部材１５および被覆層１７の硬化に伴う収縮によって絶縁基板の両表面に圧縮応力を付勢せしめてパッケージＡの強度を高めることができる。
【００３４】
【実施例】
（実施例１）
厚み０．８ｍｍ、熱膨張係数１１．５ｐｐｍ／℃のガラスセラミックスを用意した。その表面に半導体素子と接続される接続パッドを含むメタライズ配線層、内部配線層およびビアホール導体、底面にボール端子を取り付けるための１４４個の接続パッドを導体ペーストにより印刷、あるいは充填し、脱バインダ処理した後、焼成した。
【００３５】
そして、この基板の下面の接続パッドに、直径が０．５ｍｍの高融点半田（Ｓｎ：Ｐｂ重量比＝１０：９０）ボールを低融点半田（Ｓｎ：Ｐｂ重量比＝６３：３７）により取り付け、これに被覆層を形成するための未硬化の表１の熱硬化性樹脂をシャワーノズル等を取付けたディスペンサーにより注入し、硬化させることにより、表１の種類および厚みの被覆層を形成してパッケージＡを作製した。なお、被覆層の厚みについては、（被覆層の厚み）／（接続端子取付け高さ）で表される値を被覆率として被覆率が７０％となる厚みに形成した。また、作製したパッケージの寸法は、縦１３ｍｍ×横１３ｍｍ×厚みが０．４ｍｍである。
【００３６】
一方、シリコン（Ｓｉ）からなり、４０〜４００℃における熱膨張係数が２．６ｐｐｍ／℃、縦８ｍｍ×横８ｍｍの半導体素子Ｂを準備し、これを上記パッケージＡと（ポリアミドビスマレイミド（ＰＡＢＭＩ））の熱硬化性樹脂からなる接着剤にて接続した。さらには、ワイヤにより半導体素子ＢとパッケージＡを電気的に接続し、半導体素子Ｂをエポキシ樹脂からなる封止部材により封止した。なお、封止部材の平均厚みは０．１５ｍｍであった。
【００３７】
さらに、半導体素子Ｂを実装したパッケージＡに対し接続端子３を介して４０〜４００℃における熱膨張係数が１５ｐｐｍ／℃のプリント板からなる外部回路基板表面に形成された銅からなる配線層と接続することにより実装した。
【００３８】
（熱サイクル試験）
得られたパッケージＡを外部回路基板Ｃ上に実装した半導体素子実装配線基板の実装構造において、大気中、−４０℃にて２５分保持し、ついで１２５℃にて２５分保持することを１サイクルとした熱サイクル試験を最高１５００サイクルまで繰り返した。そして５０サイクル毎に、基板の下面の半田によるパッケージＡと外部回路基板Ｃの電気的接続の確認を行い、接続不良が生じた回数を測定した。結果を表１に示す。
【００３９】
【表１】
表１の結果から明らかなように、封止部材と被覆層とを同じ材質にて形成し、両者の熱膨張係数が同じである試料Ｎｏ．１は、熱サイクル試験において８００回で接続不良が発生した。これに対して、封止部材よりも被覆層の熱膨張係数が大きい試料Ｎｏ．２〜９では、熱サイクル試験において１２００回以上接続不良が生じなかった。
【００４１】
（実施例２）
表１の試料Ｎｏ．３に対して、絶縁基板の厚みおよび被覆層の厚み（被覆率）を表２のように変える以外は実施例１と同様に配線基板を作製し、評価した。結果は表２に示した。またリペア性の評価を行い表２に示した。
【００４２】
（実施例３）
実施例２の配線基板に対して、絶縁基板の材質を熱膨張係数７．１ｐｐｍ／℃のアルミナ質セラミックスとする以外は実施例２と同様にして配線基板を作製し、評価した。結果は表２に示した。
【００４３】
【表２】
表２に示す結果から明らかなように、被覆層を形成しない試料Ｎｏ．１３、２９では、熱サイクル試験において８００回以下で接続不良が発生した。また、被覆層の厚みが接続端子の取付け高さと同じ厚みである試料Ｎｏ．２２，２５，３４では、被覆層が外部回路基板表面に付着してリペアすることができなかった。
【００４５】
これに対し、本発明である試料では熱サイクル試験において１０００サイクル以上基板の下面の半田によるパッケージＡと外部回路基板Ｃの電気的接続に破壊が見られなかった。中でも、試料Ｎｏ．１８〜２１、２３では１５００サイクルまで破壊が見られなかった。
【００４６】
【発明の効果】
以上詳述したように、本発明の配線基板およびその実装構造では、パッケージの絶縁基板に封止部材を被着した面の裏面に外部回路基板に電気的に接続するための接続端子を形成するとともに、前記封止部材よりも熱膨張係数の大きい熱硬化性樹脂からなる被覆層を前記接続端子取付け部以外の領域に前記接続端子の取付け高さよりも薄く被着形成することにより、絶縁基板の変形を防ぎ、強固に且つ長期にわたり安定した接続状態を維持できるとともに、リペア性が良く、かつ配線基板の放熱性が高い高信頼性の実装構造となる。
【図面の簡単な説明】
【図１】本発明の配線基板を外部回路基板に実装した一例を示す概略断面図である。
【図２】従来のＣＳＰ型パッケージの概略断面図を示す図である。
【符号の説明】
１ 絶縁基板
２ メタライズ配線層
３ 接続端子
４ メタライズ配線層
５ ビアホール導体
６ 接続パッド
７ ボール端子
１０ 接着層
１１ 接続用電極
１２ ワイヤ
１５ 封止部材
１７ 被覆層
２０ 絶縁基体
２１ 配線層
Ａ パッケージ
Ｂ 半導体素子
Ｃ 外部回路基板
Claims (4)
- セラミック絶縁基板と、該セラミック絶縁基板の表面に被着形成されたメタライズ配線層と、前記セラミック絶縁基板表面に接着固定され、前記メタライズ配線層とワイヤによって電気的に接続された半導体素子と、前記ワイヤおよび前記半導体素子を封止するために形成された熱硬化性樹脂からなる封止部材と、外部回路基板に接続するために前記絶縁基板の裏面に取着された接続端子と、を具備する配線基板において、前記絶縁基板の裏面に前記封止部材よりも４０〜４００℃における熱膨張係数が大きい熱硬化性樹脂からなる被覆層を、前記接続端子取付け部以外の領域に前記接続端子の取付け高さよりも薄く形成したことを特徴とする配線基板。
- 前記被覆層のヤング率が５〜２０ＧＰａであることを特徴とする請求項１記載の配線基板。
- 前記封止部材がエポキシ樹脂からなるとともに、前記被覆層が無機質フィラーを含有したエポキシ樹脂、ＢＴレジン、ポリイミド、ＰＰＥ、フッ素樹脂、ポリアミノビスマレイミドから選ばれる少なくとも１種からなることを特徴とする請求項１または２記載の配線基板。
- セラミック絶縁基板と、該セラミック絶縁基板の表面に被着形成されたメタライズ配線層と、セラミック絶縁基板表面に接着固定され、前記メタライズ配線層とワイヤによって電気的に接続された半導体素子と、前記ワイヤおよび前記半導体素子を封止するために形成された熱硬化性樹脂からなる封止部材と、外部回路基板に接続するために前記絶縁基板の裏面に取着された接続端子と、を具備する配線基板を前記接続端子を介して外部回路基板表面に実装する配線基板の実装構造において、前記絶縁基板の裏面に前記封止部材よりも４０〜４００℃における熱膨張係数が大きい熱硬化性樹脂からなる被覆層を、前記接続端子取付け部以外の領域に前記接続端子の取付け高さよりも薄く形成したことを特徴とする配線基板の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15097999A JP4071893B2 (ja) | 1999-05-31 | 1999-05-31 | 配線基板およびその実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15097999A JP4071893B2 (ja) | 1999-05-31 | 1999-05-31 | 配線基板およびその実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340707A JP2000340707A (ja) | 2000-12-08 |
| JP4071893B2 true JP4071893B2 (ja) | 2008-04-02 |
Family
ID=15508644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15097999A Expired - Fee Related JP4071893B2 (ja) | 1999-05-31 | 1999-05-31 | 配線基板およびその実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4071893B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010050185A1 (ja) | 2008-10-27 | 2010-05-06 | パナソニック株式会社 | 半導体の実装構造体およびその製造方法 |
-
1999
- 1999-05-31 JP JP15097999A patent/JP4071893B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000340707A (ja) | 2000-12-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050120 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050513 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050518 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050701 |
|
| A61 | First payment of annual fees (during grant procedure) |
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