JP3336240B2 - 半導体素子実装基板 - Google Patents

半導体素子実装基板

Info

Publication number
JP3336240B2
JP3336240B2 JP32844697A JP32844697A JP3336240B2 JP 3336240 B2 JP3336240 B2 JP 3336240B2 JP 32844697 A JP32844697 A JP 32844697A JP 32844697 A JP32844697 A JP 32844697A JP 3336240 B2 JP3336240 B2 JP 3336240B2
Authority
JP
Japan
Prior art keywords
semiconductor element
thermal expansion
package
resin
insulating substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP32844697A
Other languages
English (en)
Other versions
JPH11163002A (ja
Inventor
昌彦 東
浩一 山口
正也 國分
謙一 永江
保秀 民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=18210372&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP3336240(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP32844697A priority Critical patent/JP3336240B2/ja
Publication of JPH11163002A publication Critical patent/JPH11163002A/ja
Application granted granted Critical
Publication of JP3336240B2 publication Critical patent/JP3336240B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Die Bonding (AREA)
  • Compositions Of Macromolecular Compounds (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子を実装
した配線基板に関し、 特に大型形状の表面実装型の高熱
膨張特性を有する絶縁基板を具備する配線基板上に、半
導体素子を熱硬化性樹脂を用いて、固定および封止する
にあたり、熱履歴特性、使用耐久性、信頼性の改良に関
するものである。
【0002】
【従来技術】従来、配線基板は、絶縁基板の表面あるい
は内部にメタライズ配線層が配設された構造からなる。
また、この配線基板の代表的な例として、半導体素子、
特にLSI(大規模集積回路素子)等の半導体集積回路
素子を載置するための半導体素子収納用パッケージは、
一般にアルミナセラミックスからなる絶縁基板の表面お
よび内部に、タングステン、モリブデン等の高融点金属
粉末から成る複数個のメタライズ配線層が配設され、上
部に載置される半導体素子とワイヤーを介して電気的に
接続される。
【0003】一般に、半導体素子の集積度が高まるほ
ど、半導体素子に形成される電極数も増大するが、これ
に伴いこれを収納する半導体収納用パッケージにおける
端子数も増大することになる。さらに年々、パッケージ
小型化への要求が高まっており、最近では、チップ面積
がパッケージの面積の50%以上のチップサイズパッケ
ージ(CSP)が主流となりつつある。
【0004】また、パッケージにおける半導体素子の実
装は、半導体素子に形成された接続用電極と、パッケー
ジ側の素子搭載部周辺に形成されたメタライズ層とをと
をワイヤーでつなぐワイヤボンディング方式が従来より
広く使われている。このワイヤーボンディングによる半
導体素子の実装においては、半導体素子は、熱硬化性樹
脂をパッケージとの間に塗布し、 硬化接着して固定され
る。
【0005】さらに、前記半導体素子が装着されたパッ
ケージ(配線基板) は、その底面に形成された接続端子
と、マザーボード等の外部電気回路基板表面に形成され
た配線導体とをロウ材などの導電性接着剤によって電気
的に接続して実装される。一般に、この外部電気回路基
板は、プリント基板などの樹脂成分を含有する有機質材
料、あるいは有機質材料と無機質材料との複合材で構成
される。
【0006】
【発明が解決しようとする課題】上記の配線基板におけ
る絶縁基板として従来より使用されているアルミナ、ム
ライトなどのセラミックスは、200MPa以上の高強
度を有し、しかもメタライズ配線層などとの多層化技術
として信頼性の高い点で多用されているが、半導体素子
を載置、実装した場合、半導体素子の作動時に発する熱
が絶縁基板と外部電気回路基板の両方に繰り返し印加さ
れると、前記樹脂成分を含む外部電気回路基板と前記セ
ラミック絶縁基板との熱膨張係数差が10ppm/℃以
上と大きいために、熱応力歪みが発生する。また、ヤン
グ率が300GPa以上と大きいために基板自体が変形
しにくいために高い熱応力が集中することになる。
【0007】この熱応力は、搭載される半導体素子にお
ける電極数およびパッケージにおける接続端子数が30
0以下と比較的少ない場合には、半導体素子から発生す
る熱応力も小さいが、電極数や接続端子数が300以上
の場合には、半導体素子からの発熱量も大きく、しかも
パッケージ自体も大型化し、半導体素子の作動/停止に
よりこれがパッケージの半導体素子の実装部に繰り返し
印加されると、パッケージの外部電気回路基板との接続
端子の外周部及び界面に応力が集中し、パッケージの接
続端子が絶縁基板から剥離したり、パッケージの接続端
子を外部電気回路の配線導体に長期にわたり安定に電気
的接続させることができないという致命的な欠点を有し
ていた。
【0008】この不都合を解消するため、本出願人は、
先に従来のアルミナ、ムライト等のセラミックスに替え
て、外部電気回路基板と近似した熱膨張係数を有する高
熱膨張のセラミックス、例えば、特願平8−32203
8号に記載されているようなガラスセラミック焼結体を
絶縁基板材料として用いることが検討された。
【0009】この熱膨張のガラスセラミックスは、熱膨
張係数が8乃至25ppm/℃とアルミナに比較してか
なり高く、また、ヤング率が200GPa以下と低く、
上記したパッケージと外部電気回路基板の接続部との間
に生ずる接続不良は回避できる。しかしながら、このよ
うな高熱膨張のガラスセラミック焼結体を絶縁基板材料
として用いた配線基板においては、シリコンより成る半
導体素子(熱膨張係数:2乃至3ppm/℃) との熱膨
張差が逆に大きくなり、半導体素子の接続用電極と絶縁
基板に設けられたメタライズ配線層との間に接続不良が
発生したり、この熱膨張差による応力で、低いヤング率
によって配線基板自体に反りが発生し、外部電気回路基
板との接続部に不良が発生するなどの新たな問題を生ず
る。この配線基板自体の反りの発生は、CSP型パッケ
ージにおいて特に顕著である。
【0010】従って、本発明は、高熱膨張の配線基板表
面に対して、半導体素子を作動/停止による熱サイクル
の印加に対しても、強固に且つ長期にわたり安定した接
続状態を維持できる半導体素子実装基板を提供すること
を目的とするものである。
【0011】
【課題を解決するための手段】本発明者らは、上記した
半導体素子の高熱膨張の絶縁基板を具備した配線基板へ
の実装時において発生する熱応力を緩和させる方法につ
いて種々検討を重ねた結果、パッケージ上に半導体素子
を接着固定させるのに用いる熱硬化性樹脂の熱膨張係数
とヤング率を特定範囲に制御することにより、発生した
熱応力が吸収され、応力歪みが緩和される結果、前記目
的が達成されることを見いだし、本発明に至った。
【0012】即ち、本発明の半導体素子実装基板は、4
0℃から400℃における熱膨張係数が8〜25ppm
/℃、ヤング率が200GPa以下の絶縁基板の表面に
メタライズ配線層を被着形成してなる配線基板の表面
に、接続用電極を具備する半導体素子を熱硬化性樹脂に
より接着固定し、前記メタライズ配線層と前記接続用電
極とを導電性接続部材によって接続してなる半導体素子
実装基板において、前記固定用の熱硬化性樹脂の−40
℃〜25℃における熱膨張係数が10〜40ppm/℃
であり、かつ前記温度範囲におけるヤング率が5〜10
GPaであることを特徴とするものであり、前記熱硬化
性樹脂は、フェノールノボラック型エポキシ樹脂または
クレゾールノボラック型エポキシ樹脂のいずれかからな
ることが望ましい。さらに、本発明によれば、前記半導
体素子の面積が前記配線基板の面積の80%以上である
ことが特に望ましい。
【0013】本発明の半導体素子実装基板においては、
半導体素子と配線基板における絶縁基板の熱膨張係数の
差によって生ずる熱応力を、半導体素子を接着固定する
熱硬化性樹脂として、前記特定の熱膨張係数とヤング率
とを有する熱硬化性樹脂を用いることにより、半導体素
子の配線基板への接合部を補強すると共に、熱応力の低
減化、分散化を図ることができる結果,半導体素子と配
線基板との間に発生する応力の集中が回避され、半導体
素子と配線基板との間で接続不良を起こすことが無く、
長期にわたり確実に、強固な電気的接続が保持され、長
期使用に対しても高い信頼性が担保される。
【0014】
【発明の実施の形態】以下に、本発明の半導体実装配線
基板を図面に基づき詳細に説明する。 図1は、本発明の
半導体実装基板の一例を示す図であり、かかる例では、
絶縁基板の表面にメタライズ配線層が被着形成された配
線基板の表面に半導体素子が実装されたものであるが、
この図1では、配線基板としてボールグリッドアレイ
(BGA)型のチップサイズパッケージを用いた場合の
実装構造を示している。なお、図1において、AはBG
A型パッケージ、Bは半導体素子である。
【0015】パッケージAによれば、絶縁基板1の表面
には、半導体素子Bと接続されるメタライズ配線層2が
形成されている。また、絶縁基板1の底面には、外部電
気回路基板と接続するための接続端子3が取り付けられ
ており、この接続端子3は、メタライズ配線層2と、絶
縁基板1の内部に形成されたメタライズ配線層4やビア
ホール導体5を介して電気的に接続されている。図1の
BGA型パッケージにおいては、接続端子3は、ボール
状の半田ボールにより構成され、絶縁基板1の底面に形
成された接続パッド6に対して半田等により取着されて
いる。
【0016】一方、半導体素子Bは、Si材料からな
り、熱硬化性樹脂7により絶縁基板1表面に接着固定さ
れている。また、半導体素子Bには、接続用電極8が設
けられており、この接続用電極8はワイヤー9などの導
電性接続部材によってメタライズ配線層2と電気的に接
続されている。また、この半導体素子Bおよびワイヤー
9は封止用樹脂10によって完全に被覆されている。
【0017】上記BGA型パッケージAに半導体素子B
を実装するには、絶縁基板1表面に未硬化(軟質状態)
の熱硬化性樹脂を塗布した後、半導体素子Bを載置して
接着した後、約100乃至200度の温度に加熱するこ
とにより熱硬化性樹脂を完全硬化して固定される。
【0018】また、半導体素子Bが実装されたパッケー
ジAは、絶縁基体11の表面に配線導体12が形成され
た外部電気回路基板Cに対して、パッケージAの接続端
子3を配線導体12に対して、半田などのロウ材により
接着して、パッケージAが基板Cに実装される。
【0019】本発明によれば、上記絶縁基板1が、40
乃至400℃における熱膨張係数が8乃至25ppm/
℃、同温度範囲におけるヤング率が200GPa以下で
あることが必要である。このように絶縁基板の熱膨張係
数を上記の範囲に調整することにより、配線基板をプリ
ント基板などの有機樹脂を含む絶縁基板からなる外部電
気回路基板に対して長期に安定した実装構造が提供でき
る。
【0020】また、この配線基板における絶縁基板は、
40乃至400℃でのヤング率が200GPa以下、特
に150GPa以下のセラミック焼結体からなることが
望ましい。これはヤング率が200GPaよりも高い
と、高温もしくは低温においてパッケージの変形が小さ
く、そのため発生応力が高くなる可能性があるためであ
る。
【0021】このような焼結体として、例えば、前記特
願平8−322038号の明細書中に記載されているよ
うなリチウム珪酸系ガラス、PbO系ガラス、ZnO系
ガラス、BaO系ガラス等の高熱膨張の結晶化ガラス粉
末に対して、エンステタイト、フォルステライト、フォ
ルステライト、クオーツ、トリジマイト、クリストバラ
イト、MgO、ZrO2 、ペタライト、ネフェリン等の
各種高熱膨張のセラミックフィラーを混合し、800〜
1050℃で焼成して得られる。
【0022】特に好適な焼結体としては、Li2 Oを5
乃至30重量%含有する屈伏点が400℃乃至800℃
のリチウム珪酸ガラスを20乃至80体積%と、必須成
分としてフォルステライトと、クオーツやクリストバラ
イトなどのSiO2 系フィラーとを20乃至80体積%
の割合で含有する成形体を焼成して得られた焼結体を挙
げることができる。
【0023】この焼結体は、 均質の製品を再現性良く比
較的容易に製造できるだけでなく、ガラス成分として、
上記Li2 Oを5乃至30重量%含有するリチウム珪酸
ガラスを用いることにより、焼結後の焼結体中に高熱膨
張のリチウムシリケート(例えば、Li2 SiO3 )を
析出することができ、屈伏点が比較的低く、ガラスの添
加量が少なくても低温焼成が可能であるために、Cu、
Ag等からなるメタライズ配線層と同時に焼成すること
ができるため好都合である。
【0024】さらに、用いるリチウム珪酸ガラスの屈伏
点が400℃乃至800℃であることにより、ガラス含
有量を低減しフィラー量を増加することができ、また焼
成収縮開始温度を上昇することが可能である。それによ
り、成形時に添加された有機樹脂等の成形用バインダー
を効率的に除去できるとともに、絶縁体と同時焼成され
るメタライズ層との焼成条件をマッチングさせることが
できる。
【0025】また、本発明によれば、半導体素子Bを接
着固定するための熱硬化性樹脂7が、硬化後の−40乃
至25℃における熱膨張係数が10乃至40ppm/℃
で、同様の温度範囲におけるヤング率が5乃至10GP
aであることが重要である。この熱硬化性樹脂の熱膨張
係数が10ppm/℃より低い場合、高温または低温時
の熱膨張、収縮が小さく半導体素子を圧迫し、高応力が
生じてしまい、また、40ppm/℃を越える場合は逆
に高温低温時の熱膨張収縮が大きく、同様に半導体素子
に高応力が生じる。熱膨張係数の好ましい範囲は、10
〜30ppm/℃である。
【0026】また、ヤング率が5GPaより低いと、熱
硬化性樹脂の変形が大きく、半導体素子と絶縁基板との
接続が不十分となり、10GPaより大きいと変形量が
小さく半導体素子と絶縁基板との熱膨張差の違いにより
反りが発生し高応力が生じてしまう。ヤング率の好まし
い範囲は、7〜9GPaである。
【0027】このような特性を有する熱硬化性樹脂とし
ては、上記の特性を満足するものであれば、特に限定す
るものではないが、例えば、例えば、フェノール樹脂、
ユリア樹脂、 メラミン樹脂、 エポキシ樹脂、 不飽和ポリ
エステル樹脂、 フタル酸ジアリル樹脂、 ポリイミド樹
脂、 シリコーン樹脂、 ポリウレタン樹脂などを挙げるこ
とができる。
【0028】これらの内でも、 ビスフェノール系エポキ
シ樹脂、 フェノールノボラック系エポキシ樹脂、 クレゾ
ールノボラック系エポキシ樹脂、 ブロム化エポキシ樹
脂、 脂環式エポキシ樹脂などのエポキシ系樹脂が特に好
ましく、さらには、フェノールノボラック型エポキシ樹
脂、クレゾールノボラック型エポキシ樹脂が硬化温度が
低く、硬化時の発生応力が小さい点で最も望ましい。
【0029】また、熱硬化性樹脂7のヤング率および熱
膨張係数を前記の範囲に制御するためには、前に熱硬化
性樹脂に対して、石英ガラス、アルミナ、マイカ、ジル
コニウムシリケート、リチウムシリケート等の無機質フ
ィラーを樹脂100重量部に対して、10〜200重量
部の割合で配合することにより調整できる。
【0030】本発明に於いては、既に前述したように配
線基板を形成する絶縁基板はヤング率が200GPa以
下であると共に、その40〜400℃における熱膨張係
数が8乃至25ppm/℃であることがより好ましい。
【0031】前述した高熱膨張を有する絶縁基板を具備
する配線基板に対して、前記特定範囲の熱膨張係数およ
びヤング率を有する熱硬化性樹脂により半導体素子を接
着固定することにより、半導体素子の作動に伴う発熱に
より、配線基板と半導体素子の熱膨張差に起因して発生
した熱応力を絶縁基板のたわみと歪みによって吸収でき
発生する熱応力自体を小さくすることができる。
【0032】なお、図1において、半導体素子Bおよび
ワイヤを封止する樹脂としては、エポキシ樹脂、フェノ
ール樹脂、メラミン樹脂、ポリイミド樹脂、シリコーン
樹脂等が用いられるが、特にこれらの封止用樹脂は、低
温で硬化が可能なフェノールノボラック型やクレゾール
ノボラック型などのエポキシ樹脂が特に望ましい。
【0033】
【実施例】表1に示す各種セラミック材料について、5
×4×40mmの形状の焼結体を作製した後、各焼結体
について40〜400℃における熱膨張係数およびヤン
グ率を測定し表1に示した。
【0034】また、表1に示す各種セラミック材料を絶
縁基板として用いて、その表面に半導体素子と接続され
る接続パッドを含む配線層、内部配線層およびビアホー
ル導体、底面にボール状端子を取り付けるための接続パ
ッドを銅ペーストの印刷、あるいは充填により周知の方
法に従って、同時焼成して形成した。そして、底面の接
続パッドには、高融点半田(Sn:Pb重量比=10:
90)からなるボール状端子を低融点半田(Sn:Pb
重量比63:37)により取り付けて配線基板を作製し
た。作製した配線基板は、縦×横が13mm×13m
m、厚みが0.4mmとした。
【0035】一方、Siからなり40〜400℃におけ
る熱膨張係数が2.6ppm/℃の半導体素子を準備
し、これを配線基板上面に表2に示す各種の熱硬化性樹
脂に対して石英ガラスまたはアルミナを表2の比率で配
合し、混練して調整したペースト上の熱硬化性樹脂を塗
布し、その上に10mm×10mmのサイズの半導体素
子を載置し、大気雰囲気中で180℃で2時間熱処理
し、熱硬化性樹脂を硬化させて半導体素子を配線基板に
固着した。
【0036】そして、半導体素子の接続用電極と、配線
基板表面の接続パッドとを金によるワイヤボンディング
により電気的に接続し、さらに、この半導体素子とワイ
ヤボンディング部をフェノールノボラック型エポキシ樹
脂からなる封止用樹脂を流して150℃に加熱硬化して
封止用樹脂を硬化させた。
【0037】(熱サイクル試験)上記のようにして半導
体素子をパッケージ用配線基板に実装したものをガラス
エポキシ基板からなる40〜200℃における熱膨張係
数が15ppm/℃の絶縁基体の表面に銅箔からなる配
線導体が形成されたプリント基板を準備し、上記のパッ
ケージ用配線基板をプリント基板の上の配線導体とパッ
ケージ用絶縁基板の接続端子が接続されるように位置合
わせして低融点半田を用いてN2 雰囲気中で260℃で
3分間熱処理してパッケージをプリント基板の表面に実
装した。
【0038】このようにしてパッケージをプリント基板
に実装したものを大気の雰囲気にて−40℃と125℃
の各温度に制御した恒温槽に試験サンプルを15分/1
5分の保持を1サイクルとして最高1000サイクル繰
り返した。
【0039】そして、100サイクル毎にパッケージと
外部電気回路基板の配線導体との電気抵抗を測定し電気
抵抗に変化が現れるまでのサイクル数をカウントした。
結果を表2に示す。
【0040】
【表1】
【0041】
【表2】
【0042】表1、表2より明らかなように、固定用の
熱硬化性樹脂として、熱膨張係数が10〜40ppm/
℃、ヤング率が5〜10GPaの樹脂を用いた試料N
o.4,5,9,10,11,16,17,21,22
では、パッケージと外部電気回路基板との間に電気抵抗
変化は熱サイクル1000回まで全く見られず、極めて
安定で良好な電気的接続状態を維持できた。
【0043】これに対して、熱膨張係数またはヤング率
が上記の範囲を逸脱する試料No.1,2,3,6,7,
8,12,13,14,15,18,19,20,2
3,24では1000サイクル未満で抵抗変化が検出さ
れ、実装後の信頼性に欠けることがわかった。
【0044】
【発明の効果】上述したように、本発明の配線基板の実
装構造によれば、半導体素子を高熱膨張の配線基板上に
実装した場合に、両者の熱膨張係数の差に起因する応力
発生を緩和し、半導体素子と配線基板とを長期間にわた
り正確、かつ強固に電気的接続させることが可能とな
る。
【図面の簡単な説明】
【図1】本発明におけるボールグリッドアレイ型の半導
体素子収納用パッケージにおけるの半導体素子の実装構
造を説明するための断面図である。
【符号の説明】
1 絶縁基板 2 メタライズ配線層 3 接続端子 6 接続パッド 7 固定用熱硬化性樹脂 8 電極パッド 9 ワイヤ 10 封止用樹脂 11 絶縁基体 12 配線導体 A 配線基板(パッケージ) B 半導体素子 C 外部電気回路基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 民 保秀 鹿児島県国分市山下町1番4号 京セラ 株式会社総合研究所内 (56)参考文献 特開 平4−123442(JP,A) 特開 平6−61303(JP,A) 特開 平11−148068(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/52

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】40℃から400℃における熱膨張係数が
    8〜25ppm/℃、ヤング率が200GPa以下の絶
    縁基板の表面にメタライズ配線層を被着形成してなる配
    線基板の表面に、接続用電極を具備する半導体素子を熱
    硬化性樹脂により接着固定し、前記メタライズ配線層と
    前記接続用電極とを導電性接続部材によって接続してな
    る半導体素子実装基板において、前記固定用の熱硬化性
    樹脂の−40℃〜25℃における熱膨張係数が10〜4
    0ppm/℃であり、かつ前記温度範囲におけるヤング
    率が5〜10GPaであることを特徴とする半導体素子
    実装基板。
  2. 【請求項2】前記熱硬化性樹脂が、 フェノールノボラッ
    ク型エポキシ樹脂、 クレゾールノボラック型エポキシ樹
    脂のいずれかである請求項1記載の半導体素子実装基
    板。
  3. 【請求項3】前記半導体素子の面積が前記配線基板の面
    積の80%以上であることを特徴とする請求項1記載の
    半導体素子実装基板。
JP32844697A 1997-11-28 1997-11-28 半導体素子実装基板 Expired - Fee Related JP3336240B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32844697A JP3336240B2 (ja) 1997-11-28 1997-11-28 半導体素子実装基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32844697A JP3336240B2 (ja) 1997-11-28 1997-11-28 半導体素子実装基板

Publications (2)

Publication Number Publication Date
JPH11163002A JPH11163002A (ja) 1999-06-18
JP3336240B2 true JP3336240B2 (ja) 2002-10-21

Family

ID=18210372

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32844697A Expired - Fee Related JP3336240B2 (ja) 1997-11-28 1997-11-28 半導体素子実装基板

Country Status (1)

Country Link
JP (1) JP3336240B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015649A (ja) * 1999-06-29 2001-01-19 Kyocera Corp 半導体素子実装用配線基板および配線基板実装構造
JP2001035953A (ja) * 1999-07-16 2001-02-09 Hitachi Ltd 半導体装置
JP2001217350A (ja) * 2000-01-31 2001-08-10 Kyocera Corp 半導体素子搭載配線基板の実装構造
KR100651800B1 (ko) * 2000-12-21 2006-11-30 삼성테크윈 주식회사 반도체 팩키지용 접착제 및, 그것을 구비한 반도체 팩키지
JP3563387B2 (ja) * 2001-01-23 2004-09-08 Necエレクトロニクス株式会社 半導体装置用導電性硬化樹脂及び半導体装置
WO2006100738A1 (ja) * 2005-03-18 2006-09-28 Fujitsu Limited 半導体装置及びその製造方法
KR100924705B1 (ko) 2005-03-18 2009-11-04 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 장치
DE102014115099B4 (de) * 2014-10-16 2021-05-06 Infineon Technologies Ag Elektronisches Modul mit elektrisch isolierender Struktur mit Material mit niedrigem Elastizitätsmodul und Verfahren zur Herstellung eines elektronischen Moduls
JP2016090413A (ja) 2014-11-06 2016-05-23 日立オートモティブシステムズ株式会社 熱式空気流量計
JP2016139648A (ja) * 2015-01-26 2016-08-04 株式会社東芝 半導体装置及びその製造方法
JP2020079808A (ja) * 2020-03-02 2020-05-28 日立オートモティブシステムズ株式会社 熱式空気流量計

Also Published As

Publication number Publication date
JPH11163002A (ja) 1999-06-18

Similar Documents

Publication Publication Date Title
US5550408A (en) Semiconductor device
US5436503A (en) Semiconductor device and method of manufacturing the same
US5121298A (en) Controlled adhesion conductor
JP3336240B2 (ja) 半導体素子実装基板
US5122929A (en) Method of achieving selective inhibition and control of adhesion in thick-film conductors
JP3318498B2 (ja) 半導体素子実装用回路基板
JP3631638B2 (ja) 半導体素子用パッケージの実装構造
JP3842478B2 (ja) 半導体素子実装配線基板の実装構造
JP2001338999A (ja) 半導体素子収納用パッケージ
JP2000252392A (ja) 半導体素子搭載配線基板およびその実装構造
JP2001015649A (ja) 半導体素子実装用配線基板および配線基板実装構造
JP3502759B2 (ja) 半導体素子の実装構造、並びに配線基板の実装構造
JP2000114424A (ja) 半導体素子実装基板
JP3347583B2 (ja) 配線基板の実装構造
JP2001244390A (ja) 半導体素子用パッケージおよびその実装構造
JP3610239B2 (ja) 半導体素子搭載用配線基板およびその実装構造
JP4071893B2 (ja) 配線基板およびその実装構造
JP2000022017A (ja) セラミック配線基板およびその実装構造
JP2000188362A (ja) 半導体素子の実装構造
JPS638621B2 (ja)
JP3210837B2 (ja) 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JP2001185643A (ja) エリアアレイ実装用パッケージ基板およびこれを用いた半導体装置
JP2001102492A (ja) 配線基板およびその実装構造
JP2001217350A (ja) 半導体素子搭載配線基板の実装構造
JP3692215B2 (ja) 配線基板の実装構造

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080802

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080802

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090802

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090802

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100802

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100802

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110802

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110802

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120802

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130802

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees