JP2001185643A - エリアアレイ実装用パッケージ基板およびこれを用いた半導体装置 - Google Patents
エリアアレイ実装用パッケージ基板およびこれを用いた半導体装置Info
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Abstract
(57)【要約】
【課題】 ハンダボールの大径化、実装工程の増
加、半導体チップとパッケージ基板との接続信頼性の低
化という問題を発生させることなく、パッケージ基板と
マザー基板との熱膨張係数差に起因する応力を低減する
ことを可能とするエリアアレイ実装用パッケージ基板と
これを用いた半導体装置の提供を課題とする。 【解決手段】 熱膨張係数が２〜４ｐｐｍのセラミック
ス基板と、熱膨張係数が１０〜１６ｐｐｍのセラミック
ス基板とで、熱膨張係数が５〜５０ｐｐｍ、ヤング率が
１０〜２０００ｋｇｆ／ｍｍ2高温耐熱性フィルムを挟
持し、半導体素子搭載用電極とマザー基板接合用電極と
をパッケージ基板内で導通可能に構成する。
加、半導体チップとパッケージ基板との接続信頼性の低
化という問題を発生させることなく、パッケージ基板と
マザー基板との熱膨張係数差に起因する応力を低減する
ことを可能とするエリアアレイ実装用パッケージ基板と
これを用いた半導体装置の提供を課題とする。 【解決手段】 熱膨張係数が２〜４ｐｐｍのセラミック
ス基板と、熱膨張係数が１０〜１６ｐｐｍのセラミック
ス基板とで、熱膨張係数が５〜５０ｐｐｍ、ヤング率が
１０〜２０００ｋｇｆ／ｍｍ2高温耐熱性フィルムを挟
持し、半導体素子搭載用電極とマザー基板接合用電極と
をパッケージ基板内で導通可能に構成する。
Description
【０００１】
【発明の属する技術分野】本発明はＢＧＡ，ＣＳＰなど
のエリアアレイ実装用パッケージ基板に関し、特にマザ
ー基板との接合に際し、両者の熱膨張係数差に起因する
応力を低減可能なエリアアレイ実装用パッケージ基板に
関する。
のエリアアレイ実装用パッケージ基板に関し、特にマザ
ー基板との接合に際し、両者の熱膨張係数差に起因する
応力を低減可能なエリアアレイ実装用パッケージ基板に
関する。
【０００２】
【従来の技術】近年の電子機器は、ますます小型化・軽
量化・薄型化の傾向が進み、これに用いられる部品の高
集積化が厳しく要求されている。このような背景から、
半導体パッケージの形態も、ＱＦＰなどのリードフレー
ムを用いた周辺実装タイプから、ＢＧＡ・ＣＳＰなどの
ハンダボールを用いたエリアアレイ実装タイプが主流と
なりつつある。
量化・薄型化の傾向が進み、これに用いられる部品の高
集積化が厳しく要求されている。このような背景から、
半導体パッケージの形態も、ＱＦＰなどのリードフレー
ムを用いた周辺実装タイプから、ＢＧＡ・ＣＳＰなどの
ハンダボールを用いたエリアアレイ実装タイプが主流と
なりつつある。
【０００３】図１は、エリアアレイ実装用パッケージ基
板例として従来のアルミナセラミック多層基板（熱膨張
係数：７ｐｐｍ）を用いた実装図の断面を示すものであ
る。この図では、パッケージ多層基板１は、例えばマザ
ー基板２に実装されて使用されるが、この際に、まずバ
ンプ付き半導体素子３をパッケージ基板１にバンプ接合
等し、樹脂封止４をした後、ハンダボール５を電極パッ
ド６に搭載し、リフローしてハンダ電極を形成し、さら
にマザー基板２に再度リフローしてハンダ接合してい
る。なお、半導体素子３のバンプとマザー基板２の電極
とはビア７で導通が確保されている。
板例として従来のアルミナセラミック多層基板（熱膨張
係数：７ｐｐｍ）を用いた実装図の断面を示すものであ
る。この図では、パッケージ多層基板１は、例えばマザ
ー基板２に実装されて使用されるが、この際に、まずバ
ンプ付き半導体素子３をパッケージ基板１にバンプ接合
等し、樹脂封止４をした後、ハンダボール５を電極パッ
ド６に搭載し、リフローしてハンダ電極を形成し、さら
にマザー基板２に再度リフローしてハンダ接合してい
る。なお、半導体素子３のバンプとマザー基板２の電極
とはビア７で導通が確保されている。
【０００４】
【発明が解決しようとする課題】しかしながら、マザー
基板２に実装した後に温度サイクル信頼性試験を行う
と、マザー基板２とパッケージ基板１との熱膨張係数差
に起因する応力のためハンダ接合部５にクラックが生
じ、数１００サイクルで断線してしまうという問題があ
る。
基板２に実装した後に温度サイクル信頼性試験を行う
と、マザー基板２とパッケージ基板１との熱膨張係数差
に起因する応力のためハンダ接合部５にクラックが生
じ、数１００サイクルで断線してしまうという問題があ
る。
【０００５】これを解消すべくハンダボールを大きく
し、マザー基板とパッケージ基板との隙間を大きくする
と応力が緩和されるものの薄型化という要望に応えられ
ない。加えて、隣接する電極とのショートの危険性もあ
り、実装が難しくなる。
し、マザー基板とパッケージ基板との隙間を大きくする
と応力が緩和されるものの薄型化という要望に応えられ
ない。加えて、隣接する電極とのショートの危険性もあ
り、実装が難しくなる。
【０００６】また、マザー基板にパッケージ基板を実装
した後にマザー基板とパッケージ基板との間隙に樹脂を
流し込み封止することにより耐応力性を高める方法もあ
るが、実装のための工程が増え、製造コストも高くな
る。
した後にマザー基板とパッケージ基板との間隙に樹脂を
流し込み封止することにより耐応力性を高める方法もあ
るが、実装のための工程が増え、製造コストも高くな
る。
【０００７】また、応力の発生を小さくすべく、パッケ
ージ基板の熱膨張係数をマザー基板のそれと同等もしく
は近いものにする方法があるが、半導体チップ４とパッ
ケージ基板２との熱膨張係数差が大きくなり、半導体チ
ップとパッケージ基板との接続信頼性が低下する。
ージ基板の熱膨張係数をマザー基板のそれと同等もしく
は近いものにする方法があるが、半導体チップ４とパッ
ケージ基板２との熱膨張係数差が大きくなり、半導体チ
ップとパッケージ基板との接続信頼性が低下する。
【０００８】本発明は、上記の問題に鑑みなされたもの
であり、ハンダボールの大径化、実装工程の増加、半導
体チップとパッケージ基板との接続信頼性の低化という
問題を発生させることなく、パッケージ基板とマザー基
板との熱膨張係数差に起因する応力を低減することを可
能とするエリアアレイ実装用パッケージ基板とこれを用
いた半導体装置の提供を目的とする。
であり、ハンダボールの大径化、実装工程の増加、半導
体チップとパッケージ基板との接続信頼性の低化という
問題を発生させることなく、パッケージ基板とマザー基
板との熱膨張係数差に起因する応力を低減することを可
能とするエリアアレイ実装用パッケージ基板とこれを用
いた半導体装置の提供を目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決する本発
明のエリアアレイ実装用パッケージ基板は、熱膨張係数
が相異なる二枚のセラミック基板と、該二枚のセラミッ
ク基板の間に挟持された高温耐熱性フイルムからなり、
半導体素子を搭載する側のセラミックス基板の熱膨張係
数が２〜４ｐｐｍであり、マザー基板と接合する側のセ
ラミックス基板の熱膨張係数が１０〜１６ｐｐｍであ
り、挟持される高温耐熱性フィルムの熱膨張係数が５〜
５０ｐｐｍ、ヤング率が１０〜２０００ｋｇｆ／ｍｍ2
であり、かつ半導体素子を搭載する側のセラミックス基
板表面には半導体素子の電極と対応した位置に搭載用電
極が設けられ、マザー基板と接合する側のセラミックス
基板表面にはマザー基板の電極部と対応した位置に接合
用電極が設けられ、該搭載用電極と該接合用電極とがパ
ッケージ基板内で導通可能に構成されたものである。
明のエリアアレイ実装用パッケージ基板は、熱膨張係数
が相異なる二枚のセラミック基板と、該二枚のセラミッ
ク基板の間に挟持された高温耐熱性フイルムからなり、
半導体素子を搭載する側のセラミックス基板の熱膨張係
数が２〜４ｐｐｍであり、マザー基板と接合する側のセ
ラミックス基板の熱膨張係数が１０〜１６ｐｐｍであ
り、挟持される高温耐熱性フィルムの熱膨張係数が５〜
５０ｐｐｍ、ヤング率が１０〜２０００ｋｇｆ／ｍｍ2
であり、かつ半導体素子を搭載する側のセラミックス基
板表面には半導体素子の電極と対応した位置に搭載用電
極が設けられ、マザー基板と接合する側のセラミックス
基板表面にはマザー基板の電極部と対応した位置に接合
用電極が設けられ、該搭載用電極と該接合用電極とがパ
ッケージ基板内で導通可能に構成されたものである。
【００１０】そして、好ましくは上記高温耐熱性フィル
ムが、所望の位置に導通用開口部が設けられ、該開口部
内に導電性樹脂ぺ一ストが充填されて導通可能とされて
いるものである。
ムが、所望の位置に導通用開口部が設けられ、該開口部
内に導電性樹脂ぺ一ストが充填されて導通可能とされて
いるものである。
【００１１】また、本発明の半導体装置は上記本発明の
エリアアレイ実装用パッケージ基板を用いたものであ
る。
エリアアレイ実装用パッケージ基板を用いたものであ
る。
【００１２】
【発明の実施の形態】本発明のような構造とすることに
より半導体チップとパッケージ基板との熱膨張係数差、
およびパッケージ基板とマザー基板間の熱膨張係数差は
小さくなり、熱膨張係数差に起因する応力の低減が図
れ、かつ熱膨張係数の異なるセラミック間には応力を緩
和するフィルム層が介在するため、接続信頼性が向上す
る。
より半導体チップとパッケージ基板との熱膨張係数差、
およびパッケージ基板とマザー基板間の熱膨張係数差は
小さくなり、熱膨張係数差に起因する応力の低減が図
れ、かつ熱膨張係数の異なるセラミック間には応力を緩
和するフィルム層が介在するため、接続信頼性が向上す
る。
【００１３】本発明を図に基づいて説明する。図２は本
発明のパッケージ基板を製造する工程を例示した図であ
り、図３は図２のパッケージ基板を用いて実装した図を
示したものである。
発明のパッケージ基板を製造する工程を例示した図であ
り、図３は図２のパッケージ基板を用いて実装した図を
示したものである。
【００１４】まず、熱膨張係数が５〜５０ｐｐｍであ
り、ヤング率が１０〜２０００ｋｇｆ／ｍｍ2である高
温耐熱性フィルム８に、レーザーもしくは金型を用いて
貫通孔９を形成する（図２（ａ））。
り、ヤング率が１０〜２０００ｋｇｆ／ｍｍ2である高
温耐熱性フィルム８に、レーザーもしくは金型を用いて
貫通孔９を形成する（図２（ａ））。
【００１５】この高温耐熱性フィルム８は被半導体素子
実装時やハンダリフロー時の高温に耐えるようにするた
めに、熱可塑性ポリイミドフィルムなどを用いる。フイ
ルム８の熱膨張係数が５ＰＰｍ未満または５０ＰＰｍを
越えると、フイルム８の両面に貼り合わせる２種類のセ
ラミック基板との熱膨張係数差が大きくなり、温度サイ
クル信頼性試験時にセラミック基板とフィルムとの界面
で剥離してしまう。
実装時やハンダリフロー時の高温に耐えるようにするた
めに、熱可塑性ポリイミドフィルムなどを用いる。フイ
ルム８の熱膨張係数が５ＰＰｍ未満または５０ＰＰｍを
越えると、フイルム８の両面に貼り合わせる２種類のセ
ラミック基板との熱膨張係数差が大きくなり、温度サイ
クル信頼性試験時にセラミック基板とフィルムとの界面
で剥離してしまう。
【００１６】また、ヤング率が２０００ｋｇｆ／ｍｍ2
を越えると、温度サイクル試験時に熱膨張係数の異なる
２種類のセラミック基板間に発生する応力をフィルムの
変形によって緩和することができずにフィルムとセラミ
ック基板との界面で剥離してしまう。ヤング率が１０ｋ
ｇｆ／ｍｍ2未満であると、温度サイクル試験時に２種
類のセラミック基板間に発生する応力によって過大な変
形がフィルム内に生じ、フィルム内で破断が生じてしま
う。
を越えると、温度サイクル試験時に熱膨張係数の異なる
２種類のセラミック基板間に発生する応力をフィルムの
変形によって緩和することができずにフィルムとセラミ
ック基板との界面で剥離してしまう。ヤング率が１０ｋ
ｇｆ／ｍｍ2未満であると、温度サイクル試験時に２種
類のセラミック基板間に発生する応力によって過大な変
形がフィルム内に生じ、フィルム内で破断が生じてしま
う。
【００１７】上記貫通孔９にＡｕ，Ａｇ，Ｃｕ，Ｐｄ，
Ｐｔなどの１種または２種以上の金属粉、もしくは合金
粉と、エポキシやポリエステル、アクリル、塩化ビニ
ル、ポリイミドなどとをべ一スとした熱硬化性導電性樹
脂ぺ一スト１０を充填する（図２（ｂ））。
Ｐｔなどの１種または２種以上の金属粉、もしくは合金
粉と、エポキシやポリエステル、アクリル、塩化ビニ
ル、ポリイミドなどとをべ一スとした熱硬化性導電性樹
脂ぺ一スト１０を充填する（図２（ｂ））。
【００１８】次に、シリコンに近い３〜５ｐｐｍの熱膨
張係数をもつセラミック基板１１と、マザー基板に近い
１０〜１６ｐｐｍの熱膨張係数をもつセラミック基板１
２とを熱可塑性フィルム８の両面に位置合わせをしたの
ち熱圧着して貼り合わせる（図３（ｃ））。
張係数をもつセラミック基板１１と、マザー基板に近い
１０〜１６ｐｐｍの熱膨張係数をもつセラミック基板１
２とを熱可塑性フィルム８の両面に位置合わせをしたの
ち熱圧着して貼り合わせる（図３（ｃ））。
【００１９】最後に、加熱処理して導電性樹脂を硬化さ
せ、本発明のパッケージ基板１３を得る（図２
（ｄ））。
せ、本発明のパッケージ基板１３を得る（図２
（ｄ））。
【００２０】半導体素子を実装する面に用いるセラミッ
ク基板１１の熱膨張係数が２ｐｐｍ未満もしくは４ｐｐ
ｍを越えると、温度サイクル試験時に半導体素子１４と
セラミック基板１１との熱膨張係数差によって生じる応
力によって半導体素子１４とセラミック基板１１との接
続部１５の信頼性が低下する（図３）。
ク基板１１の熱膨張係数が２ｐｐｍ未満もしくは４ｐｐ
ｍを越えると、温度サイクル試験時に半導体素子１４と
セラミック基板１１との熱膨張係数差によって生じる応
力によって半導体素子１４とセラミック基板１１との接
続部１５の信頼性が低下する（図３）。
【００２１】また、マザー基板に実装する面に用いるセ
ラミック基板１２の熱膨張係数が１０ＰＰｍ未満もしく
は１４ＰＰｍを越えると、温度サイクル試験時にセラミ
ック基板１２とマザー基板１７との熱膨張係数差に起因
する応力によってハンダ１６内にクラックを生じ断線の
原因となる（図３）。
ラミック基板１２の熱膨張係数が１０ＰＰｍ未満もしく
は１４ＰＰｍを越えると、温度サイクル試験時にセラミ
ック基板１２とマザー基板１７との熱膨張係数差に起因
する応力によってハンダ１６内にクラックを生じ断線の
原因となる（図３）。
【００２２】
【実施例】次に実施例を用いて本発明をさらに説明す
る。 （実施例１）熱膨張係数が４８ｐｐｍ／℃、ヤング率が
４２５ｋｇｆ／ｍｍ２の熱可塑性ポリイミドフィルムに
金型を用いて、２００μｍφの孔を開孔し、パターンを
形成した。その後、この孔にＡｇ／Ｐｄ比が８：２の金
属粉８０重量部とエポキシ樹脂と硬化剤が２０重量部で
ある導電性樹脂１０を充填した。
る。 （実施例１）熱膨張係数が４８ｐｐｍ／℃、ヤング率が
４２５ｋｇｆ／ｍｍ２の熱可塑性ポリイミドフィルムに
金型を用いて、２００μｍφの孔を開孔し、パターンを
形成した。その後、この孔にＡｇ／Ｐｄ比が８：２の金
属粉８０重量部とエポキシ樹脂と硬化剤が２０重量部で
ある導電性樹脂１０を充填した。
【００２３】半導体素子実装面のセラミック基板は、表
１に示す組成のガラス粉末とアルミナ粉末を７０：３０
の比率で混合したガラスセラミック粉末をグリーンシー
トに成形し、内部にＡｇ１００％からなるビア導体１
８、表面にＡｇ／Ｐｄ比が９０：１０の表面導体（図２
（ｃ）の１９参照）を形成した後に積層し、８７５℃の
空気中で２０分間焼成を行って得た。該基板の熱膨張係
数は４．２ｐｐｍであった。
１に示す組成のガラス粉末とアルミナ粉末を７０：３０
の比率で混合したガラスセラミック粉末をグリーンシー
トに成形し、内部にＡｇ１００％からなるビア導体１
８、表面にＡｇ／Ｐｄ比が９０：１０の表面導体（図２
（ｃ）の１９参照）を形成した後に積層し、８７５℃の
空気中で２０分間焼成を行って得た。該基板の熱膨張係
数は４．２ｐｐｍであった。
【００２４】 表１ 成分 ＰｂＯ ＳｉＯ２ Ａ１２Ｏ３ Ｂ２Ｏ３ ＣａＯ 重量％ 30.7 51.7 8.4 7.3 1.9
【００２５】マザー基板実装面のセラミック基板は、表
２に示す組成のガラス粉末とアルミナ粉末を５０：５０
の比率で混合したガラスセラミック粉末をグリーンシー
トに成形し、内部にＡｇ１００％からなるビア導体２
０、表面にＡｇ／Ｐｄ比が９５：５の表面導体２１を形
成したのち積層し、９００℃の空気中で２０分間焼成を
行って得た。該基板の熱膨張係数は１２ｐｐｍであっ
た。
２に示す組成のガラス粉末とアルミナ粉末を５０：５０
の比率で混合したガラスセラミック粉末をグリーンシー
トに成形し、内部にＡｇ１００％からなるビア導体２
０、表面にＡｇ／Ｐｄ比が９５：５の表面導体２１を形
成したのち積層し、９００℃の空気中で２０分間焼成を
行って得た。該基板の熱膨張係数は１２ｐｐｍであっ
た。
【００２６】 表２ 成分 ＰｂＯ ＳｉＯ２ Ａｌ２Ｏ３ Ｂ２Ｏ３ ＣａＯ Ｎａ２Ｏ ＢａＯ 重量％ 20.3 46.6 8.4 7.3 1.1 10.5 5.8
【００２７】これら２種類のセラミック基板を上記熱可
塑性フィルムのパターンに位置合わせし、７０℃で５分
間熱圧着した。その後、１５０℃で１５分間加熱し、導
電性樹脂を硬化させパッケージ基板を得た。
塑性フィルムのパターンに位置合わせし、７０℃で５分
間熱圧着した。その後、１５０℃で１５分間加熱し、導
電性樹脂を硬化させパッケージ基板を得た。
【００２８】このパッケージ基板にまず半導体素子を実
装した後、マザー基板（熱膨張係数１４ｐｐｍ）に共晶
ハンダボールを用いて実装した。その後、−５５℃で３
０分間保持と１２５℃で３０分間保持とを繰り返す温度
サイクル試験にて信頼性を評価した。信頼性の判断は、
導通検査にて行った。
装した後、マザー基板（熱膨張係数１４ｐｐｍ）に共晶
ハンダボールを用いて実装した。その後、−５５℃で３
０分間保持と１２５℃で３０分間保持とを繰り返す温度
サイクル試験にて信頼性を評価した。信頼性の判断は、
導通検査にて行った。
【００２９】この結果、本実施例では、１０００サイク
ルまで断線は発生しなかった。
ルまで断線は発生しなかった。
【００３０】（従来例）図１に示したような従来のパッ
ケージ基板（熱膨張係数は７ｐｐｍ）にまず半導体素子
を実装した後、マザー基板（熱膨張係数１４ｐｐｍ）に
共晶ハンダポールを用いて実装した。その後、実施例と
同様にして信頼性試験を行った。
ケージ基板（熱膨張係数は７ｐｐｍ）にまず半導体素子
を実装した後、マザー基板（熱膨張係数１４ｐｐｍ）に
共晶ハンダポールを用いて実装した。その後、実施例と
同様にして信頼性試験を行った。
【００３１】この結果、１００サイクルでハンダにクラ
ックが生じて断線が発生した。
ックが生じて断線が発生した。
【００３２】
【発明の効果】本発明のパッケージ基板は、半導体素子
実装面はシリコンに近い熱膨張係数をもち、マザー基板
実装面はマザー基板に近い熱膨張係数を有しているため
半導体素子とパッケージ基板、パッケージ基板とマザー
基板との間の熱膨張係数差に起因する応力の発生が低減
でき、かつ熱膨張係数の異なるセラミック間には応力を
緩和する高温耐熱性フィルム層が介在するため、温度サ
イクルの信頼性が非常に高く、疲労寿命を著しくのばす
ことができる。よって、エリアアレイ実装用パッケージ
基板として好適である。
実装面はシリコンに近い熱膨張係数をもち、マザー基板
実装面はマザー基板に近い熱膨張係数を有しているため
半導体素子とパッケージ基板、パッケージ基板とマザー
基板との間の熱膨張係数差に起因する応力の発生が低減
でき、かつ熱膨張係数の異なるセラミック間には応力を
緩和する高温耐熱性フィルム層が介在するため、温度サ
イクルの信頼性が非常に高く、疲労寿命を著しくのばす
ことができる。よって、エリアアレイ実装用パッケージ
基板として好適である。
【図１】従来用いられているセラミック多層基板の断面
を示した図である。
を示した図である。
【図２】本発明のセラミック多層基板の製造工程を示し
た図である。
た図である。
【図３】本発明の半導体装置例の断面を示した図であ
る。
る。
１―――パッケージ多層基板 ２―――マザー基板 ３―――半導体素子 ４―――樹脂封止 ５―――ハンダボール ６―――電極パッド ７―――ビア ８―――高温耐熱性フィルム ９―――貫通孔 １０―――熱硬化性導電性樹脂ぺ一スト １１―――セラミック基板 １２―――セラミック基板 １３―――パッケージ基板 １４―――半導体素子 １５―――接続部 １６―――ハンダ
Claims (3)
- 【請求項１】熱膨張係数が相異なる二枚のセラミック基
板と、該二枚のセラミック基板の間に挟持された高温耐
熱性フイルムからなり、半導体素子を搭載する側のセラ
ミックス基板の熱膨張係数が２〜４ｐｐｍであり、マザ
ー基板と接合する側のセラミックス基板の熱膨張係数が
１０〜１６ｐｐｍであり、挟持される高温耐熱性フィル
ムの熱膨張係数が５〜５０ｐｐｍ、ヤング率が１０〜２
０００ｋｇｆ／ｍｍ2であり、かつ半導体素子を搭載す
る側のセラミックス基板表面には半導体素子の電極と対
応した位置に搭載用電極が設けられ、マザー基板と接合
する側のセラミックス基板表面にはマザー基板の電極部
と対応した位置に接合用電極が設けられ、該搭載用電極
と該接合用電極とがパッケージ基板内で導通可能に構成
されたことを特徴とするエリアアレイ実装用パッケージ
基板。 - 【請求項２】高温耐熱性フィルムが、所望の位置に導通
用開口部が設けられ、該開口部内に導電性樹脂ぺ一スト
が充填されて導通可能とされているものであることを特
徴とする請求項１記載のエリアアレイ実装用パッケージ
基板。 - 【請求項３】請求項１または２記載のエリアアレイ実装
用パッケージ基板を用いたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36363999A JP2001185643A (ja) | 1999-12-22 | 1999-12-22 | エリアアレイ実装用パッケージ基板およびこれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36363999A JP2001185643A (ja) | 1999-12-22 | 1999-12-22 | エリアアレイ実装用パッケージ基板およびこれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001185643A true JP2001185643A (ja) | 2001-07-06 |
Family
ID=18479817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36363999A Pending JP2001185643A (ja) | 1999-12-22 | 1999-12-22 | エリアアレイ実装用パッケージ基板およびこれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001185643A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050881A (ja) * | 2003-07-29 | 2005-02-24 | Kyocera Corp | 積層型配線基板およびその製造方法、電気装置、並びにその実装構造 |
| JP2005072326A (ja) * | 2003-08-26 | 2005-03-17 | Kyocera Corp | 積層型配線基板およびその製造方法、並びに電気装置とその実装構造 |
| US8648459B2 (en) | 2011-09-06 | 2014-02-11 | Samsung Electronics Co., Ltd. | Nitride based semiconductor package and method of manufacturing the same and bonding substrate |
-
1999
- 1999-12-22 JP JP36363999A patent/JP2001185643A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050881A (ja) * | 2003-07-29 | 2005-02-24 | Kyocera Corp | 積層型配線基板およびその製造方法、電気装置、並びにその実装構造 |
| JP2005072326A (ja) * | 2003-08-26 | 2005-03-17 | Kyocera Corp | 積層型配線基板およびその製造方法、並びに電気装置とその実装構造 |
| US8648459B2 (en) | 2011-09-06 | 2014-02-11 | Samsung Electronics Co., Ltd. | Nitride based semiconductor package and method of manufacturing the same and bonding substrate |
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