JP3610239B2 - 半導体素子搭載用配線基板およびその実装構造 - Google Patents
半導体素子搭載用配線基板およびその実装構造 Download PDFInfo
- Publication number
- JP3610239B2 JP3610239B2 JP24423898A JP24423898A JP3610239B2 JP 3610239 B2 JP3610239 B2 JP 3610239B2 JP 24423898 A JP24423898 A JP 24423898A JP 24423898 A JP24423898 A JP 24423898A JP 3610239 B2 JP3610239 B2 JP 3610239B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- mounting
- insulating substrate
- thermal expansion
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Description
【発明の属する技術分野】
本発明は、セラミック絶縁基板と、メタライズ配線層と、接続端子を備えた半導体素子搭載用配線基板と、その外部回路基板への実装構造に関し、半導体素子搭載用配線基板の外部回路基板への接続信頼性の改良に関するものである。
【0002】
【従来技術】
一般に、セラミック配線基板は、セラミック絶縁基板の表面あるいは内部にメタライズ配線層が配設された構造からなる。代表的な例としてLSI(大規模集積回路素子) などの半導体素子を収容するための半導体素子収納用パッケージなどの半導体素子搭載用配線基板としては、従来より、アルミナなどのセラミックスからなる絶縁基板の半導体素子搭載表面および内部に、メタライズ配線層が配設され、他方の表面には、前記メタライズ配線層と電気的に接続され、外部電気回路基板と電気的に接続するための接続端子が備えられている。
【0003】
そして、かかる半導体素子搭載用配線基板は、絶縁基板下面または側面に設けられた接続端子と外部回路基板表面に形成された配線層とを半田などによりロウ付けして電気的に接続することにより実装される。
【0004】
最近にいたり、半導体素子の高集積度に伴い、これらを搭載する配線基板における接続端子数も増大させる必要がある反面、配線基板の小型化も要求され、配線基板の接続端子の密度を高くすることが必要となる。
【0005】
従来から、パッケージの接続端子の構造としては。ピングリッドアレイ( PGA) 、クワッドフラットパッケージ( QFP) 、リードレスチップキャリア(LCC)が主流であったが、最近では高密度化に適した接続端子として、基板の下面に半田からなる球状端子を設けたボールグリッドアレイ(BGA)等が提案されている。
【0006】
このBGAは、半田等のロウ材からなる球状端子を配線基板の下面に設けられた電極パッドにロウ付けし、この球状端子を外部回路基板の配線層上に載置当接させ、しかる後に前記端子を約200〜400℃の温度で加熱溶融し、球状端子を配線層に接合させることによって外部回路基板上に実装するものである。
【0007】
【発明が解決しようとする課題】
しかしながら、BGAのような高密度で接続端子を形成した配線基板において、絶縁基板として従来より使用されているアルミナ、ムライト等のセラミックスを用いると、ガラス−エポキシ樹脂複合材料などの有機樹脂を含むプリント基板などの外部回路基板に実装した場合、半導体素子の作動時に発する熱が絶縁基板と外部回路基板の両方に繰り返し印加され、前記外部回路基板と絶縁基板との熱膨張係数差によって熱応力が発生し、この応力によって接続端子が絶縁基板より剥離したり、接続部にクラックなどが生じ、配線基板を外部回路基板上に長期にわたり安定に維持できないという問題があった。
【0008】
そこで、本出願人は、従来のアルミナ、ムライト等のセラミックスに代えて、絶縁基板を高熱膨張セラミックスによって形成し配線基板と外部回路基板との熱膨張差を小さくすることにより接続信頼性を改善することを特開平8−279574号、特願平8−322038号にて提案した。
【0009】
しかしながら、このような高熱膨張セラミックスを絶縁基板として用いた場合には、配線基板表面に実装されるシリコンよりなる半導体素子(熱膨張係数: 2乃至3ppm/℃)との熱膨張差が大きくなり、その結果、半導体素子と配線基板との熱膨張差により半導体素子の作動、停止に発生する応力によって配線基板が変形するなどの弊害が発生し、配線基板の接続端子と外部回路基板の配線層との接続不良が生ずるという新たな問題が発生した。
【0010】
かかる問題は、半導体素子の底面に設けられた接続用電極と、配線基板表面のメタライズ配線層とをロウ付けにより接続するとともに、半導体素子のサイズが配線基板のサイズにより近似したチップサイズパッケージなどにおいて特に顕著に見られる。
【0011】
従って、本発明は、絶縁基板が高熱膨張特性を有するセラミック配線基板表面に半導体素子をロウ付けにより実装した際に、強固にかつ長期にわたり安定した接続状態を維持できる高信頼性の半導体素子搭載用配線基板を提供することを目的とするものである。
【0012】
更に、本発明は、半導体素子を搭載したセラミック配線基板を、有機樹脂を含む絶縁基体を具備する外部回路基板に対して強固にかつ長期にわたり安定した接続状態を維持できる高信頼性の配線基板の実装構造を提供することを目的とするものである。
【0013】
【課題を解決するための手段】
本発明者らは、半導体素子の配線基板への実装時において熱膨張差に起因して発生する応力を緩和させる方法について種々検討を重ねた結果、半導体素子を搭載する配線基板の下面に設けられた接続端子の周囲に外部回路基板と接続されないバンプを設けることより、応力による配線基板の反りを抑え、長期にわたり安定した実装が実現できることを見出し、本発明に至った。
【0014】
即ち、本発明によれば、セラミック絶縁基板と、該絶縁基板の一方の表面に搭載される半導体素子と、前記絶縁基板の他方の表面に外部回路基板の配線層と接続するために複数個配設された接続端子と、前記半導体素子と前記接続端子とを電気的に接続するために配設されたメタライズ配線層を具備するとともに、前記絶縁基板の40〜400℃における熱膨張係数が前記半導体素子よりも大きく、且つ前記半導体素子との熱膨張差が5ppm/℃以上の関係を有する配線基板において、絶縁基板の他方の表面における接続端子の周囲に、外部回路基板の配線層と接続されない複数のバンプを配設したものであり、かかる配線基板を外部回路基板に対してロウ付けによって実装したものである。
【0015】
なお、かかる構造は、半導体素子の面積が、前記絶縁基板の面積の80%以上である場合、前記絶縁基板の40〜400℃における熱膨張係数が8〜25ppm/℃である場合、前記半導体素子の下面に複数の接続用電極が設けられ、前記接続用電極と前記メタライズ配線層とがロウ付け実装されてなる場合において、特に有効である。
【0016】
【発明の実施の形態】
以下、本発明を実施例を示す添付図面に基づき詳細に説明する。図1は本発明における半導体素子を搭載した配線基板と、その実装構造の一例を示す概略断面図である。
【0017】
本発明における配線基板は、セラミック絶縁基板の表面あるいは内部にメタライズ配線層が配設された配線基板を基本構造とするもので、図1では配線基板としてボールグリッドアレイ(BGA)型のチップサイズパッケージを用いた場合の実装構造を示している。なお、図1において、Aは半導体素子、BはBGA型パッケージ、Cは外部回路基板である。
【0018】
図1において、パッケージBは、セラミック絶縁基板1の表面および内部にメタライズ配線層2が被着成形されており、またパッケージBの下面には、接続パッド3が形成され、絶縁基板1の内部に配設されたメタライズ配線層2と電気的に接続されている。この図1のBGA型パッケージにおいては、接続パッド3には、接続端子として半田などのロウ材からなる球状端子4が半田等により接続されている。
【0019】
一方、外部回路基板Cは、いわゆるプリント基板などの有機樹脂としてエポキシ樹脂、フェノール樹脂、アラミド樹脂、ポリイミド樹脂、ポリオレフィン樹脂から選ばれる少なくとも1種の熱硬化性樹脂を含み、さらには、フィラー成分としてガラスなどを含む、ガラス−エポキシ樹脂、ガラス−ポリイミド樹脂複合材料などの有機樹脂を含む材料からなる絶縁基体5の表面に、Cu、Au、Al、Ni、Pb−Snから選ばれた少なくとも1種の金属を含む配線層6が被着形成されたものである。
【0020】
そして、この外部回路基板Cの配線層6に対して、パッケージBの球状端子4が半田などのロウ材によって電気的に接続することにより、パッケージBが外部回路基板C表面に実装されている。
【0021】
かかるパッケージおよび実装構造において、パッケージBを構成する絶縁基板1は、40〜400℃における熱膨張係数が半導体素子Aよりも大きく、且つ半導体素子Aとの熱膨張差が5ppm/℃以上の関係からなる。より具体的には、40℃乃至400℃における熱膨張係数が8乃至25ppm/℃のセラミックスから構成される。
【0022】
これは有機樹脂を含む絶縁基体5を具備する外部回路基板Cとの熱膨張係数を近似させることにより、パッケージBと外部回路基板Cとの長期接続信頼性を得ることができ、絶縁基板1の熱膨張係数が8ppm/℃よりも小さいか、あるいは25ppm/℃よりも大きいと、外部回路基板Cとの熱膨張差が大きくなり、熱膨張差に起因する応力によってパッケージBの外部回路基板Cへの接続信頼性が損なわれるためである。
【0023】
また、パッケージBの表面に実装される半導体素子Aは、その底面に複数の接続用電極8が設けられており、パッケージBの表面のメタライズ配線層11と半田などのロウ材により電気的に接続されており、その接続部周りは通常、ビスフェノール型エポキシ樹脂、ノボラック型エポキシ樹脂などの熱硬化性樹脂からなるアンダーフィル材9で補強されている。
【0024】
なお、このパッケージBに実装された半導体素子Aは、熱硬化性樹脂によってパッケージB表面において樹脂封止されるか、または蓋体をパッケージBの表面に接合することによりその内部に気密に封止される。
【0025】
上記構造においては、図3に示すように、低熱膨張の半導体素子Aと高熱膨張のパッケージBとの熱膨張差によって、半導体素子Aに圧縮応力が、パッケージB側には引っ張り応力が発生しており、その応力によってパッケージBが外部回路基板Cへの実装側が凹形状となるように変形し、パッケージBと外部回路基板Cとの接続部に応力が発生し、接続が不安定となる。
【0026】
そこで、本発明によれば、図2のパッケージBの下面図に示される通り、パッケージBに配設された球状端子4の周囲に、外部回路基板Cの配線層と接続されないバンプ10を複数個形成することにより、半導体素子Aと高熱膨張のパッケージBとの熱膨張差によって生じるパッケージBの反りを抑え、外部回路基板Cとの接続部の発生応力を小さくすることができる。このバンプ10の形成箇所は、絶縁基板1の接続端子形成領域の周囲の外辺部近傍に、均等間隔で4個以上、特に8個以上、さらには10個以上設けることが望ましい。
【0027】
このバンプ10の材質は、半田、樹脂、セラミックスなどが挙げられるが、これらは、外部回路基板への実装後において、接続端子(球状端子)4と同等、あるいはそれ以上の強度を有するものが良い。これは、バンプ10の強度が接続端子の強度よりも低いと、低温時にバンプ10が圧縮力により変形し、配線基板の変形を抑制することができないためである。
【0028】
バンプ10は、製造上の簡略性、外部回路基板との間隙の調整の容易性の点から、外部回路基板の配線層と接続されないことを除き、パッケージBにおける接続端子と全く同一の材質および構造からなることが最も望ましい。
【0029】
本発明において、パッケージBにおける絶縁基板1の40〜400℃における熱膨張係数が半導体素子Aよりも大きく、半導体素子Aとの熱膨張差が5ppm/℃以上であることに限定したのは、絶縁基板1の熱膨張係数が半導体素子Aよりも小さいと、応力の発生のメカニズムが全く逆となるために、パッケージBの変形形状が外部回路基板Cへの実装側が凸形状となるように変形するために、本発明におけるバンプ10を設けることによる効果が全く得られないためである。
【0030】
また、絶縁基板1と半導体素子Aとの熱膨張差が5ppm/℃よりも小さいと、熱膨張差に起因する応力の発生が小さくなる反面、外部回路基板Cとの熱膨張差が大きくなり、パッケージBの外部回路基板Cへの実装信頼性が劣るためである。
【0031】
さらに、本発明においては、前記半導体素子AとパッケージBの熱膨張差による応力の発生は、半導体素子AのパッケージBへの実装が、半導体素子Aの下面に形成された多数の接続用電極8と配線基板B表面のメタライズ配線層11とがロウ付けされることにより、半導体素子AがパッケージBに対して強固に実装された構造において顕著であり、さらに半導体素子AのサイズがパッケージBのサイズと近似するほど顕著となる。具体的には、半導体素子Aの面積が、パッケージBの絶縁基板の面積の80%以上、特に85%以上である場合、本発明の構造による効果が最も有効に発揮される。
【0032】
本発明において、パッケージBにおける絶縁基板材料としては、前述した通り、40〜400℃における熱膨張係数が8〜25ppm/℃であることが望まれるが、そのような高熱膨張セラミック材料としては、例えば、特願平8−322038号の明細書中に記載されているような、リチウム珪酸系ガラス、PbO系ガラス、ZnO系ガラス、BaO系ガラス等のガラス成分にエンスタタイト、フォルステライト、SiO2 系(クオーツ、トリジマイト、クリストバライト)、MgO、ZrO2 、ペタライトなどの各種フィラーを複合化したものが好適に使用される。
【0033】
例えば、上記ガラス20〜90体積%、上記フィラー80〜10体積%の混合物に、適時有機バインダーを添加してスラリーを調製し、そのスラリーをシート状に成形した後、そのシート状成形体の表面に、銅、金、銀などの低抵抗金属を含む導体ペーストを印刷塗布する。また、所望により、シート状成形体の所定箇所にマイクロドリルやレーザー等によりスルーホールを形成して、ホール内に前記導体ペーストを充填する。そして、そのシート状成形体を複数積層圧着して積層体を作製した後、これを窒素雰囲気、あるいは水蒸気を含む窒素雰囲気中で脱脂後、800〜1000℃の温度で焼成することにより作製できる。
【0034】
なお、上記絶縁基板1としては、ヤング率が40〜400℃において70〜200GPa、特に80〜150GPaであることが望ましい。これは、ヤング率が70GPaよりも小さいと、温度変化に対して変形が大きく、内部のメタライズ配線層2が断線したり、接続端子4が破壊するためであり、200GPaよりも大きいと温度変化に対して変形が起こらず、外部回路基板との間に発生した応力を緩和できなくなり、接続端子4に高応力が発生し、配線基板Bと外部回路基板Cとの接続信頼性が損なわれる虞がある。
【0035】
【実施例】
表1に示す各種ガラスセラミック材料について、5×4×40mmの形状の焼結体を作製した後、各焼結体について40〜400℃における熱膨張係数およびヤング率を測定し、表1に示した。また、表1に示す各種セラミック材料を絶縁基板として用いて、その表面に半導体素子と接続される接続パッドを含むメタライズ配線層、内部配線層及びビアホール導体、底面にボール状端子を取り付けるための144個の接続パッド、および接続パッドの周囲に外部回路基板と接続されない0〜16個の非接続パッドを銅ペーストの印刷、あるいは充填により周知の方法に従い900℃の温度で同時焼成してパッケージBの基板を作製した。
【0036】
また、比較のために、絶縁基板材料として、表1に示すようなアルミナセラミックス、前記各導体材料としてタングステンを用いて1550℃で同時焼成して、上記と全く同じ大きさのパッケージBの基板を作製した。
【0037】
【表1】
【0038】
そして、この基板の下面の接続パッドおよび非接続パッドに、直径が0.5mmの高融点半田(Sn:Pb重量比=10:90)ボールを低融点半田(Sn:Pb重量比=63:37)により取り付けてパッケージBを作成した。作製したパッケージの寸法は、縦13mm×横13mm×厚みが0.4mmである。
【0039】
一方、シリコン(Si)からなり40〜400℃における熱膨張係数が2.6ppm/℃、縦12mm×横12mmの半導体素子Aを準備し、これに半田バンプを設けて接続用電極とし、上記パッケージBに接続した。その後、この接続部の周辺にエポキシ樹脂からなるアンダーフィル剤を注入し硬化させた。
【0040】
また、半導体素子Aとしての縦×横サイズが9×9mm、10×10mm、11×11mmの各サイズのものについても上記と同様にして実装した。
【0041】
(耐久性試験)
上記のようにして半導体素子Aをパッケージ用配線基板に実装したものをガラスエポキシ基板からなる40〜400℃における熱膨張係数が15ppm/℃の絶縁体の表面に銅箔からなる配線層が形成されたプリント基板を準備し、プリント基板表面の配線層とパッケージBの接続端子とが接触するように位置合わせして低融点半田を用いて窒素雰囲気中で260℃3分間熱処理して、半導体素子Aを搭載したパッケージBをプリント基板Cの表面に実装した。
【0042】
このようにしてパッケージBをプリント基板Cに実装したものを大気の雰囲気にて−40℃保持25分/125℃保持25分を1サイクルとして最高3000サイクル繰り返した。
【0043】
そして、100サイクル毎にパッケージBのメタライズ配線層と外部回路基板の配線層との電気抵抗を測定し、電気抵抗が上昇し始めるまでのサイクル数をカウントした。結果を表2に示す。
【0044】
【表2】
【0045】
表2に示す結果から明らかなように、バンプを形成しなかった試料No.1,6,9,12では1000サイクル以下で抵抗変化が生じたのに対して、バンプを形成した試料No.2〜5、7、8、10、11、14〜16では1500サイクル以上まで耐久性が向上し、バンプの数を増加させるほど耐久性が向上した。
【0046】
なお、配線基板の絶縁基板材料としてアルミナセラミックス(D)を用いた試料No.12、13では、半導体素子との熱膨張差が小さいものの、バンプの有無に拘らず、1000サイクル以下で抵抗変化が見られた。
【0047】
また、半導体素子とパッケージのサイズとの関係においては、半導体素子のサイズがパッケージのサイズに近づくに従い、応力が増大する傾向にあるが、本発明によれば、半導体素子の面積がパッケージ面積の80%以上のチップサイズパッケージにおいても優れた耐久性を示した。
【0048】
【発明の効果】
以上詳述したように、本発明における半導体素子搭載用配線基板は、半導体素子を配線基板上に実装した場合の両者の熱膨張係数の差に起因する配線基板の反りを抑え、配線基板と外部回路基板とを長期間にわたり正確、かつ強固に電気的接続させることが可能となる。
【図面の簡単な説明】
【図1】本発明における半導体素子搭載用基板の一例としてボールグリッドアレイ型の半導体素子収納用パッケージとその実装構造を説明するための断面図である。
【図2】図1のパッケージBの下面の平面図である。
【図3】従来の半導体素子搭載用基板の一例としてボールグリッドアレイ型の半導体素子収納用パッケージとその実装構造を説明するための断面図である。
【符号の説明】
1・・・セラミック絶縁基板
2・・・メタライズ配線層
3・・・接続端子
10・・バンプ
A・・・半導体素子
B・・・BGA型パッケージ
C・・・外部回路基板
Claims (9)
- セラミック絶縁基板と、該絶縁基板の一方の表面に搭載される半導体素子と、前記絶縁基板の他方の表面に外部回路基板の配線層と接続するために複数個配設された接続端子と、前記半導体素子と前記接続端子とを電気的に接続するために配設されたメタライズ配線層を具備するとともに、前記絶縁基板の40〜400℃における熱膨張係数が前記半導体素子よりも大きく、且つ前記半導体素子との熱膨張差が5ppm/℃以上の半導体素子搭載基板であって、前記絶縁基板の他方の表面における前記接続端子の周囲に、前記外部回路基板の配線層と接続されない複数のバンプを配設したことを特徴とする半導体素子搭載用配線基板。
- 前記半導体素子の面積が、前記絶縁基板の面積の80%以上であることを特徴とする請求項1記載の半導体素子搭載用配線基板。
- 前記絶縁基板の40〜400℃における熱膨張係数が8〜25ppm/℃である請求項1または請求項2記載の半導体素子搭載用配線基板。
- 前記半導体素子の下面に複数の接続用電極が設けられ、前記接続用電極と前記メタライズ配線層とがロウ付け実装されてなる請求項1乃至請求項3記載の半導体素子搭載用配線基板。
- 有機樹脂を含有する絶縁体表面に配線層が形成された外部回路基板上に、セラミック絶縁基板と、該絶縁基板の一方の表面に搭載される半導体素子と、前記絶縁基板の他方の表面に外部回路基板と接続するために複数個配設された接続端子と、前記半導体素子と前記接続端子とを電気的に接続するために配設されたメタライズ配線層を具備するとともに、前記絶縁基板の40〜400℃における熱膨張係数が前記半導体素子よりも大きく、且つ前記半導体素子との熱膨張差が5ppm/℃以上の半導体素子搭載基板を載置し、前記外部回路基板の配線層と前記接続端子とをロウ付けによって実装してなる構造であって、前記絶縁基板の他方の表面における前記接続端子の周囲に、前記外部回路基板の配線層と接続されない複数のバンプを配設したことを特徴とする半導体素子搭載用配線基板の実装構造。
- 前記半導体素子の面積が、前記絶縁基板の面積の80%以上であることを特徴とする請求項5記載の半導体素子搭載用配線基板の実装構造。
- 前記絶縁基板の40〜400℃における熱膨張係数が8〜25ppm/℃である請求項5または請求項6記載の半導体素子搭載用配線基板の実装構造。
- 前記外部回路基板における絶縁体の40〜400℃における熱膨張係数と前記絶縁基板との熱膨張差が10ppm/℃以下である請求項5乃至請求項7記載の半導体素子搭載用配線基板の実装構造。
- 前記半導体素子の下面に複数の接続用電極が設けられ、前記接続用電極と前記メタライズ配線層とがロウ付け実装されてなる請求項5乃至請求項8記載の半導体素子搭載用配線基板の実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24423898A JP3610239B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体素子搭載用配線基板およびその実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24423898A JP3610239B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体素子搭載用配線基板およびその実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000077562A JP2000077562A (ja) | 2000-03-14 |
JP3610239B2 true JP3610239B2 (ja) | 2005-01-12 |
Family
ID=17115803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24423898A Expired - Fee Related JP3610239B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体素子搭載用配線基板およびその実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3610239B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100924552B1 (ko) * | 2007-11-30 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 패키지용 기판 및 이를 갖는 반도체 패키지 |
-
1998
- 1998-08-31 JP JP24423898A patent/JP3610239B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000077562A (ja) | 2000-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6027791A (en) | Structure for mounting a wiring board | |
JP3336240B2 (ja) | 半導体素子実装基板 | |
JP3631638B2 (ja) | 半導体素子用パッケージの実装構造 | |
JP2001338999A (ja) | 半導体素子収納用パッケージ | |
JP3842478B2 (ja) | 半導体素子実装配線基板の実装構造 | |
JP3610239B2 (ja) | 半導体素子搭載用配線基板およびその実装構造 | |
JP4577980B2 (ja) | 実装基板 | |
JP4013339B2 (ja) | バンプを有する電子部品の製造方法 | |
JPH10189815A (ja) | 半導体素子搭載基板の実装構造 | |
JP2000252392A (ja) | 半導体素子搭載配線基板およびその実装構造 | |
JP3318498B2 (ja) | 半導体素子実装用回路基板 | |
JP2002076193A (ja) | 半導体素子収納用パッケージおよびパッケージ実装基板 | |
JP3426827B2 (ja) | 半導体装置 | |
JP3347583B2 (ja) | 配線基板の実装構造 | |
JP3784209B2 (ja) | 半導体素子搭載用の配線基板およびその実装構造 | |
JP3872236B2 (ja) | 配線基板およびその実装構造 | |
JP2001102492A (ja) | 配線基板およびその実装構造 | |
JPH10116927A (ja) | 接続端子及びその形成方法 | |
JP3740225B2 (ja) | 配線基板の実装構造 | |
JP4071893B2 (ja) | 配線基板およびその実装構造 | |
JP2001244390A (ja) | 半導体素子用パッケージおよびその実装構造 | |
JP2000188362A (ja) | 半導体素子の実装構造 | |
JP3502759B2 (ja) | 半導体素子の実装構造、並びに配線基板の実装構造 | |
JP2000114424A (ja) | 半導体素子実装基板 | |
JPH09260529A (ja) | 半導体装置用基板及び半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041012 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041018 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071022 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |