JP3692215B2 - 配線基板の実装構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、たとえば合成（有機）樹脂を含む絶縁体からなる外部電気回路基板の表面に、半導体素子収納用パッケージなどの配線基板をロウ付けで配設した配線基板の実装構造に関するものである。
【０００２】
【従来の技術】
配線基板は絶縁基板の表面あるいは内部にメタライズ配線層が配設された構造からなるが、これの代表例として、半導体素子、特にＬＳＩ等の半導体素子を収容するための半導体素子収納用パッケージについては、その表面および内部にＷやＭｏ等のメタライズ配線層が設けられ、さらに底面には接続用電極が配設されたアルミナセラミックス等からなる絶縁基板からなり、その絶縁基板の上面中央部に半導体素子を収容するためのキャビティが形成され、そして、このキャビティは蓋体によって気密封止される。
【０００３】
一般に半導体素子の集積度が高まるほど、それに形成される電極数も増大するが、これに伴い、これを収納する半導体収納用パッケージにおける端子数も増大する。ところが、電極数を増大させるにしてもパッケージ自体の寸法には限界がある。したがって、パッケージの小型化という要求とに相まって、パッケージの接続用電極の形成密度を高くする必要がある。
【０００４】
かかる市場要求において、パッケージの下面にコバールなどの金属ピンを接続したピングリッドアレイ（ＰＧＡ）が製品化されているが、最近、パッケージの４つの側面に導出されたメタライズ配線層にガルウイング状（Ｌ字状）の金属ピンが接続されたタイプのクワッドフラットパッケージ（ＱＦＰ）、パッケージの４つの側面に電極パッドを備え、リードピンがないリードレスチップキャリア（ＬＣＣ）、Ｓｉチップをフリップチップ実装したチップサイズパッケージ（ＣＳＰ）、さらに絶縁基板の下面に半田からなる球状端子を多数配置したボールグリッドアレイ（ＢＧＡ）等があり、これらの中でもＢＧＡが最も高密度化が可能である。
【０００５】
このボールグリッドアレイ（ＢＧＡ）によれば、接続用電極パッドに半田などのロウ材からなる球状端子をロウ付けし、この球状端子を外部電気回路基板の配線導体上に載置当接させ、しかる後、上記端子を約２５０〜４００℃で加熱溶融し、球状端子を配線導体に接合させることによって外部電気回路基板上に実装している。かかる実装構造により、半導体素子収納用パッケージの内部に収容されている半導体素子はその各電極がメタライズ配線層および接続用電極を介して外部電気回路に電気的に接続される。
【０００６】
【発明が解決しようとする課題】
これらのパッケージに使用される絶縁基板はアルミナ、ムライトなどのセラミックスからなるので、２００ＭＰａ以上の高強度を有し、しかも、メタライズ配線層などとの多層化技術に対して高い信頼性が得られている。
【０００７】
しかしながら、この絶縁基板の熱膨張係数が約４〜７ｐｐｍ／℃程度であるのに対して、パッケージに実装される外部電気回路基板として最も多用されているプリント基板（ガラス−エポキシ絶縁層にＣｕ配線層が形成されたものである）の熱膨張係数については１１〜１８ｐｐｍ／℃と非常に大きく、双方間の大きな熱膨張係数差によって下記のような問題点がある。
【０００８】
すなわち、配線基板や半導体素子収納用パッケージに半導体素子を収容し、しかる後、プリント基板などに実装した場合、半導体素子の作動時に発する熱が絶縁基板とプリント基板の両方に繰り返し印加され、これによって絶縁基板とプリント基板との熱膨張差に起因して、大きな熱応力が発生し、パッケージにおける端子数が３００を越えたり、パッケージのサイズが大型化すると、その熱応力の影響が大きくなり、そのため、半導体素子の作動および停止の繰り返しによって、熱応力が絶縁基板下面の接続用電極パッドの外周部、および外部電気回路基板の配線導体と端子との接合界面に作用し、その結果、接続用電極パッドが絶縁基板から剥離したり、端子が配線導体から剥離し、配線基板やパッケージをプリント基板に長期にわたり安定に電気的接続させることができないという問題点がある。
【０００９】
したがって、本発明は、セラミック製の絶縁基板の表面あるいは内部にメタライズ配線層を具備する配線基板や、高熱膨張特性を有し且つ半導体素子が収納された半導体素子収納用パッケージをガラス−エポキシ樹脂などを絶縁体とする外部電気回路に対して、強固に且つ長期にわたり安定した接続状態を維持できる高い信頼性の配線基板の実装構造を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者らは、半導体素子収納用パッケージ等の配線基板の外部電気回路基板に対する実装時または使用時において生じる熱応力を緩和するために、種々検討を重ねた結果、高い応力が生じるロウ付け部（半田部）の両端、もしくは一端にインジウムを添加すると、長期にわたり安定した接着が得られることを見い出し、そして、本発明はこの知見に基づいて完成されたものである。
【００１１】
すなわち、本発明の配線基板の実装構造は、セラミック、合成樹脂（有機樹脂）などの絶縁体の表面に配線導体を被着形成した外部電気回路基板上に、接続用電極が配設された配線基板を載置して、配線導体に接続用電極をロウ付けして実装せしめる実装構造において、上記ロウ付け部（半田部）の配線導体および接続用電極の各々に接合する両端部のうち少なくとも一方の端部にＰｂとＳｎとを含有する半田と、１．０重量％以下のインジウムにより形成されたインジウム含有領域が設けられていることを特徴とする。
【００１２】
また、本発明の他の配線基板の実装構造は、上記本発明実装構造において、その硬化後のインジウム含有領域の厚みを２０μｍ以上にしたことを特徴とする。
【００１３】
さらにまた、本発明の他の実装構造は、上記本発明実装構造において、インジウム含有領域でのインジウム含有率が０．１重量％以上であることを特徴とする。
【００１４】
【発明の実施の形態】
図１はＢＧＡ型の半導体素子収納用パッケージを搭載した本発明の実装構造の断面図、図２はその要部断面図である。本発明のこの実装構造によれば、絶縁基板の表面あるいは内部にメタライズ配線層が配設された、いわゆる配線基板としての半導体素子収納用パッケージＡに対して、外部電気回路基板Ｂを実装している。
【００１５】
半導体素子収納用パッケージＡは、絶縁基板１と蓋体２とメタライズ配線層３と接続用電極４により構成され、絶縁基板１および蓋体２は半導体素子５を内部に気密に収容するためのキャビティ６を形成する。そして、キャビティ６内にて半導体素子５はガラス、樹脂等の接着剤を介して絶縁基板１に接着固定される。
【００１６】
また、絶縁基板１の表面および内部にはメタライズ配線層３が配設されており、半導体素子５と、絶縁基板１の下面に形成された接続用電極４とを電気的に接続するように配設されている。この接続用電極４は、接続パッドを介して半田（錫−鉛合金）であるロウ材からなる突起状端子が取着されている。この突起状端子は球状もしくは柱状のロウ材を接続用電極に並べるか、またはスクリーン印刷法によりロウ材を接続用電極に印刷することにより形成される。
【００１７】
本発明の実装構造によれば、図２に示すように絶縁基板１の下面に多数の接続用電極４が形成され、さらに半田などの高融点ロウ材からなるボール状の端子（半田ボール）７がインジウムを含まない低融点半田８および前記インジウム含有領域としてのインジウムを含む低融点半田層９を介して取着されている。このような端子構造は、たとえばパッケージＡの絶縁基板１の接続用電極４に１．０重量％以下のインジウムを含む半田層９を形成し、その上にインジウムを含まない半田ペーストを同様にプリントし、半田ボール７を載置し、この半田ペーストが溶融する温度にリフロー炉などにて加熱して半田８を溶融させることにより作製される。他方の外部電気回路基板Ｂ（以下、この外部電気回路基板をプリント基板と称する）においては、配線導体１１の表面に同様に１．０重量％以下インジウムを含む半田ペーストをプリントして、前記インジウム含有領域としての半田層１２を形成し、その上にインジウムを含まない低融点の半田ペーストをプリントして低融点半田１３を形成する。
【００１８】
そして、ＢＧＡ型パッケージＡをプリント基板Ｂに実装するには、パッケージＡの半田ボール７がプリント基板Ｂの配線導体１１表面の半田１３に当接するように載置し、両者をリフロー炉により半田１３を加熱溶融させて、半田ボール７を半田層１２および半田１３を介して配線導体１１に固着することによりパッケージＡをプリント基板Ｂに実装する。
【００１９】
かくして上記構成の実装構造によれば、パッケージＡの絶縁基板１とプリント基板Ｂとの間に応力が生じたり、あるいは加熱が伴う通常の共晶半田によるロウ付けにおいて半田中で結晶成長が起きた場合、クラックが発生しやすい箇所にインジウムを含む半田層９、１２を形成しているので、インジウムが共晶半田中の錫と合金をつくり、応力および熱に対する結晶の成長を抑え、クラックの発生が抑制され、破壊にいたるのを防止でき、ロウ部の寿命を著しく延ばすことができる。なお、上記ボール状端子（半田ボール）７の代わりに柱状端子を用いてもよく、高融点半田を用いない場合でもロウ付け部にインジウムを含むことが重要である。
【００２０】
本発明においては、ロウ部の両方もしくは一方の端部に前記インジウム含有領域を設けた場合、その半田部の硬化後の厚みを２０μｍ以上に、好適には３０μｍ以上に、最適には５０μｍ以上にするとよく、その厚みを所要通りにするには、プリント時に使用する製版の厚みを適宜変えることでおこなう。または、このインジウム含有領域でのインジウム含有率を０．１重量％以上に、好適には０．３重量％以上に、最適には０．５重量％以上にするとよく、さらにインジウムを半田内に均一に分布させる。
【００２１】
【実施例】
次に本発明の実施例を以下の通り詳述する。
図１の実装構造のように、アルミナからなるセラミック材料を用いて、タングステンからなるメタライズ金属を含むペーストを塗布し、さらにスルーホールを形成し、また、基板の下面にスルーホールに接続する接続用電極を形成し、そして、メタライズ配線層、スルーホール、接続用電極とともに同時焼成して配線基板（半導体素子収納用パッケージＡ）を作製し、さらに電極層の表面に電解メッキ法により３μｍのＮｉメッキを施した。そして、この配線基板の接続用電極表面に表１、表２に示すように厚みや含有量を変えたインジウムを含む半田ペースト（インジウムを除いた重量比、Ｐｂ３７−Ｓｎ６３重量％）を印刷し、リフロー炉にて２３０℃に加熱してインジウム含有半田層を形成した。その後にインジウムを含まない（Ｐｂ３７−Ｓｎ６３重量％）の半田ペーストを印刷し、（Ｐｂ９０−Ｓｎ１０重量％）の半田ボールを載置し、リフロー炉により２３０℃に加熱して半田を溶融して半田ボールを電極に固着させた。また、プリント基板へも同様に表に示す厚みのインジウムを含む半田ペースト（インジウムを除いた重量比、Ｐｂ３７−Ｓｎ６３重量％）を印刷し、リフロー炉で２３０℃に加熱してインジウム含有半田層を形成し、その上にインジウムを含まない半田ペースト（Ｐｂ３７−Ｓｎ６３重量％）をさらにプリントした。その上に前記配線基板をプリント基板上に位置あわせして載置した後、リフロー炉にて２３０℃で処理してプリント基板の配線導体上のインジウムを含まない半田を溶融させて、半田ボールを接着させて実装した。
【００２２】
【表１】
【００２３】
【表２】
【００２４】
次にこれら実装構造をそれぞれ大気雰囲気にて−４０℃と１２５℃の各温度に制御した恒温槽に交互に配置し、双方ともに１５分間づつ保持した場合を１サイクルとして最高５００サイクル繰り返した。
【００２５】
そして、各サイクル毎にプリント基板Ｂの配線導体１１と配線基板の電極間の電気抵抗を測定し、電気抵抗に変化が生じるまでのサイクル数を表１、２に示した。
【００２６】
同表から明らかなとおり、配線基板とプリント基板との間のロウ付け部にインジウム含有半田部を形成することで５００サイクルまで抵抗変化が見られず、そのため、それらが長期間にわたり正確かつ強固に電気的接続させることが可能となり、配線基板の半導体回路素子の大型化による多端子化に十分対応できる信頼性の高い配線基板の実装構造を実現できた。
【００２７】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更や改良等は何ら差し支えない。たとえば上記実施例においては、外部電気回路基板をプリント基板（ガラス−エポキシ絶縁層にＣｕ配線層などが形成されたものである）で、配線基板をセラミックで構成した場合であるが、これに代えて、双方の間で材料を交換するなど、構成する材料の種類を変えることで同様な作用効果が得られる。
【００２８】
【発明の効果】
以上詳述したように、本発明の配線基板の実装構造によれば、ロウ付け部にインジウムを加えたことで、高熱膨張特性を有する絶縁基板の表面あるいは内部にメタライズ配線層を具備する配線基板や、高熱膨張特性を有し且つ半導体素子が収納された半導体素子収納用パッケージをガラス−エポキシ樹脂等を絶縁体とする外部電気回路に対して、強固に且つ長期にわたり安定した接続状態を維持できる高信頼性の実装構造が提供できた。
【図面の簡単な説明】
【図１】ＢＧＡ型の半導体素子収納用パッケージを搭載した本発明の配線基板の実装構造の断面図である。
【図２】ＢＧＡ型の半導体素子収納用パッケージを搭載した本発明の配線基板の実装構造の要部断面図である。
【符号の説明】
Ａ 半導体素子収納用パッケージ
Ｂ 外部電気回路基板（プリント基板）
１ 絶縁基板
２ 蓋体
３ メタライズ配線層
４ 接続用電極
５ 半導体素子
６ キャビティ
７ 半田ボール
８ 低融点半田
９ 半田層
１１ 配線導体
１２ 半田層
１３ 低融点半田
【発明の属する技術分野】
本発明は、たとえば合成（有機）樹脂を含む絶縁体からなる外部電気回路基板の表面に、半導体素子収納用パッケージなどの配線基板をロウ付けで配設した配線基板の実装構造に関するものである。
【０００２】
【従来の技術】
配線基板は絶縁基板の表面あるいは内部にメタライズ配線層が配設された構造からなるが、これの代表例として、半導体素子、特にＬＳＩ等の半導体素子を収容するための半導体素子収納用パッケージについては、その表面および内部にＷやＭｏ等のメタライズ配線層が設けられ、さらに底面には接続用電極が配設されたアルミナセラミックス等からなる絶縁基板からなり、その絶縁基板の上面中央部に半導体素子を収容するためのキャビティが形成され、そして、このキャビティは蓋体によって気密封止される。
【０００３】
一般に半導体素子の集積度が高まるほど、それに形成される電極数も増大するが、これに伴い、これを収納する半導体収納用パッケージにおける端子数も増大する。ところが、電極数を増大させるにしてもパッケージ自体の寸法には限界がある。したがって、パッケージの小型化という要求とに相まって、パッケージの接続用電極の形成密度を高くする必要がある。
【０００４】
かかる市場要求において、パッケージの下面にコバールなどの金属ピンを接続したピングリッドアレイ（ＰＧＡ）が製品化されているが、最近、パッケージの４つの側面に導出されたメタライズ配線層にガルウイング状（Ｌ字状）の金属ピンが接続されたタイプのクワッドフラットパッケージ（ＱＦＰ）、パッケージの４つの側面に電極パッドを備え、リードピンがないリードレスチップキャリア（ＬＣＣ）、Ｓｉチップをフリップチップ実装したチップサイズパッケージ（ＣＳＰ）、さらに絶縁基板の下面に半田からなる球状端子を多数配置したボールグリッドアレイ（ＢＧＡ）等があり、これらの中でもＢＧＡが最も高密度化が可能である。
【０００５】
このボールグリッドアレイ（ＢＧＡ）によれば、接続用電極パッドに半田などのロウ材からなる球状端子をロウ付けし、この球状端子を外部電気回路基板の配線導体上に載置当接させ、しかる後、上記端子を約２５０〜４００℃で加熱溶融し、球状端子を配線導体に接合させることによって外部電気回路基板上に実装している。かかる実装構造により、半導体素子収納用パッケージの内部に収容されている半導体素子はその各電極がメタライズ配線層および接続用電極を介して外部電気回路に電気的に接続される。
【０００６】
【発明が解決しようとする課題】
これらのパッケージに使用される絶縁基板はアルミナ、ムライトなどのセラミックスからなるので、２００ＭＰａ以上の高強度を有し、しかも、メタライズ配線層などとの多層化技術に対して高い信頼性が得られている。
【０００７】
しかしながら、この絶縁基板の熱膨張係数が約４〜７ｐｐｍ／℃程度であるのに対して、パッケージに実装される外部電気回路基板として最も多用されているプリント基板（ガラス−エポキシ絶縁層にＣｕ配線層が形成されたものである）の熱膨張係数については１１〜１８ｐｐｍ／℃と非常に大きく、双方間の大きな熱膨張係数差によって下記のような問題点がある。
【０００８】
すなわち、配線基板や半導体素子収納用パッケージに半導体素子を収容し、しかる後、プリント基板などに実装した場合、半導体素子の作動時に発する熱が絶縁基板とプリント基板の両方に繰り返し印加され、これによって絶縁基板とプリント基板との熱膨張差に起因して、大きな熱応力が発生し、パッケージにおける端子数が３００を越えたり、パッケージのサイズが大型化すると、その熱応力の影響が大きくなり、そのため、半導体素子の作動および停止の繰り返しによって、熱応力が絶縁基板下面の接続用電極パッドの外周部、および外部電気回路基板の配線導体と端子との接合界面に作用し、その結果、接続用電極パッドが絶縁基板から剥離したり、端子が配線導体から剥離し、配線基板やパッケージをプリント基板に長期にわたり安定に電気的接続させることができないという問題点がある。
【０００９】
したがって、本発明は、セラミック製の絶縁基板の表面あるいは内部にメタライズ配線層を具備する配線基板や、高熱膨張特性を有し且つ半導体素子が収納された半導体素子収納用パッケージをガラス−エポキシ樹脂などを絶縁体とする外部電気回路に対して、強固に且つ長期にわたり安定した接続状態を維持できる高い信頼性の配線基板の実装構造を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者らは、半導体素子収納用パッケージ等の配線基板の外部電気回路基板に対する実装時または使用時において生じる熱応力を緩和するために、種々検討を重ねた結果、高い応力が生じるロウ付け部（半田部）の両端、もしくは一端にインジウムを添加すると、長期にわたり安定した接着が得られることを見い出し、そして、本発明はこの知見に基づいて完成されたものである。
【００１１】
すなわち、本発明の配線基板の実装構造は、セラミック、合成樹脂（有機樹脂）などの絶縁体の表面に配線導体を被着形成した外部電気回路基板上に、接続用電極が配設された配線基板を載置して、配線導体に接続用電極をロウ付けして実装せしめる実装構造において、上記ロウ付け部（半田部）の配線導体および接続用電極の各々に接合する両端部のうち少なくとも一方の端部にＰｂとＳｎとを含有する半田と、１．０重量％以下のインジウムにより形成されたインジウム含有領域が設けられていることを特徴とする。
【００１２】
また、本発明の他の配線基板の実装構造は、上記本発明実装構造において、その硬化後のインジウム含有領域の厚みを２０μｍ以上にしたことを特徴とする。
【００１３】
さらにまた、本発明の他の実装構造は、上記本発明実装構造において、インジウム含有領域でのインジウム含有率が０．１重量％以上であることを特徴とする。
【００１４】
【発明の実施の形態】
図１はＢＧＡ型の半導体素子収納用パッケージを搭載した本発明の実装構造の断面図、図２はその要部断面図である。本発明のこの実装構造によれば、絶縁基板の表面あるいは内部にメタライズ配線層が配設された、いわゆる配線基板としての半導体素子収納用パッケージＡに対して、外部電気回路基板Ｂを実装している。
【００１５】
半導体素子収納用パッケージＡは、絶縁基板１と蓋体２とメタライズ配線層３と接続用電極４により構成され、絶縁基板１および蓋体２は半導体素子５を内部に気密に収容するためのキャビティ６を形成する。そして、キャビティ６内にて半導体素子５はガラス、樹脂等の接着剤を介して絶縁基板１に接着固定される。
【００１６】
また、絶縁基板１の表面および内部にはメタライズ配線層３が配設されており、半導体素子５と、絶縁基板１の下面に形成された接続用電極４とを電気的に接続するように配設されている。この接続用電極４は、接続パッドを介して半田（錫−鉛合金）であるロウ材からなる突起状端子が取着されている。この突起状端子は球状もしくは柱状のロウ材を接続用電極に並べるか、またはスクリーン印刷法によりロウ材を接続用電極に印刷することにより形成される。
【００１７】
本発明の実装構造によれば、図２に示すように絶縁基板１の下面に多数の接続用電極４が形成され、さらに半田などの高融点ロウ材からなるボール状の端子（半田ボール）７がインジウムを含まない低融点半田８および前記インジウム含有領域としてのインジウムを含む低融点半田層９を介して取着されている。このような端子構造は、たとえばパッケージＡの絶縁基板１の接続用電極４に１．０重量％以下のインジウムを含む半田層９を形成し、その上にインジウムを含まない半田ペーストを同様にプリントし、半田ボール７を載置し、この半田ペーストが溶融する温度にリフロー炉などにて加熱して半田８を溶融させることにより作製される。他方の外部電気回路基板Ｂ（以下、この外部電気回路基板をプリント基板と称する）においては、配線導体１１の表面に同様に１．０重量％以下インジウムを含む半田ペーストをプリントして、前記インジウム含有領域としての半田層１２を形成し、その上にインジウムを含まない低融点の半田ペーストをプリントして低融点半田１３を形成する。
【００１８】
そして、ＢＧＡ型パッケージＡをプリント基板Ｂに実装するには、パッケージＡの半田ボール７がプリント基板Ｂの配線導体１１表面の半田１３に当接するように載置し、両者をリフロー炉により半田１３を加熱溶融させて、半田ボール７を半田層１２および半田１３を介して配線導体１１に固着することによりパッケージＡをプリント基板Ｂに実装する。
【００１９】
かくして上記構成の実装構造によれば、パッケージＡの絶縁基板１とプリント基板Ｂとの間に応力が生じたり、あるいは加熱が伴う通常の共晶半田によるロウ付けにおいて半田中で結晶成長が起きた場合、クラックが発生しやすい箇所にインジウムを含む半田層９、１２を形成しているので、インジウムが共晶半田中の錫と合金をつくり、応力および熱に対する結晶の成長を抑え、クラックの発生が抑制され、破壊にいたるのを防止でき、ロウ部の寿命を著しく延ばすことができる。なお、上記ボール状端子（半田ボール）７の代わりに柱状端子を用いてもよく、高融点半田を用いない場合でもロウ付け部にインジウムを含むことが重要である。
【００２０】
本発明においては、ロウ部の両方もしくは一方の端部に前記インジウム含有領域を設けた場合、その半田部の硬化後の厚みを２０μｍ以上に、好適には３０μｍ以上に、最適には５０μｍ以上にするとよく、その厚みを所要通りにするには、プリント時に使用する製版の厚みを適宜変えることでおこなう。または、このインジウム含有領域でのインジウム含有率を０．１重量％以上に、好適には０．３重量％以上に、最適には０．５重量％以上にするとよく、さらにインジウムを半田内に均一に分布させる。
【００２１】
【実施例】
次に本発明の実施例を以下の通り詳述する。
図１の実装構造のように、アルミナからなるセラミック材料を用いて、タングステンからなるメタライズ金属を含むペーストを塗布し、さらにスルーホールを形成し、また、基板の下面にスルーホールに接続する接続用電極を形成し、そして、メタライズ配線層、スルーホール、接続用電極とともに同時焼成して配線基板（半導体素子収納用パッケージＡ）を作製し、さらに電極層の表面に電解メッキ法により３μｍのＮｉメッキを施した。そして、この配線基板の接続用電極表面に表１、表２に示すように厚みや含有量を変えたインジウムを含む半田ペースト（インジウムを除いた重量比、Ｐｂ３７−Ｓｎ６３重量％）を印刷し、リフロー炉にて２３０℃に加熱してインジウム含有半田層を形成した。その後にインジウムを含まない（Ｐｂ３７−Ｓｎ６３重量％）の半田ペーストを印刷し、（Ｐｂ９０−Ｓｎ１０重量％）の半田ボールを載置し、リフロー炉により２３０℃に加熱して半田を溶融して半田ボールを電極に固着させた。また、プリント基板へも同様に表に示す厚みのインジウムを含む半田ペースト（インジウムを除いた重量比、Ｐｂ３７−Ｓｎ６３重量％）を印刷し、リフロー炉で２３０℃に加熱してインジウム含有半田層を形成し、その上にインジウムを含まない半田ペースト（Ｐｂ３７−Ｓｎ６３重量％）をさらにプリントした。その上に前記配線基板をプリント基板上に位置あわせして載置した後、リフロー炉にて２３０℃で処理してプリント基板の配線導体上のインジウムを含まない半田を溶融させて、半田ボールを接着させて実装した。
【００２２】
【表１】
【表２】
次にこれら実装構造をそれぞれ大気雰囲気にて−４０℃と１２５℃の各温度に制御した恒温槽に交互に配置し、双方ともに１５分間づつ保持した場合を１サイクルとして最高５００サイクル繰り返した。
【００２５】
そして、各サイクル毎にプリント基板Ｂの配線導体１１と配線基板の電極間の電気抵抗を測定し、電気抵抗に変化が生じるまでのサイクル数を表１、２に示した。
【００２６】
同表から明らかなとおり、配線基板とプリント基板との間のロウ付け部にインジウム含有半田部を形成することで５００サイクルまで抵抗変化が見られず、そのため、それらが長期間にわたり正確かつ強固に電気的接続させることが可能となり、配線基板の半導体回路素子の大型化による多端子化に十分対応できる信頼性の高い配線基板の実装構造を実現できた。
【００２７】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更や改良等は何ら差し支えない。たとえば上記実施例においては、外部電気回路基板をプリント基板（ガラス−エポキシ絶縁層にＣｕ配線層などが形成されたものである）で、配線基板をセラミックで構成した場合であるが、これに代えて、双方の間で材料を交換するなど、構成する材料の種類を変えることで同様な作用効果が得られる。
【００２８】
【発明の効果】
以上詳述したように、本発明の配線基板の実装構造によれば、ロウ付け部にインジウムを加えたことで、高熱膨張特性を有する絶縁基板の表面あるいは内部にメタライズ配線層を具備する配線基板や、高熱膨張特性を有し且つ半導体素子が収納された半導体素子収納用パッケージをガラス−エポキシ樹脂等を絶縁体とする外部電気回路に対して、強固に且つ長期にわたり安定した接続状態を維持できる高信頼性の実装構造が提供できた。
【図面の簡単な説明】
【図１】ＢＧＡ型の半導体素子収納用パッケージを搭載した本発明の配線基板の実装構造の断面図である。
【図２】ＢＧＡ型の半導体素子収納用パッケージを搭載した本発明の配線基板の実装構造の要部断面図である。
【符号の説明】
Ａ 半導体素子収納用パッケージ
Ｂ 外部電気回路基板（プリント基板）
１ 絶縁基板
２ 蓋体
３ メタライズ配線層
４ 接続用電極
５ 半導体素子
６ キャビティ
７ 半田ボール
８ 低融点半田
９ 半田層
１１ 配線導体
１２ 半田層
１３ 低融点半田
Claims (4)
- セラミック、合成樹脂などの絶縁体の表面に配線導体を被着形成した外部電気回路基板上に、接続用電極が配設された配線基板を載置して、前記配線導体に接続用電極をロウ付けして実装せしめる実装構造において、上記ロウ付け部の配線導体および接続用電極の各々に接合する両端部のうち少なくとも一方の端部にＰｂとＳｎとを含有する半田と、１．０重量％以下のインジウムにより形成されたインジウム含有領域が設けられていることを特徴とする配線基板の実装構造。
- 前記半田が共晶半田であることを特徴とする請求項１に記載の配線基板の実装構造。
- 前記インジウム含有領域の厚みを２０μｍ以上にしたことを特徴とする請求項１又は２に記載の配線基板の実装構造。
- 前記インジウム含有領域のインジウム含有率が０．１重量％以上であることを特徴とする請求項１乃至３のうちいずれかに記載の配線基板の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16636497A JP3692215B2 (ja) | 1997-06-23 | 1997-06-23 | 配線基板の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117329A JPH1117329A (ja) | 1999-01-22 |
| JP3692215B2 true JP3692215B2 (ja) | 2005-09-07 |
Family
ID=15830038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16636497A Expired - Fee Related JP3692215B2 (ja) | 1997-06-23 | 1997-06-23 | 配線基板の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3692215B2 (ja) |
-
1997
- 1997-06-23 JP JP16636497A patent/JP3692215B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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