KR20120048842A - 임베디드 패키지 제조방법 - Google Patents

임베디드 패키지 제조방법 Download PDF

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Abstract

임베디드 패키지 제조방법이 개시되어 있다. 개시된 임베디드 패키지 제조방법은, 일면에 본딩 패드가 형성된 반도체 칩을 제조하는 단계와, 상기 본딩 패드 상에 범프를 형성하는 단계와, 상기 일면과 대향하는 반도체 칩의 타면을 코어층 상에 부착하는 단계와, 접착력을 가지며 광(光)에 반응하여 접착력이 감소되는 절연부재를 상기 반도체 칩을 포함한 코어층 상에 상기 범프의 일부가 노출되도록 형성하는 단계와, 회로 배선 형성 영역 이외의 상기 절연부재에 광을 조사하는 단계와, 상기 범프를 포함한 상기 절연부재 상에 도전막을 형성하는 단계와, 상기 회로 배선 형성 영역의 가장자리를 따라서 상기 도전막을 절단하는 단계 및 상기 회로 배선 형성 영역 이외에 형성된 도전막을 떼어내어 상기 회로 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

임베디드 패키지 제조방법{METHOD FOR FABRICATING EMBEDDED PACKAGE}
본 발명은 임베디드 패키지 제조방법에 관한 것이다.
휴대용 전자제품의 소형화 및 고용량화로 반도체 패키지가 내장될 공간이 점차 감소됨에 따라서 단위 체적당 실장효율을 높이기 위한 연구가 계속되고 있다. 단위 체적당 실장효율을 높이기 위해서 반도체 패키지는 경박단소화에 부응할 수밖에 없으며, 그 일환으로 칩을 기판 표면이 아닌 기판 내부에 배치하는 임베디드 패키지(embedded package)가 제안되었다.
종래에 임베디드 패키지에서는 회로 배선을 형성하는 방법으로, 구리를 도금(Plating)한 후 화학약품을 이용하여 도금된 구리를 식각하여 원하는 형태의 패턴을 구현하는 텐팅(tenting) 공법을 사용하고 있다. 그러나, 구리 도금 공정이 고가(高價)이므로 제조 비용이 비싸고, 화학약품을 이용하여 도금된 구리를 식각하는 과정에서 회로 배선에 불량이 발생되는 문제점이 있었다.
본 발명의 목적은, 제조 비용을 줄이고 회로 배선의 불량을 방지하기에 적합한 임베디드 패키지 제조방법을 제공하는데, 있다.
본 발명의 일 견지에 따른 임베디드 패키지 제조방법은, 일면에 본딩 패드가 형성된 반도체 칩을 제조하는 단계와, 상기 본딩 패드 상에 범프를 형성하는 단계와, 상기 일면과 대향하는 반도체 칩의 타면을 코어층 상에 부착하는 단계와, 접착력을 가지며 광(光)에 반응하여 접착력이 감소되는 절연부재를 상기 반도체 칩을 포함한 코어층 상에 상기 범프의 일부가 노출되도록 형성하는 단계와, 회로 배선 형성 영역 이외의 상기 절연부재에 광을 조사하는 단계와, 상기 범프를 포함한 상기 절연부재 상에 도전막을 형성하는 단계와, 상기 회로 배선 형성 영역의 가장자리를 따라서 상기 도전막을 절단하는 단계 및 상기 회로 배선 형성 영역 이외에 형성된 도전막을 떼어내어 상기 회로 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 절연부재를 형성하는 단계는, 접착력을 가지며 광(光)에 반응하여 접착력이 감소되는 예비 절연부재를 상기 반도체 칩을 포함한 코어층 상에 배치하는 단계와, 상기 예비 절연부재를 상기 코어층 및 반도체 칩 상에 라미네이트하는 단계 및 상기 범프가 노출되도록 상기 예비 절연부재를 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 예비 절연부재를 제거하는 단계는, 에치백(etchback) 공정 또는 디스미어(desmear) 공정을 이용하여 수행되는 것을 특징으로 한다.
상기 절연부재는 접착력을 가지며 광(光)에 반응하여 접착력이 감소되는 열경화성 수지 및/또는 열가소성 수지를 포함하는 것을 특징으로 한다.
상기 회로 배선 형성 영역 이외의 상기 절연부재에 광을 조사하는 단계는, 상기 회로 배선 형성 영역의 상기 범프 및 절연부재를 덮고, 상기 회로 배선 형성 영역 이외의 상기 절연부재를 노출하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴에 의해 노출된 상기 절연부재에 광을 조사하는 단계와, 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 도전막을 절단하는 단계는, 레이저를 이용하여 상기 도전막이 하프 컷팅(half cutting)되도록 수행되는 것을 특징으로 한다.
본 발명에 따르면, 제조 비용이 감소되고 회로 배선의 불량이 방지된다.
도 1 내지 도 8은 본 발명의 실시예에 따른 임베디드 패키지의 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1 내지 도 8은 본 발명의 실시예에 따른 임베디드 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 임베디드 반도체 패키지를 제조하기 위해서, 먼저 반도체 소자 제조 공정을 통해 복수개의 본딩 패드(1)들을 갖는 반도체 칩(10)을 제조한다. 본 실시예에서 사용되는 반도체 칩(10)은 EDS(Electrical Die Sorting) 공정을 통해 선별된 양품 반도체 칩이다.
이하, 본딩 패드(1)들이 위치하는 반도체 칩(10)의 일측면을 일면(A)으로 정의하기로 하고, 일면(A)과 대향하는 반도체 칩(10)의 타측면을 타면(B)으로 정의하기로 한다.
이어서, 각각의 본딩 패드(6)들 상에 범프(20)를 형성한다. 범프(20)는 구리, 알루미늄, 금, 은 등을 포함할 수 있고, 범프(20)는 예를 들어 기둥 형상을 가질 수 있다.
그 다음, 접착부재(30)를 매개로 코어층(40) 상에 반도체 칩(10)의 타면(B)을 부착한다. 코어층(40)은, 예를 들어, 유리섬유와 에폭시, 종이와 페놀수지, 종이와 에폭시 수지 등의 보강기재와 수지(resin) 중 어느 하나를 포함할 수 있다.
도 2를 참조하면, 접착력을 가지며 광(光)에 반응하여 접착력이 감소되는 예비 절연부재(50-1)를 범프(20)와 마주하도록 반도체 칩(10)을 포함한 코어층(40) 상에 배치한다. 예비 절연부재(50-1)로는 접착력을 가지며 광에 반응하여 접착력이 감소되는 열경화성 수지 및/또는 열가소성 수지가 사용될 수 있다.
도 3에 도시된 바와 같이, 열 또는/및 압력을 가하여 예비 절연부재(50-1)를 반도체 칩(10)을 포함한 코어층(40) 상에 라미네이트(laminate)한다.
도 4를 참조하면, 범프(20)가 노출되도록 예비 절연부재(50-1)를 제거하여 절연부재(50)를 형성한다. 예비 절연부재(50-1)의 제거는 에치백 공정, 디스미어(desmear) 공정 중 어느 하나를 이용하여 수행될 수 있다. 이러한 일련의 공정을 통해, 절연부재(50)는 범프(20)를 노출하는 개구(60)를 갖게 된다.
도 5를 참조하면, 범프(20)를 노출하는 절연부재(50)가 형성된 후, 회로 배선 형성 영역의 범프(20) 및 절연부재(50)를 덮는 마스크 패턴(70)을 형성한다. 마스크 패턴(70)은, 평면상에서 보았을 때, 라인 형상을 가질 수 있다.
이어서, 마스크 패턴(70)에 의하여 노출된 절연부재(50)에 광을 조사한다. 이때, 광이 조사된 절연부재(50)는 접착력이 감소되게 된다.
이하, 광이 조사된 절연부재(50) 부분을 제1절연부재(50A)로 정의하기로 하고, 광이 조사되지 않은 절연부재(50) 부분을 제2절연부재(50B)로 정의하기로 한다.
도 6을 참조하면, 마스크 패턴(70)을 제거하고 범프(20)를 포함한 제1,제2절연부재(50A, 50B) 상에 도전막(80)을 라미네이트한다.
이때, 도전막(80)은 범프 및 제2절연부재(20, 50B)의 표면상에는 단단히 접착되지만, 제1절연부재(50A)의 표면상에는 약하게 접부착되거나 거의 접착되지 않는다.
도 7을 참조하면, 회로 배선 형성 영역의 가장자리를 따라서 도전막(80)을 절단한다. 도전막(80) 절단 공정은, 레이저(laser)를 이용하여 도전막(80)이 하프 컷팅(half cutting)되도록 수행할 수 있다.
도 8을 참조하면, 제1절연부재(50A) 상에 형성된 도전막(80)을 떼어낸다. 이때, 감소된 접착력을 갖는 제1절연부재(50A)상에 형성된 도전막(80)은 작은 힘으로도 쉽게 떨어지게 된다. 이로써, 제2절연부재(50B) 상에 범프(20)와 전기적으로 연결되는 회로 배선(80A)이 형성된다.
이후, 도시하지 않았지만, 절연부재(50) 및 회로 배선(80A) 상에 회로 배선(80A)을 일부 노출하는 솔더레지스트 패턴을 형성하고, 회로 배선(80A)의 노출부위에 솔더볼과 같은 외부접속단자를 장착한다.
이상에서 상세하게 설명한 바에 의하면, 제조 비용이 절감되고 회로 배선의 불량이 감소된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 반도체 칩
40 : 코어층
50 : 절연부재
80A : 회로 배선

Claims (6)

  1. 일면에 본딩 패드가 형성된 반도체 칩을 제조하는 단계;
    상기 본딩 패드 상에 범프를 형성하는 단계;
    상기 일면과 대향하는 반도체 칩의 타면을 코어층 상에 부착하는 단계;
    접착력을 가지며 광(光)에 반응하여 접착력이 감소되는 절연부재를 상기 반도체 칩을 포함한 코어층 상에 상기 범프의 일부가 노출되도록 형성하는 단계;
    회로 배선 형성 영역 이외의 상기 절연부재에 광을 조사하는 단계;
    상기 범프를 포함한 상기 절연부재 상에 도전막을 형성하는 단계;
    상기 회로 배선 형성 영역의 가장자리를 따라서 상기 도전막을 절단하는 단계;및
    상기 회로 배선 형성 영역 이외에 형성된 도전막을 떼어내어 상기 회로 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 패키지 제조방법.
  2. 제 1항에 있어서,
    상기 절연부재를 형성하는 단계는,
    접착력을 가지며 광(光)에 반응하여 접착력이 감소되는 예비 절연부재를 상기 반도체 칩을 포함한 코어층 상에 배치하는 단계;
    상기 예비 절연부재를 상기 코어층 및 반도체 칩 상에 라미네이트하는 단계; 및
    상기 범프가 노출되도록 상기 예비 절연부재를 제거하는 단계를 포함하는 것을 특징으로 하는 임베디드 패키지 제조방법.
  3. 제 2항에 있어서,
    상기 예비 절연부재를 제거하는 단계는, 에치백(etchback) 공정 또는 디스미어(desmear) 공정을 이용하여 수행되는 것을 특징으로 하는 임베디드 패키지 제조방법.
  4. 제 1항에 있어서,
    상기 절연부재는 접착력을 가지며 광(光)에 반응하여 접착력이 감소되는 열경화성 수지 및/또는 열가소성 수지를 포함하는 것을 특징으로 하는 임베디드 패키지 제조방법.
  5. 제 1항에 있어서,
    상기 회로 배선 형성 영역 이외의 상기 절연부재에 광을 조사하는 단계는,
    상기 회로 배선 형성 영역의 상기 범프 및 절연부재를 덮고, 상기 회로 배선 형성 영역 이외의 상기 절연부재를 노출하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 상기 절연부재에 광을 조사하는 단계;
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 임베디드 패키지 제조방법.
  6. 제 1항에 있어서,
    상기 도전막을 절단하는 단계는, 레이저를 이용하여 상기 도전막이 하프 컷팅(half cutting)되도록 수행되는 것을 특징으로 하는 임베디드 패키지 제조방법.
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