JP5699610B2 - 実装構造体及びその製造方法、並びに、電子装置 - Google Patents

実装構造体及びその製造方法、並びに、電子装置 Download PDF

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Description

本発明は、実装構造体、インターポーザ及びこれらの製造方法、並びに、電子装置に関する。
近年、例えばサーバやパソコンなどの電子装置は、高速・高性能化に向けて著しい発展を遂げている。
また、コンピュータの心臓部である半導体チップや半導体パッケージなどの半導体装置は、その性能向上を図るべく、回路密度が高くなり、さらなる大容量化のために大型化が進んでいる。
また、半導体装置を配線基板上に実装する方法として、フリップチップボンディングがある。この実装方法では、配線基板に設けられた電極と半導体装置に設けられた電極とをはんだ接合することになる。
特開２００４−３４２９５９号公報 特開平８−２３６８９８号公報 特開平１０−１２９９０号公報
ところで、上述の実装方法では、配線基板に設けられた電極上に、はんだを介して、半導体装置に設けられた電極を載せた後、はんだを溶融させて、半導体装置の電極を配線基板の電極にはんだ接合することで、半導体装置を配線基板上に実装する。
例えば、図１４（Ａ）に示すように、配線基板１００の電極１０１上に塗布されたはんだペースト１０２上に、半導体装置１０３の電極１０４上に設けられたはんだバンプ１０５を載せる。そして、図１４（Ｂ）に示すように、はんだペースト１０２及びはんだバンプ１０５を溶融させて、半導体装置１０３の電極１０４を配線基板１００の電極１０１にはんだ接合することで、半導体装置１０３を配線基板１００上に実装する。この場合、半導体装置１０３を配線基板１００上に実装した実装構造体１０６は、半導体装置１０３の電極１０４と配線基板１００の電極１０１とがはんだ１０７によって接合されたものとなる。
この場合、はんだ溶融時の表面張力と半導体装置１０３の自重とがつりあった状態で、はんだは凝固する。このため、半導体装置１０３の電極１０４と配線基板１００の電極１０１とを接合するはんだ１０７の形状は、球をつぶした太鼓のような形状、即ち、上下方向の中央部が膨らんだ太鼓形状になる。
半導体装置１０３の動作時に半導体装置１０３が発熱して熱膨張すると、配線基板１００との間に熱膨張差が生じ、この熱膨張差に起因して、半導体装置１０３の電極１０４と配線基板１００の電極１０１とを接合するはんだ接合部に応力が加わることになる。
特に、外周部に位置するはんだ接合部に、熱膨張差による大きな応力が加わることになる。
また、上述のように、はんだ１０７が太鼓形状になっていると、図１４（Ｃ）に示すように、はんだ１０７と電極１０１、１０４とが接する箇所に応力が集中しやすくなる。なお、図１４（Ｃ）は、図１４（Ｂ）の中の符号Ｘで示す箇所を拡大して示したものである。
また、半導体装置１０３の電極１０４と配線基板１００の電極１０１とを接合するはんだ接合部には、半導体装置１０３のオン・オフによって、応力が繰り返し加わることになる。
このため、熱膨張差による大きな応力が加わる外周部のはんだ接合部に、応力が集中する箇所があるのは好ましくない。
そこで、熱膨張差による大きな応力が加わる外周部のはんだと電極とが接する箇所に応力が集中するのを緩和し、信頼性を向上させることができるようにしたい。
本実装構造体及び本電子装置は、複数の第１電極を有する配線基板と、配線基板上に実装され、複数の第２電極を有する半導体装置と、配線基板と半導体装置との間に設けられ、表面及び裏面が露出している導電性パッドと、導電性パッドを支持するシートとを有するインターポーザとを備え、配線基板の半導体装置実装領域の外周部に設けられた第１電極と半導体装置の外周部に設けられた第２電極とがはんだ接合されており、配線基板の半導体装置実装領域の内周部に設けられた第１電極とインターポーザの導電性パッドの裏面とがはんだ接合されており、半導体装置の内周部に設けられた第２電極とインターポーザの導電性パッドの表面とがはんだ接合されていることを要件とする。
本実装構造体の製造方法は、シートに支持され、表面及び裏面が露出している導電性パッドを有するインターポーザの導電性パッドの裏面が、複数の第１電極を有する配線基板の半導体装置実装領域の内周部に設けられた第１電極上のはんだに接するように、配線基板上にインターポーザを載せ、配線基板の半導体装置実装領域の外周部に設けられた第１電極上のはんだと、複数の第２電極を有する半導体装置の外周部に設けられた第２電極上のはんだとが対向し、かつ、インターポーザの導電性パッドの表面が、半導体装置の内周部に設けられた第２電極上のはんだに接するように、インターポーザを載せた配線基板上に半導体装置を載せ、はんだを溶融させて、第１電極と第２電極とをはんだ接合し、第１電極と導電性パッドの裏面とをはんだ接合し、第２電極と導電性パッドの表面とをはんだ接合することを要件とする。
したがって、本実装構造体及びその製造方法、並びに、電子装置によれば、熱膨張差による大きな応力が加わる外周部のはんだと電極とが接する箇所に応力が集中するのを緩和し、信頼性を向上させることができるという利点がある。
第１実施形態にかかる実装構造体の構成を示す模式的断面図である。 （Ａ）〜（Ｄ）は、第１実施形態にかかる実装構造体に備えられるインターポーザによる作用を説明するための模式的断面図である。 （Ａ）〜（Ｇ）は、第１実施形態にかかる実装構造体に備えられるインターポーザの製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｆ）は、第１実施形態にかかる実装構造体に備えられるインターポーザの他の製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｄ）は、第１実施形態にかかる実装構造体の製造方法を説明するための模式的断面図である。 第１実施形態にかかる実装構造体の具体的な構成例における半導体パッケージの電極配列を示す模式図である。 第１実施形態にかかる実装構造体の具体的な構成例における回路基板の電極配列を示す模式図である。 第１実施形態にかかる実装構造体の具体的な構成例におけるインターポーザの電極配列を示す模式図である。 （Ａ）は、第１実施形態にかかる実装構造体の具体的な構成例における縦１６個×横１６個のＣｕパッドを配列したインターポーザを回路基板上に載せた状態を示す模式図であり、（Ｂ）は、第１実施形態にかかる実装構造体の具体的な構成例における縦１０個×横１０個のＣｕパッドを配列したインターポーザを回路基板上に載せた状態を示す模式図である。 第１実施形態にかかる実装構造体の具体的な構成例におけるはんだ接合部を示す模式図である。 第１実施形態にかかる実装構造体の具体的な構成例におけるはんだ接合部の高さと電極使用率との関係を示す図である。 第１実施形態にかかる実装構造体の具体的な構成例におけるはんだ接合部の高さとはんだ接合部に加わる応力との関係を示す図である。 第２実施形態にかかる電子装置の構成を示す模式的斜視図である。 （Ａ）〜（Ｃ）は、本発明の課題を説明するための模式的断面図である。
以下、図面により、本発明の実施の形態にかかる実装構造体、インターポーザ及びこれらの製造方法、並びに、電子装置について説明する。
［第１実施形態］
まず、第１実施形態にかかる実装構造体、インターポーザ及びこれらの製造方法について、図１〜図１２を参照しながら説明する。
本実施形態にかかる実装構造体は、例えばサーバやパソコンなどの電子装置に用いられる半導体パッケージを、例えばマザーボードなどの回路基板上に実装した実装構造体である。なお、電子装置を、電子機器あるいは情報機器ともいう。また、回路基板を、配線基板あるいはプリント基板ともいう。
本実装構造体は、図１に示すように、回路基板１と、半導体パッケージ２と、回路基板１と半導体パッケージ２との間に設けられたインターポーザ３とを備える。そして、半導体パッケージ２は、フリップチップボンディングによって、インターポーザ３を間に挟んで、回路基板１上に実装されている。
ここで、回路基板１は、半導体パッケージ２を実装する領域（パッケージ実装領域）の全面に格子状に配列された複数の電極４を備える（例えば図７参照）。なお、パッケージ実装領域を半導体装置実装領域ともいう。
半導体パッケージ２は、パッケージ基板と、パッケージ基板上に搭載された半導体チップと、パッケージ基板のチップ搭載面の反対側の面の全面に格子状に配列された複数の電極５（例えば図６参照）と、各電極５上に設けられたはんだボール６とを備えるＢＧＡ（Ball Grid Array）パッケージである。このＢＧＡパッケージ２は、例えば大型で高性能の半導体チップを回路基板１上に実装するのに有効である。ここでは、半導体チップはベアチップである。なお、半導体パッケージ１を半導体装置ともいう。また、はんだボール６をはんだバンプともいう。
インターポーザ３は、格子状に配列され、表面及び裏面が露出している導電性パッド７（例えば図８参照）と、導電性パッド７を支持するシート８とを有する部品である。ここでは、シート８は、絶縁性樹脂シートである。つまり、シート８は、絶縁性シートであって、樹脂シートである。具体的には、ポリイミドフィルムとポリイミドカバーフィルムとからなるポリイミドシート８である（例えば図３参照）。また、導電性パッド７は、金属パッドであり、具体的には、Ｃｕパッドである。ここでは、Ｃｕパッド７の厚さは、約１μｍ〜約２０μｍ程度である。なお、パッドを電極あるいは貫通電極ともいう。また、インターポーザを高さ制御用シートともいう。
なお、ここでは、ポリイミドシート８を用いているが、これに限られるものではなく、導電性パッド７を支持し、導電性パッド７の位置を固定することができるシートであれば良い。例えば、ポリイミドシート以外の樹脂シート、セラミックシートなどのはんだぬれ性が悪いシート、即ち、はんだが付かないシートを用いるのが好ましい。また、絶縁性シートを用いるのが好ましい。また、ポリイミドフィルム（樹脂フィルム；絶縁性樹脂フィルム）とソルダーレジスト膜（樹脂膜；絶縁性樹脂膜）とからなるシート（絶縁性樹脂シート）などの異なる材料からなる部分を有するシートを用いても良い。また、ここでは、Ｃｕパッド７を用いているが、これに限られるものではなく、はんだ付けが可能で、導電性を有するものであれば良い。このため、例えば他の金属パッドを用いても良いし、例えばＡｕ−Ｎｉ−Ｃｕ−Ｎｉ−Ａｎなどの多層構造のパッドを用いても良い。
そして、回路基板１のパッケージ実装領域の外周部に設けられた電極４Ａと半導体パッケージ２の外周部に設けられた電極５Ａとがはんだ接合されている。つまり、本実装構造体は、回路基板１のパッケージ実装領域の外周部に設けられた電極４Ａと半導体パッケージ２の外周部に設けられた電極５Ａとを接合するはんだ９を備える。このため、本実装構造体は、はんだ９によって接合されたはんだ接合部を有する。これにより、回路基板１のパッケージ実装領域の外周部の電極４Ａと半導体パッケージ２の外周部の電極５Ａとが電気的に接続されている。
また、回路基板１のパッケージ実装領域の内周部に設けられた電極４Ｂとインターポーザ３の導電性パッド７の裏面とがはんだ接合されている。つまり、本実装構造体は、回路基板１のパッケージ実装領域の内周部に設けられた電極４Ｂとインターポーザ３の導電性パッド７の裏面とを接合するはんだ１０を備える。このため、本実装構造体は、はんだ１０によって接合されたはんだ接合部を有する。これにより、回路基板１のパッケージ実装領域の内周部の電極４Ｂとインターポーザ３の導電性パッド７とが電気的に接続されている。また、半導体パッケージ２の内周部に設けられた電極５Ｂとインターポーザ３の導電性パッド７の表面とがはんだ接合されている。つまり、本実装構造体は、半導体パッケージ２の内周部に設けられた電極５Ｂとインターポーザ３の導電性パッド７の表面とを接合するはんだ６を備える。このため、本実装構造体は、はんだ６によって接合されたはんだ接合部を有する。これにより、半導体パッケージ２の内周部の電極５Ｂとインターポーザ３の導電性パッド７とが電気的に接続されている。つまり、回路基板１のパッケージ実装領域の内周部の電極４Ｂと半導体パッケージ２の内周部の電極５Ｂとが、はんだ１０、インターポーザ３の導電性パッド７及びはんだ６を介して、電気的に接続されている。
このように、回路基板１のパッケージ実装領域の内周部と半導体パッケージ２の内周部との間にインターポーザ３を挟み、外周部にはインターポーザ３を挟まずに、回路基板１上に半導体パッケージ２をはんだ接合している。
特に、本実施形態では、回路基板１のパッケージ実装領域の内周部の電極４Ｂ上に設けられたはんだ１０と、半導体パッケージ２の内周部の電極５Ｂ上に設けられたはんだ６との間に、インターポーザ３の導電性パッド７を介在させている。このように、導電性パッド７を上下のはんだ６、１０の間に介在させることで、上下のはんだ６、１０が一体化しないようにしながら、上下に設けられる半導体パッケージ２と回路基板１との間で電気信号が導通しうるようにしている。
なお、回路基板１のパッケージ実装領域の外周部及び半導体パッケージ２の外周部に設けられた電極４Ａ、５Ａとは、少なくとも最外周に配列された一列の電極を含むものとする。また、回路基板１のパッケージ実装領域の外周部及び半導体パッケージ２の外周部に設けられた電極４Ａ、５Ａには、熱膨張差による応力の影響を考慮して、さらに最外周に配列された一列の電極に対して内側に配置された一列又は複数列の電極を含むものとする。また、内周部とは、外周部以外の領域であって、外周部の内側の領域をいう。このため、回路基板１のパッケージ実装領域の内周部及び半導体パッケージ２の内周部に設けられた電極４Ｂ、５Ｂとは、外周部に設けられた電極４Ａ、５Ａ以外の電極であって、外周部の内側の領域に設けられた電極をいう。
このように構成しているのは、以下の理由による。
つまり、動作時に半導体チップを含む半導体パッケージが発熱して熱膨張すると、回路基板との間に熱膨張差が生じ、半導体パッケージと回路基板とを接合するはんだ接合部に応力が加わることになる。
この熱膨張差によって半導体パッケージと回路基板とを接合するはんだ接合部に加わる応力は、半導体パッケージの外周に近くなるほど大きくなり、中央に近くなるほど小さくなる。
つまり、回路基板のパッケージ実装領域の内周部の電極と半導体パッケージの内周部の電極とを接合するはんだよりも、回路基板のパッケージ実装領域の外周部の電極と半導体パッケージの外周部の電極とを接合するはんだ接合部に、大きな応力が加わることになる。特に、四角形状の半導体パッケージの場合、回路基板のパッケージ実装領域の最外周に配列された一列の電極のうち角の部分に配置された電極と半導体パッケージの最外周に配列された一列の電極のうち角の部分に配置された電極とを接合するはんだ接合部に、最も大きな応力が加わることになる。
逆に言うと、回路基板のパッケージ実装領域の内周部の電極と半導体パッケージの内周部の電極とを接合するはんだ接合部に加わる応力は小さく、熱膨張差による応力の影響は小さい。
例えば、応力シミュレーションを行なうと、回路基板と半導体パッケージとの間に格子状に配列されたはんだ接合部のうち、最外周の角の部分に配置されたはんだ接合部に加わる応力が最も大きくなる。これに対して、最外周に配列された一列のはんだ接合部に対して一列内側の角の部分に配置されたはんだ接合部に加わる応力は、約３０〜約４０％程度小さくなる。この場合、最外周に配列された一列のはんだ接合部は、熱膨張差による応力の影響が大きいのに対し、最外周の一列に対して一列内側に配置されたはんだ接合部は、熱膨張差による応力の影響が小さいと言える。さらに、それよりもさらに内側に配置されたはんだ接合部は、熱膨張差による応力の影響がより小さいと言える。
そこで、熱膨張差による応力の影響が小さい回路基板１のパッケージ実装領域の内周部に設けられた電極４Ｂと半導体パッケージ２の内周部に設けられた電極５Ｂとの間にインターポーザ３を挟み込むようにしている。
ところで、同じはんだ量でも、半導体パッケージと回路基板とを接合するはんだが太鼓形状になっていると、即ち、はんだと電極との接合面の延長線に対するはんだの側面（電極に接していないはんだの表面）の角度が小さいほど、はんだと電極とが接する箇所に熱膨張差による応力が集中しやすい［図１４（Ｃ）参照］。つまり、半導体パッケージと回路基板とを接合するはんだの高さ、ひいては、このはんだを含むはんだ接合部の高さ（接合高さ）が低いと、はんだと電極とが接する箇所に、熱膨張差による応力が集中しやすい。
一方、同じはんだ量でも、半導体パッケージと回路基板とを接合するはんだが円柱形状に近くなると、即ち、はんだと電極との接合面の延長線に対するはんだの側面の角度が大きいほど、はんだと電極とが接する箇所に熱膨張差による応力が集中しにくくなり、応力集中が緩和される。つまり、半導体パッケージと回路基板とを接合するはんだの高さ、ひいては、このはんだを含むはんだ接合部の高さが高いと、はんだと電極とが接する箇所に、熱膨張差による応力が集中しにくくなり、応力集中が緩和される。
また、図２（Ａ）、（Ｂ）に示すように、回路基板１のパッケージ実装領域の電極４上に設けられたはんだ１０と、半導体パッケージ２の電極５上に設けられたはんだ６とが、はんだ溶融時に互いに溶け合って一体化すると、一体化したはんだ９の体積が大きくなる。これにより、体積に対する表面張力の影響が小さくなるため、つぶれやすくなる。この場合、半導体パッケージ２と回路基板１とを接合するはんだ９の高さ、ひいては、このはんだ９を含むはんだ接合部の高さ（接合高さ）ｈは低くなる。
そこで、図２（Ｃ）、（Ｄ）に示すように、回路基板１のパッケージ実装領域の内周部の電極４Ｂ上に設けられたはんだ１０と、半導体パッケージ２の内周部の電極５Ｂ上に設けられたはんだ６との間に、インターポーザ３の導電性パッド７を介在させることで、これらのはんだが一体化しないようにしている。つまり、回路基板１のパッケージ実装領域の内周部の電極４Ｂ上に設けられたはんだ１０は、インターポーザ３の導電性パッド７の裏面（下面）に接合され、半導体パッケージ２の内周部の電極５Ｂ上に設けられたはんだ６は、インターポーザ３の導電性パッド７の表面（上面）に接合されるようにしている。このため、インターポーザ３が設けられている箇所では、上下のはんだ６、１０が分離され、半導体パッケージ２と回路基板１とが、はんだ１０、導電性パッド７及びはんだ６を介して接合されることになる。
一方、回路基板１のパッケージ実装領域の外周部の電極４Ａ上に設けられたはんだ１０と、半導体パッケージ２の外周部の電極５Ａ上に設けられたはんだ６との間には、インターポーザ３の導電性パッド７を介在させないで、これらのはんだ６、１０が一体化するようにしている。つまり、回路基板１のパッケージ実装領域の外周部の電極４Ａ上に設けられたはんだ１０と、半導体パッケージ２の外周部の電極５Ａ上に設けられたはんだ６とは、はんだ溶融時に互いに溶け合って一体化し、はんだ９となるようにしている。このため、インターポーザ３が設けられていない箇所では、半導体パッケージ２と回路基板１とは、上下のはんだ６、１０が一体化したはんだ９によって接合されることになる。
この場合、一体化したはんだ９の体積は大きくなり、体積に対する表面張力の影響が小さくなるため、つぶれやすくなる。
しかしながら、回路基板１のパッケージ実装領域の内周部の電極４Ｂ上に設けられたはんだ１０と、半導体パッケージ２の内周部の電極５Ｂ上に設けられたはんだ６とは一体化しない。このため、それぞれのはんだ６、１０の体積は小さく、体積に対する表面張力の影響が大きくなるため、つぶれにくくなる。この結果、これらのはんだ６、１０の表面張力によって半導体パッケージ２の自重による沈み込みが小さくなる。
これにより、回路基板１のパッケージ実装領域の外周部の電極４Ａ上に設けられたはんだ１０と、半導体パッケージ２の外周部の電極５Ａ上に設けられたはんだ６とが一体化したはんだ９を含むはんだ接合部の高さが高くなり、熱膨張差による応力が集中しにくくなり、応力集中が緩和される。
これは、はんだ接合の際に、加熱によって溶融され、液体となるはんだの表面張力と半径（体積）との関係を利用している。つまり、液体となったはんだは、自身の持つ表面張力によって、表面積を最小にしようとして球になろうとする。この表面張力は、球の表面積／球の体積から、３／ｒ（ｒは半径）となるため、半径が小さいほど表面張力の影響が大きくなる。つまり、半径（体積）が小さいほど丸くなろうとする効果が大きく、半径（体積）が大きいほど丸くなりにくい性質がある。このような関係を利用すべく、回路基板１のパッケージ実装領域の内周部の電極４Ｂ上に設けられたはんだ１０と、半導体パッケージ２の内周部の電極５Ｂ上に設けられたはんだ６とを一体化させないで体積が小さいままの状態とし、回路基板１のパッケージ実装領域の外周部の電極４Ａ上に設けられたはんだ１０と、半導体パッケージ２の外周部の電極５Ａ上に設けられたはんだ６とは一体化させて体積を大きくしている。
上述のように、本実施形態では、熱膨張差による応力（熱応力）の影響が小さい箇所（内周部）にインターポーザ３を設けて、熱応力の影響が大きい箇所（外周部）において半導体パッケージ２と回路基板１とを接合するはんだ９の形状を制御することで、応力集中を緩和し、信頼性を向上させるようにしている。
次に、上述のように構成されるインターポーザ３の製造方法について説明する。
ここでは、Ｃｕ箔を貼ったポリイミドフィルムを用いる場合を例に挙げて、２つの方法を説明する。なお、Ｃｕ箔を貼ったポリイミドフィルムを、表面に導電膜を有するフィルムともいう。
最初に、第１の方法について、図３を参照しながら説明する。
まず、図３（Ａ）、図３（Ｂ）に示すように、例えばフォトリソグラフィ技術を用いて、Ｃｕ箔１１を貼ったポリイミドフィルム１２のＣｕ箔１１上に、パッド形成領域のＣｕ箔１１が残るようなパターンを有するレジスト膜１３を形成する。
次に、図３（Ｃ）に示すように、Ｃｕをエッチングしうるエッチング液に浸して、Ｃｕ箔１１の不要部分、即ち、パッド形成領域以外の領域のＣｕ箔１１を除去した後、レジスト膜１３を剥離して、ポリイミドフィルム１２上に格子状に配列された複数のＣｕパッド７を形成する。
次に、図３（Ｄ）に示すように、ポリイミドフィルム１２及び複数のＣｕパッド７を覆うカバーフィルム１４を、図示しない接着材を用いて貼り付ける。ここでは、カバーフィルム１４はポリイミドフィルムである。
次に、図３（Ｅ）、図３（Ｆ）に示すように、各Ｃｕパッド７の上方にＣｕパッド７の面積よりも小さい面積を有する開口部を備えるマスク１５を位置合わせし、例えばレーザを照射してエッチングすることで、カバーフィルム１４の不要部分を除去して、各Ｃｕパッド７の表面を露出させる。つまり、カバーフィルム１４に、複数のＣｕパッド７のそれぞれの表面に達し、Ｃｕパッド７の面積よりも小さい面積を有する開口部１４Ａを形成する。
次に、図３（Ｆ）、図３（Ｇ）に示すように、各Ｃｕパッド７の下方にＣｕパッド７の面積よりも小さい面積を有する開口部を有するマスク１６を位置合わせし、例えばレーザを照射してエッチングすることで、ポリイミドフィルム１２の不要部分を除去して、各Ｃｕパッド７の裏面を露出させる。つまり、ポリイミドフィルム１２に、複数のＣｕパッド７のそれぞれの裏面に達し、Ｃｕパッド７の面積よりも小さい面積を有する開口部１２Ａを形成する。
このようにして、ポリイミドフィルム１２とカバーフィルム１４とからなるシート８に支持され、格子状に配列され、表面及び裏面が露出しているＣｕパッド７を有するインターポーザ３を製造することができる。
次に、第２の方法について、図４を参照しながら説明する。
まず、上述の第１の方法と同様の工程を経て、図４（Ａ）、図４（Ｂ）に示すように、ポリイミドフィルム１２上に格子状に配列された複数のＣｕパッド７を形成する。
次に、図４（Ｂ）に示すように、表面上の全面にソルダーレジスト膜１７を塗布する。つまり、ポリイミドフィルム１２及び複数のＣｕパッド７を覆うソルダーレジスト膜１７を形成する。
次に、図４（Ｃ）、図４（Ｄ）に示すように、各Ｃｕパッド７の上方にＣｕパッド７の面積よりも小さい面積を有する開口部を備えるマスク１８を位置合わせし、例えば紫外線を用いて露光し、現像を行なうことで、各Ｃｕパッド７の表面を露出させる。つまり、ソルダーレジスト膜１７に、複数のＣｕパッド７のそれぞれの表面に達し、Ｃｕパッド７の面積よりも小さい面積を有する開口部１７Ａを形成する。
次に、図４（Ｅ）、図４（Ｆ）に示すように、各Ｃｕパッド７の下方にＣｕパッド７の面積よりも小さい面積を有する開口部を備えるマスク１９を位置合わせし、例えばレーザを照射してエッチングすることで、ポリイミドフィルム１２の不要部分を除去して、各Ｃｕパッド７の裏面を露出させる。つまり、ポリイミドフィルム１２に、複数のＣｕパッド７のそれぞれの裏面に達し、Ｃｕパッド７の面積よりも小さい面積を有する開口部１２Ａを形成する。
このようにして、ポリイミドフィルム１２とソルダーレジスト膜１７とからなるシート８に支持され、格子状に配列され、表面及び裏面が露出しているＣｕパッド７を有するインターポーザ３を製造することができる。
次に、本実施形態にかかる実装構造体の製造方法について、図５を参照しながら説明する。
まず、図５（Ａ）に示すように、回路基板１に設けられた複数の電極４上に、はんだ１０を供給する。
ここでは、回路基板１に設けられた複数の電極４上のそれぞれに、はんだペースト１０を塗布する。
また、半導体パッケージ２に設けられた複数の電極５上に、はんだ６を供給する。
ここでは、半導体パッケージ２に設けられた複数の電極５上のそれぞれに、はんだボール６を供給し、加熱して、はんだバンプ６を形成する［図５（Ｃ）参照］。
次に、図５（Ｂ）に示すように、回路基板１上に、シート８に支持され、表面及び裏面が露出している導電性パッド７を有するインターポーザ３を載せる。
ここでは、インターポーザ３の導電性パッド７の裏面が、回路基板１のパッケージ実装領域の内周部に設けられた電極４Ｂ上に塗布されたはんだペースト１０に接するように、回路基板１上にインターポーザ３を載せる。
次に、図５（Ｃ）に示すように、インターポーザ３を載せた回路基板１上に半導体パッケージ２を載せる。
ここでは、回路基板１のパッケージ実装領域の外周部に設けられた電極４Ａ上に塗布されたはんだペースト１０と、半導体パッケージ２の外周部に設けられた電極５Ａ上に形成されたはんだバンプ６とが対向し、かつ、インターポーザ３の導電性パッド７の表面が、半導体パッケージ２の内周部に設けられた電極５Ｂ上に形成されたはんだバンプ６に接するように、インターポーザ３を載せた回路基板１上に半導体パッケージ２を載せる。
次に、図５（Ｄ）に示すように、全体を加熱して、はんだ６、１０を溶融させて、回路基板１と半導体パッケージ２、回路基板１とインターポーザ３、半導体パッケージ２とインターポーザ３をそれぞれはんだ接合する。
ここでは、回路基板１のパッケージ実装領域の外周部に設けられた電極４Ａ上に塗布されたはんだペースト１０と、半導体パッケージ２の外周部に設けられた電極５Ａ上に形成されたはんだバンプ６とを、溶融させて、回路基板１の電極４Ａと半導体パッケージ２の電極５Ａとをはんだ接合する。つまり、はんだペースト１０とはんだバンプ６を溶融し、一体化させてはんだ９とし、はんだ９によって、回路基板１のパッケージ実装領域の外周部に設けられた電極４Ａと、半導体パッケージ２の外周部に設けられた電極５Ａとを接合する。また、回路基板１のパッケージ実装領域の内周部に設けられた電極４Ｂ上に塗布されたはんだペースト１０を、溶融させて、回路基板１の電極４Ｂとインターポーザ３の導電性パッド７の裏面とをはんだ接合する。また、半導体パッケージ２の内周部に設けられた電極５Ｂ上に形成されたはんだバンプ６を、溶融させて、半導体パッケージ２の電極５Ｂとインターポーザ３の導電性パッド７の表面とをはんだ接合する。
これにより、回路基板１上に、インターポーザ３を間に挟んで、半導体パッケージ２が実装された実装構造体２０が製造される。
なお、ここでは、回路基板１に設けられた複数の電極４上にはんだペースト１０を塗布し、半導体パッケージ２に設けられた複数の電極５上にはんだボール６を供給しているが、はんだの供給方法は、上述の実施形態のものに限られるものではない。はんだの供給方法として、例えば、はんだペーストを印刷する方法、はんだメッキ法、はんだ蒸着法、はんだ蒸着転写法などの他の方法を用いても良い。
したがって、本実施形態にかかる実装構造体及びその製造方法、電子装置によれば、熱膨張差による大きな応力が加わる外周部のはんだと電極とが接する箇所に応力が集中するのを緩和し、信頼性（接合信頼性）を向上させることができるという利点がある。特に、大型の半導体装置２を回路基板１上に実装する場合に、信頼性を向上させることができる。
以下、本実施形態にかかる実装構造体及びその製造方法の具体例について、図６〜図１２を参照しながら説明する。
この具体例では、実装構造体を構成する半導体パッケージ、回路基板、インターポーザは、以下のような構成を有する。
まず、半導体パッケージは、図６に示すように、約２５ｍｍ×約２５ｍｍのガラスセラミック製のパッケージ基板２１の裏面に、約１ｍｍピッチで縦２２個×横２２個格子状に配列された直径φ約０．６ｍｍのＣｕ電極５を有する。
そして、各Ｃｕ電極５上にはんだバンプ６が形成されている。ここでは、各Ｃｕ電極５上に例えばロジン系のフラックスを塗布した後、直径φ約０．６ｍｍのＳｎ−３Ａｇ−０．５Ｃｕ（以下、ＳＡＣと呼ぶ）からなるはんだボール６を供給し、窒素雰囲気の加熱炉で例えば約２４０℃で加熱して、各Ｃｕ電極５上にはんだバンプ６を形成する。なお、はんだバンプ６をボール電極ともいう。
また、回路基板１は、図７に示すように、約２５ｍｍ×約２５ｍｍのガラスエポキシ製の回路基板であって、その表面上で、半導体パッケージ２を実装するパッケージ実装領域に、約１ｍｍピッチで縦２２個×横２２個格子状に配列された直径φ約０．６ｍｍのＣｕ電極４を有する。
そして、上述の半導体パッケージ２の場合と同様に、各Ｃｕ電極４上にはんだバンプ１０が形成されている。
さらに、インターポーザ３は、図８に示すように、表面及び裏面が露出しており、約１ｍｍピッチで格子状に配列された直径φ約０．６ｍｍのＣｕパッド７と、Ｃｕパッド７を支持するポリイミドシート８とを備える。ここでは、ポリイミドシート８の厚さは約０．０５ｍｍであり、Ｃｕパッド７の厚さは約０．０２５ｍｍである。また、ここでは、Ｃｕパッド７が縦１０個×横１０個格子状に配列されたインターポーザ３［図９（Ｂ）参照］と、Ｃｕパッドが縦１６個×横１６個配列されたインターポーザ［図９（Ａ）参照］とを用いた。
このような半導体パッケージ２、回路基板１、インターポーザ３を用いて、以下のようにして、実装構造体２０を作製した。
まず、図９（Ａ）、図９（Ｂ）に示すように、はんだバンプ１０が形成されている回路基板１のパッケージ実装領域の内周部（中央部を含む）に、インターポーザ３を配置する。ここで、図９（Ａ）は、Ｃｕパッド７が縦１０個×横１０個格子状に配列されたインターポーザ３を載せた状態を示しており、図９（Ｂ）は、Ｃｕパッド７が縦１６個×横１６個格子状に配列されたインターポーザ３を載せた状態を示している。なお、図９（Ａ）、図９（Ｂ）では、主に回路基板１とインターポーザ３との配置を示しており、例えばはんだバンプ１０等は省略している。
次に、インターポーザ３が配置されている回路基板１上に、はんだバンプ６が形成されている半導体パッケージ２を配置する。
そして、例えば窒素雰囲気の加熱炉で、はんだバンプ６、１０又はこれらの近傍の温度が約２４０℃程度になるように加熱し、回路基板１、インターポーザ３、半導体パッケージ２の相互間をはんだ接合して、実装構造体２０を作製した。なお、実装構造体２０を接合体ともいう。
その後、回路基板１の外周部に設けられた電極４Ａと半導体パッケージ２の外周部に設けられた電極５Ａとを接合するはんだ９を含むはんだ接合部を評価すべく、図１０に示すように、研磨によって断面を観察できる状態にした。
そして、回路基板１の外周部に設けられた電極４Ａと半導体パッケージ２の外周部に設けられた電極５Ａとを接合するはんだ９を含むはんだ接合部の高さ（接合高さ）ｈを測定したところ、図１１に示すような結果になった。
ここで、図１１は、電極使用率と接合高さｈとの関係を示している。
ここでは、回路基板１のパッケージ実装領域（又は半導体パッケージ２）の一辺の長さ、即ち、はんだバンプ６、１０が形成されている領域の一辺の長さをＡとし、インターポーザ３の一辺の長さ、即ち、Ｃｕパッド７が設けられている領域の一辺の長さをＢとする。そして、回路基板１のパッケージ実装領域の面積Ａ２に対する、インターポーザ３の面積Ｂ２の割合（％）を、電極使用率とする（電極使用率＝Ｂ２／Ａ２）。このため、インターポーザ３を用いない場合は電極使用率０％、Ｃｕパッド７が縦１０個×横１０個配列されたインターポーザ３を用いた場合は電極使用率約２０％［図９（Ｂ）参照］、Ｃｕパッド７が縦１６個×横１６個配列されたインターポーザ３を用いた場合は電極使用率約５２％［図９（Ａ）参照］となる。
図１１に示すように、電極使用率が高くなると、接合高さｈが高くなることが分かる。つまり、インターポーザ３の面積が大きくなると、即ち、インターポーザ３のＣｕパッド７の数が増えると、接合高さｈが高くなることが分かる。
例えば、Ｃｕパッド７が縦１６個×横１６個配列されたインターポーザ３を用いた場合［図９（Ａ）参照］、インターポーザ３を用いない場合に対して、接合高さｈを約３０％高くすることができる。
ここで、図１２は、接合高さｈとはんだ接合部に加わる応力との関係を示している。ここでは、例えば直径約２００μｍの電極が配列されている半導体パッケージのフリップチップボンディングにおいて、同じ体積のはんだを用いて接合高さを変化させた場合のミーゼスの相当応力のシミュレーション結果を示している。
図１２に示すように、接合高さｈが約１００μｍから約１３０μｍまで約３０％高くなると、はんだ接合部に加わる応力集中箇所のミーゼスの相当応力が約１０％緩和される。
このため、上述のように、例えばＣｕパッド７が縦１６個×横１６個配列されたインターポーザ３を用いて、接合高さｈを約３０％高くすることで、インターポーザ３を用いない場合に対して、はんだ接合部に加わる応力集中箇所のミーゼスの相当応力を約１０％緩和できる。そして、はんだ接合部に加わる応力が約１０％緩和された場合、疲労寿命予測式として用いられる修正形コフィン・マンソン則に当てはめてみると、約２０〜約４０％程度の長寿命化が可能であると見積もることができる。
このように、半導体パッケージ２を回路基板１上に実装する際のプロセスを大きく変更することなく、熱膨張差による応力の影響が小さい箇所（内周部）にインターポーザ３を介在させるだけで良い。これにより、応力の影響が大きい箇所（外周部）のはんだ接合部の高さを高くすることができ、はんだ接合の信頼性を向上させることができる。
なお、上述の実施形態では、導電性パッド７を、半導体パッケージ２の電極５及び回路基板１の電極４の面積よりも大きい面積を有するものとしているが、これに限られるものではない。
例えば、導電性パッドを、半導体パッケージ（半導体装置）の電極及び回路基板（配線基板）の電極の面積と同一の面積を有するものとしても良い。
また、例えば、導電性パッドを、半導体パッケージ（半導体装置）の電極及び回路基板（配線基板）の電極の面積よりも小さい面積を有するものとしても良い。これにより、半導体パッケージの外周部のはんだの高さ、ひいては、このはんだを含むはんだ接合部の高さを、より高くすることが可能である。
［第２実施形態］
次に、第２実施形態にかかる電子装置について、図１３を参照しながら説明する。
本実施形態にかかる電子装置は、上述の第１実施形態にかかる実装構造体２０、即ち、半導体パッケージ２をインターポーザ３を間に挟んで回路基板１上に実装した実装構造体２０を備える電子装置である。
本電子装置は、例えばサーバやパソコンなどの電子装置である。本電子装置は、図１３に示すように、上述の第１実施形態の実装構造体２０を備え、さらに、回路基板１上に、電源部品３０、コネクタ部品３１、コントローラ部品３２、メモリ部品３３などの他の部品が実装され、冷却ファン３４を備えるラック３５に収納されている。そして、回路基板１上に実装された各部品２、３０〜３３は、回路基板１に電気的に接続されている。また、ラック３５に備えられる冷却ファン３４によって、ラック３５にセットされた回路基板１上に実装されている半導体パッケージ２に備えられる冷却フィン３６に風を当てることができるようになっている。
したがって、本実施形態にかかる電子装置によれば、上述の第１実施形態の実装構造体を備えるため、より信頼性（接合信頼性）の高い電子装置を実現することができるという利点がある。
［その他］
なお、本発明は、上述した各実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
例えば、上述の各実施形態では、半導体パッケージ２をインターポーザ３を間に挟んで回路基板１上に実装した実装構造体を例に挙げて説明しているが、これに限られるものではない。例えば、ベアチップ（半導体装置）をパッケージ基板（配線基板）上に実装する実装構造体において、ベアチップとパッケージ基板との間に上述の各実施形態のインターポーザを挟むようにしても良い。また、ベアチップ（半導体装置）を回路基板（配線基板）上に実装する実装構造体において、ベアチップと回路基板との間に上述の各実施形態のインターポーザを挟むようにしても良い。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
複数の第１電極を有する配線基板と、
前記配線基板上に実装され、複数の第２電極を有する半導体装置と、
前記配線基板と前記半導体装置との間に設けられ、表面及び裏面が露出している導電性パッドと、前記導電性パッドを支持するシートとを有するインターポーザとを備え、
前記配線基板の半導体装置実装領域の外周部に設けられた前記第１電極と前記半導体装置の外周部に設けられた前記第２電極とがはんだ接合されており、
前記配線基板の半導体装置実装領域の内周部に設けられた前記第１電極と前記インターポーザの前記導電性パッドの裏面とがはんだ接合されており、
前記半導体装置の内周部に設けられた前記第２電極と前記インターポーザの前記導電性パッドの表面とがはんだ接合されていることを特徴とする実装構造体。
（付記２）
前記シートは、絶縁性シートであることを特徴とする、付記１に記載の実装構造体。
（付記３）
前記シートは、樹脂シート又はセラミックシートであることを特徴とする、付記１又は２に記載の実装構造体。
（付記４）
前記導電性パッドは、金属パッドであることを特徴とする、付記１〜３のいずれか１項に記載の実装構造体。
（付記５）
前記導電性パッドは、前記第１電極及び前記第２電極の面積よりも小さい面積を有することを特徴とする、付記１〜４のいずれか１項に記載の実装構造体。
（付記６）
前記半導体装置は、半導体パッケージであることを特徴とする、付記１〜５のいずれか１項に記載の実装構造体。
（付記７）
複数の第１電極を有する配線基板と、
前記配線基板上に実装され、複数の第２電極を有する半導体装置と、
前記配線基板と前記半導体装置との間に設けられ、表面及び裏面が露出している導電性パッドと、前記導電性パッドを支持するシートとを有するインターポーザとを備え、
前記配線基板の半導体装置実装領域の外周部に設けられた前記第１電極と前記半導体装置の外周部に設けられた前記第２電極とがはんだ接合されており、
前記配線基板の半導体装置実装領域の内周部に設けられた前記第１電極と前記インターポーザの前記導電性パッドの裏面とがはんだ接合されており、
前記半導体装置の内周部に設けられた前記第２電極と前記インターポーザの前記導電性パッドの表面とがはんだ接合されていることを特徴とする電子装置。
（付記８）
前記シートは、絶縁性シートであることを特徴とする、付記７に記載の電子装置。
（付記９）
前記シートは、樹脂シート又はセラミックシートであることを特徴とする、付記７又は８に記載の電子装置。
（付記１０）
前記導電性パッドは、金属パッドであることを特徴とする、付記７〜９のいずれか１項に記載の電子装置。
（付記１１）
前記導電性パッドは、前記第１電極及び前記第２電極の面積よりも小さい面積を有することを特徴とする、付記７〜１０のいずれか１項に記載の電子装置。
（付記１２）
前記半導体装置は、半導体パッケージであることを特徴とする、付記７〜１１のいずれか１項に記載の電子装置。
（付記１３）
格子状に配列され、表面及び裏面が露出している導電性パッドと、
前記導電性パッドを支持するシートとを備えることを特徴とするインターポーザ。
（付記１４）
前記シートは、絶縁性シートであることを特徴とする、付記１３に記載のインターポーザ。
（付記１５）
前記シートは、樹脂シート又はセラミックシートであることを特徴とする、付記１３又は１４に記載のインターポーザ。
（付記１６）
前記シートは、樹脂フィルムとソルダーレジスト膜とからなることを特徴とする、付記１３又は１４に記載のインターポーザ。
（付記１７）
前記導電性パッドは、金属パッドであることを特徴とする、付記１３〜１６のいずれか１項に記載のインターポーザ。
（付記１８）
シートに支持され、表面及び裏面が露出している導電性パッドを有するインターポーザの前記導電性パッドの裏面が、複数の第１電極を有する配線基板の半導体装置実装領域の内周部に設けられた前記第１電極上のはんだに接するように、前記配線基板上に前記インターポーザを載せ、
前記配線基板の半導体装置実装領域の外周部に設けられた前記第１電極上のはんだと、複数の第２電極を有する半導体装置の外周部に設けられた前記第２電極上のはんだとが対向し、かつ、前記インターポーザの前記導電性パッドの表面が、前記半導体装置の内周部に設けられた前記第２電極上のはんだに接するように、前記インターポーザを載せた前記配線基板上に前記半導体装置を載せ、
前記はんだを溶融させて、前記第１電極と前記第２電極とをはんだ接合し、前記第１電極と前記導電性パッドの裏面とをはんだ接合し、前記第２電極と前記導電性パッドの表面とをはんだ接合することを特徴とする実装構造体の製造方法。
（付記１９）
表面に導電膜を有するフィルムのパッド形成領域以外の領域の導電膜を除去して、前記フィルム上に格子状に配列された複数の導電性パッドを形成し、
前記フィルム及び前記複数の導電性パッドを覆うカバーフィルムを貼り付け、
前記カバーフィルムに、前記複数の導電性パッドのそれぞれの表面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成し、
前記フィルムに、前記複数の導電性パッドのそれぞれの裏面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成して、前記フィルムと前記カバーフィルムとからなるシートに支持され、格子状に配列され、表面及び裏面が露出している導電性パッドを有するインターポーザを製造することを特徴とするインターポーザの製造方法。
（付記２０）
表面に導電膜を有するフィルムのパッド形成領域以外の領域の導電膜を除去して、前記フィルム上に格子状に配列された複数の導電性パッドを形成し、
前記フィルム及び前記複数の導電性パッドを覆うソルダーレジストを形成し、
前記ソルダーレジストに、前記複数の導電性パッドのそれぞれの表面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成し、
前記フィルムに、前記複数の導電性パッドのそれぞれの裏面に達し、前記導電性パッドの面積よりも小さい面積を有する開口部を形成して、前記フィルムと前記ソルダーレジストとからなるシートに支持され、格子状に配列され、表面及び裏面が露出している導電性パッドを有するインターポーザを製造することを特徴とするインターポーザの製造方法。
１ 回路基板
２ 半導体パッケージ（半導体装置）
３ インターポーザ
４，４Ａ，４Ｂ 電極
５，５Ａ，５Ｂ 電極
６ はんだ（はんだ接合部；はんだボール；はんだバンプ）
７ 導電性パッド
８ シート（ポリイミドシート）
９ はんだ（はんだ接合部）
１０ はんだ（はんだ接合部；はんだペースト）
１１ Ｃｕ箔（導電膜）
１２ ポリイミドフィルム
１３ レジスト膜
１４ カバーフィルム
１４Ａ 開口部
１５ マスク
１６ マスク
１７ ソルダーレジスト膜
１８ マスク
１９ マスク
２０ 実装構造体
２１ パッケージ基板
３０ 電源部品
３１ コネクタ部品
３２ コントローラ部品
３３ メモリ部品
３４ 冷却ファン
３５ ラック
３６ 冷却フィン

Claims (4)

  1. 複数の第１電極を有する配線基板と、
    前記配線基板上に実装され、複数の第２電極を有する半導体装置と、
    前記配線基板と前記半導体装置との間に設けられ、表面及び裏面が露出している導電性パッドと、前記導電性パッドを支持するシートとを有するインターポーザとを備え、
    前記配線基板の半導体装置実装領域の外周部に設けられた前記第１電極と前記半導体装置の外周部に設けられた前記第２電極とがはんだ接合されており、
    前記配線基板の半導体装置実装領域の内周部に設けられた前記第１電極と前記インターポーザの前記導電性パッドの裏面とがはんだ接合されており、
    前記半導体装置の内周部に設けられた前記第２電極と前記インターポーザの前記導電性パッドの表面とがはんだ接合されていることを特徴とする実装構造体。
  2. 前記導電性パッドは、前記第１電極及び前記第２電極の面積よりも小さい面積を有することを特徴とする、請求項１に記載の実装構造体。
  3. 複数の第１電極を有する配線基板と、
    前記配線基板上に実装され、複数の第２電極を有する半導体装置と、
    前記配線基板と前記半導体装置との間に設けられ、表面及び裏面が露出している導電性パッドと、前記導電性パッドを支持するシートとを有するインターポーザとを備え、
    前記配線基板の半導体装置実装領域の外周部に設けられた前記第１電極と前記半導体装置の外周部に設けられた前記第２電極とがはんだ接合されており、
    前記配線基板の半導体装置実装領域の内周部に設けられた前記第１電極と前記インターポーザの前記導電性パッドの裏面とがはんだ接合されており、
    前記半導体装置の内周部に設けられた前記第２電極と前記インターポーザの前記導電性パッドの表面とがはんだ接合されていることを特徴とする電子装置。
  4. シートに支持され、表面及び裏面が露出している導電性パッドを有するインターポーザの前記導電性パッドの裏面が、複数の第１電極を有する配線基板の半導体装置実装領域の内周部に設けられた前記第１電極上のはんだに接するように、前記配線基板上に前記インターポーザを載せ、
    前記配線基板の半導体装置実装領域の外周部に設けられた前記第１電極上のはんだと、複数の第２電極を有する半導体装置の外周部に設けられた前記第２電極上のはんだとが対向し、かつ、前記インターポーザの前記導電性パッドの表面が、前記半導体装置の内周部に設けられた前記第２電極上のはんだに接するように、前記インターポーザを載せた前記配線基板上に前記半導体装置を載せ、
    前記はんだを溶融させて、前記第１電極と前記第２電極とをはんだ接合し、前記第１電極と前記導電性パッドの裏面とをはんだ接合し、前記第２電極と前記導電性パッドの表面とをはんだ接合することを特徴とする実装構造体の製造方法。
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* Cited by examiner, † Cited by third party
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KR101326534B1 (ko) 2007-05-10 2013-11-08 서울과학기술대학교 산학협력단 플립 칩 패키지
US9786308B1 (en) * 2016-06-07 2017-10-10 Seagate Technology Llc Interconnect interposer attachable to a trailing edge of a slider
CN116779584B (zh) * 2023-08-21 2023-11-03 湖南大学 一种低芯片温度梯度的功率半导体模块封装结构及方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236898A (ja) 1995-02-27 1996-09-13 Matsushita Electric Ind Co Ltd 応力緩和用接続媒体、応力緩和型実装体及び応力緩和型部品
JP3116273B2 (ja) 1996-04-26 2000-12-11 日本特殊陶業株式会社 中継基板、その製造方法、基板と中継基板と取付基板とからなる構造体、基板と中継基板の接続体
US5798567A (en) * 1997-08-21 1998-08-25 Hewlett-Packard Company Ball grid array integrated circuit package which employs a flip chip integrated circuit and decoupling capacitors
JP3033539B2 (ja) 1997-08-26 2000-04-17 日本電気株式会社 キャリアフィルムおよびその製造方法
JP3339387B2 (ja) * 1997-11-07 2002-10-28 日立電線株式会社 Ｔａｂ用テープの製造方法
US6507118B1 (en) * 2000-07-14 2003-01-14 3M Innovative Properties Company Multi-metal layer circuit
US6717066B2 (en) * 2001-11-30 2004-04-06 Intel Corporation Electronic packages having multiple-zone interconnects and methods of manufacture
JP2004342959A (ja) 2003-05-19 2004-12-02 Sharp Corp 半導体装置およびその製造方法
US7245022B2 (en) * 2003-11-25 2007-07-17 International Business Machines Corporation Semiconductor module with improved interposer structure and method for forming the same
US7462939B2 (en) * 2005-10-20 2008-12-09 Honeywell International Inc. Interposer for compliant interfacial coupling
JP2009231467A (ja) * 2008-03-21 2009-10-08 Fujitsu Ltd 基板ユニット，電子装置，及び基板ユニット製造方法
JP2010161102A (ja) * 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
US7923290B2 (en) * 2009-03-27 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system having dual sided connection and method of manufacture thereof

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