JP2009043877A - 半導体装置およびその製造方法ならびにインターポーザ - Google Patents
半導体装置およびその製造方法ならびにインターポーザ Download PDFInfo
- Publication number
- JP2009043877A JP2009043877A JP2007206423A JP2007206423A JP2009043877A JP 2009043877 A JP2009043877 A JP 2009043877A JP 2007206423 A JP2007206423 A JP 2007206423A JP 2007206423 A JP2007206423 A JP 2007206423A JP 2009043877 A JP2009043877 A JP 2009043877A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- electrode
- semiconductor chip
- wiring board
- interposer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
【課題】半導体チップに熱的なダメージを与えることなく半導体チップを半導体チップまたは配線板に接続することができる半導体装置およびその製造方法ならびにインターポーザを提供すること。
【解決手段】本発明の半導体装置1は、配線板2、複数の半導体チップ3およびインターポーザ4を備えている。半導体チップ3は同一方向にそれぞれずらして配線板2に積層されている。また、インターポーザ4は貫通孔7および立体らせん状の接触子8を有している。そして、配線板2および複数の半導体チップ3の電極5に接触子8の接触部8aを接触させた状態において、貫通孔7を通過させたレーザ光20を接触子8の接触部8aに照射して接触子8を電極5に溶着する。
【選択図】図1
【解決手段】本発明の半導体装置1は、配線板2、複数の半導体チップ3およびインターポーザ4を備えている。半導体チップ3は同一方向にそれぞれずらして配線板2に積層されている。また、インターポーザ4は貫通孔7および立体らせん状の接触子8を有している。そして、配線板2および複数の半導体チップ3の電極5に接触子8の接触部8aを接触させた状態において、貫通孔7を通過させたレーザ光20を接触子8の接触部8aに照射して接触子8を電極5に溶着する。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法ならびにインターポーザに係り、特に、ロジックチップやメモリチップなど半導体チップを半導体チップまたは配線板に接続する際に半田付けを利用する場合に好適に用いることができる半導体装置およびその製造方法ならびにインターポーザに関する。
図14は、従来の半導体装置101の一例を示す縦断面図である。従来の半導体装置101は、図14に示すように、複数の半導体チップ103および配線板102を備えており、例えばメモリカード、メモリオーディオプレーヤ、携帯電話機などの携帯電子機器に用いられている。半導体チップ103は、CPUなどのロジックチップや記憶媒体となるメモリチップなどチップ部品であり、平板状の配線板102に積層実装されている。
半導体チップ103同士の接続または半導体チップ103と配線板102との接続方法としては、電極105同士をワイヤ107で接続するワイヤボンディングや半導体チップ103に形成された半田バンプ106を相手の電極105に接続するフリップチップ接続が挙げられる。ここで、フリップチップ接続を採用する場合、相手の電極105に接触した半田バンプ106を加熱して溶融しなければならない。
そこで、従来の半導体装置101およびその製造方法においては、図15に示すように、熱加圧ヘッド104を半導体チップ103に当接して半導体チップ103を加熱して半田バンプ106を加熱したり、図16に示すように、透明な配線板102Aおよび電極105Aを透過させたレーザ光120を半田バンプ106に照射して半田バンプ106を加熱したりすることにより、半田バンプ106を溶融させていた(特許文献1を参照)。
しかしながら、図15に示すように半導体チップ103自体を加熱すると、半導体チップ103は熱的なダメージを被るため、半導体装置101の使用中に半導体チップ103が正常に動作しなくなるおそれがあった。
また、半導体チップ103に熱的なダメージを与えずに半田バンプ106のみを加熱する場合、図16に示すように、レーザ光120を半田バンプ106に直接照射しなければならない。そのため、従来の半導体装置101においては、配線板102および電極105を透明に形成しなければならないという問題があった。
仮に、図17に示すように、不透明な配線板102を用いるために半田バンプ106の側方からレーザ光120を照射したとする。しかしながら、それを可能とするには、レーザ光120の照射経路に何ら障害物がない場合に限られる。つまり、図17に示すように、半田バンプ106の側方にキャパシタなどの他の不透明部材110が配置されている場合にはレーザ光120を半田バンプ106に照射することができない。
そこで、本発明の半導体装置およびその製造方法ならびにインターポーザはこれらの点に鑑みてなされたものであり、半導体チップに熱的なダメージを与えることなく半導体チップを半導体チップまたは配線板に接続することができる半導体装置およびその製造方法ならびにインターポーザを提供することを本発明の目的としている。
前述した目的を達成するため、本発明の半導体装置は、その第1の態様として、各表面にそれぞれ形成されている電極を露出させながら積層されている2個以上の半導体チップと、半導体チップの表面に対向配置されているとともに、半導体チップの電極と相対する位置に貫通孔が設けられているインターポーザと、インターポーザの貫通孔の周縁から半導体チップの電極に向かって突出形成されているとともに、半導体チップの電極に接触させる接触部を貫通孔の延長線上に有している接触子とを備えており、接触子の接触部が半導体チップの電極に接触した状態においてインターポーザの貫通孔を通過させたレーザ光を接触子に照射して接触部を熱することにより、接触子が半導体チップの電極に溶着されていることを特徴としている。
本発明の第1の態様の半導体装置によれば、インターポーザを半導体チップ間の配線として用いており、そのインターポーザの貫通孔から接触子にレーザ光を照射してその接触子を半導体チップの電極に溶着しているので、半導体チップを加熱することなく実装することができる。
本発明の第2の態様の半導体装置は、第1の態様の半導体装置において、接触子は、接触部から貫通孔までの間に直線状の空間または直線状の空間よりも大きな空間を有して形成されていることを特徴としている。
本発明の第2の態様の半導体装置によれば、接触子の接触部にレーザ光を直接照射して加熱するので、溶着速度を速くすることができる。
本発明の第3の態様の半導体装置は、第2の態様の半導体装置において、接触子は、頂部を接触部とする立体らせん状に形成されていることを特徴としている。
本発明の第3の態様の半導体装置によれば、接触子がその高さ方向に伸縮するので、個々の接触子の高さが異なってもその高さの差が緩和されてすべての接触子をそれぞれの電極に接触させることができる。
本発明の第4の態様の半導体装置は、第2の態様の半導体装置において、接触子は、頂部を接触部とする中空コーン状に形成されていることを特徴としている。
本発明の第4の態様の半導体装置によれば、接触子の強度を保持しつつ、立体らせん状に形成するよりも容易に接触子を形成することができる。
本発明の第5の態様の半導体装置は、第1から第4のいずれか1の態様の半導体装置において、接触子の接触部には、スズまたはスズを主成分とする合金がめっきされているとともに、スズめっきの表面に半田がめっきされていることを特徴としている。
本発明の第5の態様の半導体装置によれば、例えば接触子の接触部を半田めっき槽につけることにより接触子の接触部を半田めっきすることができるので、半導体チップの電極に半田を印刷形成するよりも、接触子の接触部に半田めっきを容易かつ高精度に形成することができる。
本発明の第6の態様の半導体装置は、第1から第5のいずれか1の態様の半導体装置において、半導体チップは、同一方向にずらして直線階段状に積層されており、半導体チップの電極は、半導体チップの積層により直線階段状に露出した半導体チップの表面において一直線上に形成されていることを特徴としている。
本発明の第6の態様の半導体装置によれば、半導体チップの大きさにかかわらずに半導体チップの電極を露出することができる。また、半導体チップの電極を一直線上に配置しているので、半導体チップの電極の接続間距離が最短になり、伝送損失を最小限に抑えることができる。
本発明の第7の態様の半導体装置は、第1から第6のいずれか1の態様の半導体装置において、表面に電極が形成されているとともに、電極が露出するように表面に半導体チップが配置されている配線板を備えており、インターポーザは、配線板の表面および半導体チップの表面に対向配置されているとともに、配線板の電極と相対する位置に貫通孔が設けられており、接触子は、配線板の電極と相対する位置に設けられたインターポーザの貫通孔の周縁から半導体チップの電極に向かって突出形成されているとともに、配線板の電極に接触させる接触部を貫通孔の延長線上に有しており、接触子の接触部が配線板の電極に接触した状態においてインターポーザの貫通孔を通過したレーザ光が接触子の接触部を熱することにより、接触子が配線板の電極に溶着されていることを特徴としている。
本発明の第7の態様の半導体装置によれば、半導体チップ同士の接続だけでなく、半導体チップと配線板との接続においても、インターポーザを半導体チップおよび配線板の導電用配線として用いており、そのインターポーザの貫通孔から接触子にレーザ光を照射してその接触子を半導体チップの電極に溶着しているので、半導体チップを加熱することなく実装することができる。
本発明の第8の態様の半導体装置は、第1から第7のいずれか1の態様の半導体装置において、インターポーザは、接触子の取付面から半導体チップの電極までの距離が等距離になるように、階段状に形成されていることを特徴としている。
本発明の第8の態様の半導体装置によれば、接触子の高さを高く形成することが困難であっても階段状のインターポーザによって接触子の高さを補うことができるので、接触子を半導体チップの電極に容易に接触させることができる。
また、前述した目的を達成するため、本発明の半導体装置の製造方法は、その第1の態様として、配線板の表面に形成された電極および配線板の表面に積層された半導体チップの表面に形成された電極に相対する位置に貫通孔が設けられたインターポーザを、配線板の電極および半導体チップの電極と相対する位置に対向配置する配置工程と、インターポーザの貫通孔の周縁から電極に向かってそれぞれ突出形成された接触子において貫通孔の延長線上に形成された接触部を、配線板の電極および半導体チップの電極にそれぞれ接触させる接触工程と、接触子の接触部が半導体チップの電極に接触した状態において、インターポーザの貫通孔を通過させたレーザ光を接触子に照射して接触部を熱することにより、接触子を半導体チップの電極に溶着させる溶着工程とを備えていることを特徴としている。
本発明の第1の態様の半導体装置の製造方法によれば、インターポーザを半導体チップおよび配線板の導電用配線として用いており、そのインターポーザの貫通孔から接触子にレーザ光を照射して接触子を溶着しているので、熱的なダメージを受けていない半導体装置を製造することができる。
また、前述した目的を達成するため、本発明のインターポーザは、その第1の態様として、各表面にそれぞれ形成されている電極を露出させながら積層されている配線板および半導体チップのうちの少なくとも半導体チップの表面に対向配置されているとともに、配線板の電極および半導体チップの電極のうちの少なくとも半導体チップの電極と相対する位置に貫通孔が設けられている配線基板と、配線基板の貫通孔の周縁から配線板の電極および半導体チップの電極のうちの少なくとも半導体チップの電極に向かって突出形成されているとともに、配線板の電極または半導体チップの電極に接触させる接触部を貫通孔の延長線上に有している接触子とを備えていることを特徴としている。
本発明の第1の態様のインターポーザによれば、接触子の接触部を半導体チップの電極に接触させた状態においてインターポーザの貫通孔にレーザ光を通過させて接触子を照射することにより、半導体チップを加熱することなく接触部を熱することができる。
本発明の第2の態様のインターポーザは、第1の態様のインターポーザにおいて、接触子は、接触部から貫通孔までの間に直線状の空間または直線状の空間よりも大きな空間を有して形成されていることを特徴としている。
本発明の第2の態様のインターポーザによれば、接触子の接触部にレーザ光を直接照射して加熱するので、溶着速度を速くすることができる。
本発明の半導体装置およびその製造方法ならびにインターポーザによれば、インターポーザの貫通孔にレーザ光を通過させ、半導体チップを加熱することなくインターポーザの接触子を半導体チップに溶融することができるので、半導体チップに熱的なダメージを与えることなく、半導体チップを半導体チップまたは配線板に接続することができるという効果を奏する。
以下、図1から図13を用いて、本発明の半導体装置およびその製造方法ならびにその半導体装置に用いるインターポーザをその一実施形態により説明する。
図1は、本実施形態の半導体装置1を示す縦断面図である。本実施形態の半導体装置1は、図1に示すように、配線板2、複数の半導体チップ3およびインターポーザ4を備えている。
配線板2は、矩形平板状に形成されており、平板状の電極5を配線板2の表面2aに備えている。この平板状の電極5は、半導体チップ3が配線板2の表面2aに配置されても電極5が露出するように配線板2の端辺2b付近に配置されている。
複数の半導体チップ3は、CPUなどのロジックチップや記憶媒体などのメモリチップなどの従来より用いられているチップ部品である。これら半導体チップ3は、それぞれ矩形状に形成されており、各表面3aには電極5がそれぞれ形成されている。また、半導体チップ3は、それぞれの電極5を露出させるように、樹脂接着材6を介して配線板2または他の半導体チップ3に積層されている。
半導体チップ3の電極5の露出方法としては様々な方法が挙げられる。例えば、図1および図2に示すように、同程度の大きさの半導体チップ3を同一方向にずらして直線階段状に積層し、直線階段状に露出した半導体チップ3の表面3aに半導体チップ3の電極5を一直線上に配置しても良い。また、図3に示すように、大・中・小などの大きさの異なる半導体チップ3を大きいものから順に積層させ、図3の左右両方向に直線階段状に露出した半導体チップ3の表面3aに半導体チップ3の電極5を配置しても良い。また、図示はしないが、半導体チップ3を縦方向および横方向に互い違いに積層させ、露出した半導体チップ3の表面3aに半導体チップ3の電極5を配置しても良い。本実施形態の半導体チップ3は図1および図2に示すように積層されている。
インターポーザ4は、配線板2または半導体チップ3に接続されており、ワイヤボンディングに用いられるワイヤ107(図14を参照)と同等の役割を果たす部品である。このインターポーザ4は、図1に示すように、配線基板11、内層電極10およびビア9を有しており、配線板2の表面2aおよび半導体チップ3の表面3aに対向配置されている。配線基板11は、接触子8の取付面4a(表面)4aから半導体チップ3の電極5までの距離が等距離になるように、階段状に形成されていることが好ましい。
また、このインターポーザ4においては、図1に示すように、配線板2の電極5および半導体チップ3の電極5にそれぞれ相対する位置において貫通孔7が電極5の対向方向に直線状に貫設されている。そして、このインターポーザ4の貫通孔7の周縁には、配線板2の電極5および半導体チップ3の電極5とそれぞれ接触する接触子8が設けられている。
この接触子8は、図1に示すように、インターポーザ4の貫通孔7の周縁から配線板2の電極5または半導体チップ3の電極5に向かって突出形成されており、インターポーザ4のビア9に接続されている。また、この接触子8は、図4に示すように、半導体チップ3の電極5に接触させる接触部8aを貫通孔7の延長線上に有している。
接触子8の形状としては、接触部8aから貫通孔7までの間に直線状またはそれよりも大きな空間8bを有する立体形状に形成されていることが好ましい。例えば、この接触子8は、図4に示すように、頂部を接触部8aとする立体らせん状に形成されていても良いし、図5に示すように、頂部を接触部8aとする中空コーン状に形成されていても良い。また、この接触子8は、図6に示すように、先端周辺を接触部8aとするクランク型の板ばね状に形成されていても良いし、図示はしないが円筒バンプ状に形成されていても良い。本実施形態の接触子8は、図4に示すように、立体らせん状に形成されている。
接触子8の材質としては、金属材料などの良導電性材料が用いられている。本実施形態においては、接触子8がNi−Pなどのばね性に優れた金属を用いてめっき形成されており、その接触部8aの表面にスズまたはスズを主成分とする合金(以下、単に「スズ」という。)がめっきされている(図示せず)。そして、スズめっきされた接触部8aの表面には半田がめっきされている(図示せず)。接触子8に大きなばね性を期待しないのであれば、半田のみを用いて接触子8を形成しても良い。
なお、図3に示すように、最下層の半導体チップ3Aがフリップチップ接続されている場合はインターポーザ4を配線板2に接続する必要がないので、配線板2の電極5の対向位置に貫通孔7および接触子8を設ける必要はない。また、図7に示すように、接触子8の高さが低いバンプ状に接触子8を形成された場合、接触子8の接触部8aに熱が伝わりやすいので、接触部8aから貫通孔7までの間に直線状またはそれよりも大きな空間8bを有する形状に形成されていなくても良い。
次に、図4または図5に示した接触子8の製造方法を複数の工程に分けて簡単に示す。なお、図6または図7に示した接触子8を製造することは特に難しくないため、その説明を省略する。
まず、第1工程においては、図8に示すように、インターポーザ4の表面4aにレジスト膜を形成して多重露光・現像を行なう。これにより、インターポーザ4のビア9の周辺に円錐状のレジスト錐30を形成する。レジスト錐30の直径および高さは50μm〜100μm程度である。
第2工程においては、図9に示すように、レジスト錐30が形成されたインターポーザ4の表面4aにシード膜32を形成する。シード膜32の膜厚は3μm程度である。また、シード膜32の材質としては、Cu膜などの良導電性金属を用いることが好ましい。
第3工程においては、図10に示すように、シード膜32によって被覆されたレジスト錐30の表面にレジスト膜31を形成してから立体らせん溝状のパターンニング31aを施す。シード膜32によって被覆されたビア9の表面にもレジスト錐30から連続してパターンニング31aを施しておく。パターンニング31aの溝幅は5μm〜10μm程度である。
第4工程においては、図11に示すように、シード膜32にNi−Pなどのばね性に富んだ金属をめっきすることにより、立体らせん状の接触子8を形成する。接触子8の膜厚は5μm〜10μm程度であり、その素線幅はパターンニング31aの溝幅と同様に5μm〜10μm程度である。その後、接触子8の接触部8aとなる頂部にスズめっき(図示せず)および半田めっき(図示せず)を施す。
そして、第5工程においては、図11から図12の順に示すように、除去剤によるレジスト膜31の化学的除去、イオンミリングによるシード膜32の除去および除去剤によるレジスト錐30の化学的除去を順に行なう。以上より、立体らせん状の接触子8の製造工程が完了する。
なお、インターポーザ4の貫通孔7については、第1工程(図8)前に形成するよりも第5工程(図12)後に形成する方が接触子8を形成しやすい。インターポーザ4の貫通孔7を第1工程(図8)前に形成する場合には、レジストを用いて貫通孔7を予め埋めておけば良い。
図5に示した中空コーン状の接触子8を形成する場合、前述した第1工程(図8)および第2工程(図9)の終了後、図10に示した第3工程でなく、図13に示す第3工程に移行する。
図13に示した第3工程においては、シード膜32の表面にレジスト膜31を施すことなくNi−Pなどのばね性に富んだ金属をめっきすることにより、中空コーン状の接触子8を形成する。また、あわせて接触子8の接触部8aとなる頂部にスズめっきを施す。
その後、第4工程として、図示はしないが、インターポーザ4に貫通孔7を形成してからその貫通孔7から除去剤を添加してレジスト錐30を化学的除去する。なお、中空コーン状の接触子8の頂部に穴を空けて、その穴からレジスト錐30を化学的除去しても良い。また、前述と同様、レジスト錐30の形成前に貫通孔7を予め形成し、レジストを用いて貫通孔7を埋めてから接触子8の製造工程に移行しても良い。以上より、図5に示した中空コーン状の接触子8の製造工程が完了する。
次に、図1および図4を用いて、本実施形態の半導体装置1の製造方法を説明する。本実施形態の半導体装置1は、本実施形態のインターポーザ4の配置工程、接触工程および溶着工程を備えている。
配置工程においては、図1に示すように、インターポーザ4における接触子8の取付面4aを配線板2の表面2aおよび半導体チップ3の表面3aに対向配置する。その際、インターポーザ4の貫通孔7が配線板2の電極5および半導体チップ3の電極5にそれぞれ相対する位置に対向配置されるようにしておく。
接触工程においては、図1および図4に示すように、インターポーザ4に取付けられた接触子8の接触部8aを配線板2の電極5および半導体チップ3の電極5にそれぞれ接触させる。本実施形態の接触子8は立体らせん状に形成されているため、すべての接触子8が圧縮される程度にまですべての接触子8を配線板2の電極5および半導体チップ3の電極5に押しつけて確実に接触させるようにインターポーザ4を押しつけることが好ましい。
溶着工程においては、図1および図4に示すように、接触子8の接触部8aを半導体チップ3の電極5に接触させた状態において、インターポーザ4の貫通孔7を通過させたレーザ光20を接触子8の接触部8aに照射する。このレーザ光20の照射により接触部8aは熱せられて接触部8aの表面を覆う半田めっき(図示せず)が溶融し、接触子8が半導体チップ3の電極5に溶着される。
以上の工程を経ることにより、インターポーザ4が配線板2および半導体チップ3に電気的に接続され、本実施形態の半導体装置1が製造される。
次に、図1から図13を用いて、本実施形態の半導体装置1およびその製造方法ならびにその半導体装置1に用いるインターポーザ4の作用を説明する。
本実施形態の半導体装置1においては、図1に示すように、インターポーザ4の接触子8が配線板2の電極5および半導体チップ3の電極5に溶着されている。そのため、ワイヤボンディングのワイヤ107と同様(図14を参照)、インターポーザ4を半導体チップ3間または配線板2と半導体チップ3との接続に用いる導電用配線として用いることができる。
また、接触子8が取付けられたインターポーザ4においては、その接触子8の延長線上に貫通孔7が設けられており、図1および図4に示した溶着工程において、インターポーザ4の貫通孔7から接触子8の接触部8aにレーザ光20を照射してその接触子8を半導体チップ3の電極5に溶着している。そのため、接触子8のみを熱してインターポーザ4を配線板2および半導体チップ3に接続することができるため、半導体チップ3に熱的なダメージを与えることなく半導体チップ3を配線板2または他の半導体チップ3に接続することができる。
レーザ光20の出力や接触子8の厚さ(高さ)にも依存するが、レーザ光20の照射により接触子8を電極5に溶着させるために接触子8を全体的に溶融しなければならないとすると、接触子8の溶融に多くの時間を費やしてしまう。そのため、本実施形態の接触子8は、図4に示すように、その内部に所定の空間8bを有している。
この空間8bは、最低限、接触部8aから貫通孔7までの間に直線状に設けられていれば良い。本実施形態の接触子8においては、図4からも明らかなように、直線状の空間よりも大きな空間8bが設けられている。図5および図6に示した他の例の接触子8においても、図4の接触子8と同様に、直線状の空間よりも大きな空間8bが設けられている。このように、接触子8に所定の空間8bを設けることにより、接触子8の接触部8aにレーザ光20が直接照射されてその接触部8aが優先的に加熱されるので、接触子8の溶着速度を速くすることができる。
また、接触子8を溶着する際、接触部8aもしくは電極5に半田をめっきしておけば、接触子8にNi−Pを用いて優れたばね性や強度を保持させながら接触子8を電極5に溶着することができる。ここで、半田を用いる場合、少なくとも配線板2の電極5および半導体チップ3の電極5、または接触子8の接触部8aのどちらか一方に半田を供給しなければならない。配線板2の電極5および半導体チップ3の電極5に半田を供給する場合、半田ペーストを微細寸法の配線板2の電極5および半導体チップ3の電極5に個別に印刷しなければならず、その工程が困難になることが多い。
そこで、本実施形態の接触子8においては、接触部8aをスズめっきした後にその接触部8aを半田めっき槽につけることにより接触子8の接触部8aを半田めっきしている。スズは半田濡れ性が良いため、スズめっきされた接触部8aを容易に半田めっきすることができる。また、配線板2の電極5および半導体チップ3の電極5に半田を印刷形成するよりも、半田めっきを容易かつ高精度に形成することができる。
また、本実施形態の接触子8は、頂部を接触部8aとする立体らせん状に形成されている。立体らせん状の接触子8はその高さ方向に伸縮するので、個々の接触子8の高さが異なって形成されてしまったとしても、それぞれの接触子8の高さの差がその伸縮によって緩和され、すべての接触子8を配線板2の電極5および半導体チップ3の電極5にそれぞれ確実に接触させることができる。
接触子8の高さを設計通りに正確に形成することができる場合、本実施形態の接触子8を図5に示すような頂部を接触部8aとする中空コーン状に形成しても良い。接触子8を立体らせん状に形成する場合は、図8から図12に示すような、5つの形成工程を経ることが必要になるが、接触子8を中空コーン状に形成する場合は、図8、図9および図13に示すような、比較的容易な4つの形成工程を経ることにより接触子8を形成することができる。そのため、接触子8の強度を保持しつつ、立体らせん状に形成するよりも容易に接触子8を形成することができる。
ただし、接触子8の高さを正確に設定できるか否かにかかわらず、技術的な理由により接触子8の高さをあまり高くすることができず、一定の高さに制限されてしまうことがある。その際、インターポーザ4が平板状に形成されていると、積層された半導体チップ3の高低差が大きすぎて配線板2の電極5または半導体チップ3の電極5に接触子8を接触させることができない場合が生じてくる。
そこで、本実施形態のインターポーザ4は、接触子8の取付面4aから半導体チップ3の電極5までの距離が等しくなるように、階段状に形成されている。そのため、接触子8の高さを高く形成することが困難であっても階段状のインターポーザ4の取付面4aによって接触子8の高さを補うことができるので、接触子8を半導体チップ3の電極5に容易に接触させることができる。
また、本実施形態の半導体装置1においては、図1および図2に示すように、複数個の半導体チップ3を同一方向にずらして直線階段状に積層させている。これにより、半導体装置1の仕様により様々な寸法の半導体チップ3を用いたとしても、半導体チップ3の大きさにかかわらずに半導体チップ3の電極5を露出することができる。
また、本実施形態の半導体装置1においては、図1および図2に示すように、半導体チップ3の積層により直線階段状に露出した半導体チップ3の表面3aに半導体チップ3の電極5を一直線上に配置している。そのため、半導体チップ3の電極5の接続間距離が最短になり、半導体チップ3同士または半導体チップ3と配線板2との伝送損失を最小限に抑えることができる。
すなわち、本実施形態の半導体装置1およびその製造方法ならびにインターポーザ4によれば、半導体チップ3を加熱することなくインターポーザ4の接触子8を半導体チップ3に溶融することができるので、半導体チップ3に熱的なダメージを与えることなく、半導体チップ3を半導体チップ3または配線板2に接続することができるという作用を生じる。
なお、本発明は、前述した実施形態などに限定されるものではなく、必要に応じて種々の変更が可能である。
1 半導体装置
2 配線板
3 半導体チップ
4 インターポーザ
4a 取付面
5 電極
7 貫通孔
8 接触子
8a 接触部
20 レーザ光
2 配線板
3 半導体チップ
4 インターポーザ
4a 取付面
5 電極
7 貫通孔
8 接触子
8a 接触部
20 レーザ光
Claims (11)
- 各表面にそれぞれ形成されている電極を露出させながら積層されている2個以上の半導体チップと、
前記半導体チップの表面に対向配置されているとともに、前記半導体チップの電極と相対する位置に貫通孔が設けられているインターポーザと、
前記インターポーザの貫通孔の周縁から前記半導体チップの電極に向かって突出形成されているとともに、前記半導体チップの電極に接触させる接触部を前記貫通孔の延長線上に有している接触子と
を備えており、
前記接触子の接触部が前記半導体チップの電極に接触した状態において前記インターポーザの貫通孔を通過させたレーザ光を前記接触子に照射して前記接触部を熱することにより、前記接触子が前記半導体チップの電極に溶着されている
ことを特徴とする半導体装置。 - 前記接触子は、前記接触部から前記貫通孔までの間に直線状の空間または前記直線状の空間よりも大きな空間を有して形成されている
ことを特徴とする請求項1に記載の半導体装置。 - 前記接触子は、頂部を接触部とする立体らせん状に形成されている
ことを特徴とする請求項2に記載の半導体装置。 - 前記接触子は、頂部を接触部とする中空コーン状に形成されている
ことを特徴とする請求項2に記載の半導体装置。 - 前記接触子の接触部には、スズまたはスズを主成分とする合金がめっきされているとともに、前記スズめっきの表面に半田がめっきされている
ことを特徴とする請求項1から請求項4のいずれか1項に記載の半導体装置。 - 前記半導体チップは、同一方向にずらして直線階段状に積層されており、
前記半導体チップの電極は、前記半導体チップの積層により直線階段状に露出した前記半導体チップの表面において一直線上に配置されている
ことを特徴とする請求項1から請求項5のいずれか1項に記載の半導体装置。 - 表面に電極が形成されているとともに、前記電極が露出するように前記表面に前記半導体チップが配置されている配線板を備えており、
前記インターポーザは、前記配線板の表面および前記半導体チップの表面に対向配置されているとともに、前記配線板の電極と相対する位置に貫通孔が設けられており、
前記接触子は、前記配線板の電極と相対する位置に設けられた前記インターポーザの貫通孔の周縁から前記半導体チップの電極に向かって突出形成されているとともに、前記配線板の電極に接触させる接触部を前記貫通孔の延長線上に有しており、
前記接触子の接触部が前記配線板の電極に接触した状態において前記インターポーザの貫通孔を通過したレーザ光が前記接触子の接触部を熱することにより、前記接触子が前記配線板の電極に溶着されている
ことを特徴とする請求項1から請求項6のいずれか1項に記載の半導体装置。 - 前記インターポーザは、前記接触子の取付面から前記半導体チップの電極までの距離が等距離になるように、階段状に形成されている
ことを特徴とする請求項1から請求項7のいずれか1項に記載の半導体装置。 - 配線板の表面に形成された電極および前記配線板の表面に積層された半導体チップの表面に形成された電極に相対する位置に貫通孔が設けられたインターポーザを、前記配線板の電極および前記半導体チップの電極と相対する位置に対向配置する配置工程と、
前記インターポーザの貫通孔の周縁から前記電極に向かってそれぞれ突出形成された接触子において前記貫通孔の延長線上に形成された接触部を、前記配線板の電極および前記半導体チップの電極にそれぞれ接触させる接触工程と、
前記接触子の接触部が前記半導体チップの電極に接触した状態において、前記インターポーザの貫通孔を通過させたレーザ光を前記接触子に照射して前記接触部を熱することにより、前記接触子を前記半導体チップの電極に溶着させる溶着工程と
を備えていることを特徴とする半導体装置の製造方法。 - 各表面にそれぞれ形成されている電極を露出させながら積層されている配線板および半導体チップのうちの少なくとも前記半導体チップの表面に対向配置されているとともに、前記配線板の電極および前記半導体チップの電極のうちの少なくとも前記半導体チップの電極と相対する位置に貫通孔が設けられている配線基板と、
前記配線基板の貫通孔の周縁から前記配線板の電極および前記半導体チップの電極のうちの少なくとも前記半導体チップの電極に向かって突出形成されているとともに、前記配線板の電極または前記半導体チップの電極に接触させる接触部を前記貫通孔の延長線上に有している接触子と
を備えていることを特徴とするインターポーザ。 - 前記接触子は、前記接触部から前記貫通孔までの間に直線状の空間または前記直線状の空間よりも大きな空間を有して形成されている
ことを特徴とする請求項10に記載のインターポーザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007206423A JP2009043877A (ja) | 2007-08-08 | 2007-08-08 | 半導体装置およびその製造方法ならびにインターポーザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007206423A JP2009043877A (ja) | 2007-08-08 | 2007-08-08 | 半導体装置およびその製造方法ならびにインターポーザ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009043877A true JP2009043877A (ja) | 2009-02-26 |
Family
ID=40444310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007206423A Withdrawn JP2009043877A (ja) | 2007-08-08 | 2007-08-08 | 半導体装置およびその製造方法ならびにインターポーザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009043877A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11854925B2 (en) | 2021-02-25 | 2023-12-26 | Kioxia Corporation | Semiconductor device and method of manufacturing semiconductor device |
-
2007
- 2007-08-08 JP JP2007206423A patent/JP2009043877A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11854925B2 (en) | 2021-02-25 | 2023-12-26 | Kioxia Corporation | Semiconductor device and method of manufacturing semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5565875B2 (ja) | 基板上に狭い配線部分を有するフリップチップ配線 | |
JP2014090183A (ja) | 接合層を用いて基板に接続された金属ポストを有する超小型電子基板 | |
JP4219951B2 (ja) | はんだボール搭載方法及びはんだボール搭載基板の製造方法 | |
US8242383B2 (en) | Packaging substrate with embedded semiconductor component and method for fabricating the same | |
JP2000138313A (ja) | 半導体装置及びその製造方法 | |
US9224620B2 (en) | Method for packaging quad flat non-leaded package body, and package body | |
US8042724B2 (en) | Method for electrically connecting to a contact of a microelectronic component on a circuit board or substrate | |
JP2000077477A (ja) | 半導体装置及びその製造方法並びにこれに用いる金属基板 | |
JP4608297B2 (ja) | 積層配線基板の製造方法 | |
JP2006253342A (ja) | 半導体装置の接合方法及びフラックス転写ピン | |
CN101521992A (zh) | 于电路基板的焊点形成预焊料的方法及覆晶封装方法 | |
JP2009043877A (ja) | 半導体装置およびその製造方法ならびにインターポーザ | |
JP5699610B2 (ja) | 実装構造体及びその製造方法、並びに、電子装置 | |
JP2004342802A (ja) | 突起電極付きプリント基板およびその製造方法 | |
JP5292827B2 (ja) | 半導体装置の製造方法及び半導体装置の製造装置 | |
JP2006310523A (ja) | 半導体装置及びその製造方法、並びに、回路基板の接続方法 | |
JP3350454B2 (ja) | 半導体集積回路装置およびその製造方法並びに製造装置 | |
JP2010219180A (ja) | 電子部品実装構造および電子部品実装方法ならびに基板接続用部品 | |
JP2006253167A (ja) | キャビティ構造プリント配線板の製造方法及び実装構造 | |
JP2009099782A (ja) | 半導体チップ積層構造体及び半導体装置 | |
JP7410898B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP3634665B2 (ja) | バンプ付きテープキャリアおよびその製造方法 | |
CN110610915B (zh) | 倒装方法 | |
JP6127403B2 (ja) | 電子部品の実装方法及び中間シート | |
JPH05206143A (ja) | 複合フィルムおよびそれを用いた転写バンプ形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20101102 |