JP2000077477A - 半導体装置及びその製造方法並びにこれに用いる金属基板 - Google Patents

半導体装置及びその製造方法並びにこれに用いる金属基板

Info

Publication number
JP2000077477A
JP2000077477A JP10248146A JP24814698A JP2000077477A JP 2000077477 A JP2000077477 A JP 2000077477A JP 10248146 A JP10248146 A JP 10248146A JP 24814698 A JP24814698 A JP 24814698A JP 2000077477 A JP2000077477 A JP 2000077477A
Authority
JP
Japan
Prior art keywords
terminal
lead portion
connection
electrode terminal
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10248146A
Other languages
English (en)
Inventor
Kilrosscar Mohan
キルロスカー モハン
Michio Horiuchi
道夫 堀内
Yukiharu Takeuchi
之治 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP10248146A priority Critical patent/JP2000077477A/ja
Priority to KR10-1999-0022672A priority patent/KR100394326B1/ko
Priority to US09/388,080 priority patent/US6221749B1/en
Priority to EP99306984A priority patent/EP0987749A3/en
Publication of JP2000077477A publication Critical patent/JP2000077477A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • H01L2224/02319Manufacturing methods of the redistribution layers by using a preform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02335Free-standing redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05023Disposition the whole internal layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05024Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05026Disposition the internal layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Abstract

(57)【要約】 【課題】 半導体素子あるいは半導体ウエハの電極形成
面に応力緩和構造を有する外部接続構造を効率的かつ確
実に設ける。 【解決手段】 半導体素子10の電極端子形成面に設け
られた接続端子12にリード部43の一端側に設けられ
た端子接続部40が接合されてリード部30が電極端子
形成面から離間して支持されるとともに、該リード部3
0が、電極端子形成面と略平行に、かつ平面内で少なく
とも一つの変曲点を有する曲線形状に延出して形成さ
れ、該リード部30の他端側にリード部と一体に前記電
極端子形成面とは離反する向きに外部接点50が突設さ
れている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子と略同サ
イズに形成する半導体装置とその製造方法及び半導体装
置の製造に用いる金属基板に関する。
【0002】
【従来の技術】半導体装置と略同サイズに形成するいわ
ゆるチップサイズパッケージとして図15に示すような
半導体素子10の電極端子形成面に設けた接続端子12
にワイヤ14を湾曲形状に成形して取り付けたものが提
案されている(U.S.Pat Nos.5,476,211)。ワイヤ14は
ワイヤボンディングにより接続端子12に一端をボンデ
ィングし、S形にワイヤ14を湾曲させ、所定高さ位置
で他端側を切断して形成したものである。ワイヤ14の
先端部16が実装基板に接続される部位であり、実装時
の熱応力等をワイヤ14の弾性によって吸収できるよう
に構成している。なお、ワイヤ14を補強して保形性が
得られるようにワイヤ14の表面に保護めっきを施すこ
ともある。
【0003】
【発明が解決しようとする課題】半導体素子10にワイ
ヤ14を湾曲させて取り付けて成る半導体装置は、熱応
力を緩和して外部接続端子を支持するためのインターポ
ーザを設けることなくチップサイズに形成したもので、
簡素な構成とすることができる一方、以下のような問題
がある。すなわち、ワイヤボンディングによって一つ一
つの接続端子12にワイヤ14を接合して所定形状に成
形して接続部を形成する方法は製造効率の点で問題があ
り、製造コストがかかる。また、ワイヤボンディングの
操作によってワイヤ14をばらつきのないS形等の所定
形状に成形することが難しく、先端部16を均一の高さ
位置とすることが技術的に難しい。また、ワイヤ14を
ワイヤボンディングした際に、半導体素子10のアクテ
ィブ面を損傷させるおそれがある。
【0004】また、ワイヤ14に保護めっきを施した際
に、半導体素子10の表面に形成した配線パターンが電
気的に短絡するおそれがある。電極端子形成面に形成し
た接続端子12はパッシベーション膜上に設けた配線パ
ターンを介して半導体素子10の電極端子と電気的に接
続するが、配線パターンがパッシベーション膜上で露出
して形成されることと、配線パターンが高密度に配置さ
れているため、保護めっきを施した際に電気的に短絡す
ることがあり得るからである。
【0005】本発明はこれらの問題点に鑑みてなされた
ものであり、その目的とするところは、半導体素子に直
接外部接続構造を設けた形式の半導体装置において、外
部接続構造として好適な応力緩和構造を備え、製造も容
易で効率的にかつ確実に製造することができる半導体装
置及びその好適な製造方法、またこの半導体装置の製造
に用いる金属基板を提供するにある。
【0006】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は次の構成を備える。すなわち、半導体装置
において、半導体素子の電極端子形成面に設けられた電
極端子にリード部の一端側に設けられた端子接続部が接
合されてリード部が電極端子形成面から離間して支持さ
れるとともに、該リード部が、電極端子形成面と略平行
に、かつ平面内で少なくとも一つの変曲点を有する曲線
形状に延出して形成され、該リード部の他端側にリード
部と一体に前記電極端子形成面とは離反する向きに外部
接点が突設されたことを特徴とする。また、前記半導体
装置において、前記端子接続部にかえて前記外部接点を
前記接続端子に接合して前記リード部を支持し、前記外
部接点にかえて前記端子接続部を前記リード部の他端側
に前記電極端子形成面と離反する向きに突設したことを
特徴とする。また、前記電極端子形成面に電極端子と電
気的に接続して再配線した配線パターンに設けた接続端
子に前記端子接続部を接合したことを特徴とする。ま
た、前記端子接続部、前記リード部および前記外部接点
が、金からなるめっき金属によって形成されていること
を特徴とする。また、前記端子接続部および前記リード
部が金から成るめっき金属によって形成され、前記外部
接点が低融点金属によって形成されていることを特徴と
する。また、前記リード部が、半導体素子の電極端子形
成面に形成された端子の1ピッチ範囲内に形成されてい
ることを特徴とする。
【0007】また、金属基板において、支持金属板に半
導体素子あるいは半導体ウエハの電極端子形成面に形成
された電極端子あるいは電極端子形成面で再配線して形
成された接続端子の配列にしたがって凹部を形成し、前
記支持金属板の表面に前記凹部のみ露出させたレジスト
パターンを設けてめっきを施すことにより、前記凹部を
めっき金属により充填し、前記支持金属板の表面に前記
凹部と前記電極端子あるいは接続端子との間を電気的に
接続する少なくとも一つの変曲点を有する曲線形状の溝
を露出させたレジストパターンを設けて支持金属板にめ
っきを施すことによりリード部を形成し、前記支持金属
板の表面に前記リード部の前記電極端子あるいは接続端
子に対応する一端側の部位を露出させたレジストパター
ンを設けて支持金属板にめっきを施すことにより、前記
リード部の一端側に前記リード部の厚さよりも肉厚とな
る端子接続部を形成してなることを特徴とする。また、
前記支持金属板に金めっきを施すことにより、前記凹部
に金が充填され、前記リード部および前記端子接続部が
金から成るめっき金属によって形成されていることを特
徴とする。また、前記凹部のめっき金属が、金、パラジ
ウム、ニッケル等から成る複数のめっき金属が積層され
ていることを特徴とする。
【0008】また、半導体装置の製造方法において、支
持金属板に半導体素子あるいは半導体ウエハの電極端子
形成面に形成された電極端子あるいは電極端子形成面で
再配線して形成された接続端子の配列にしたがって貫通
穴を形成し、該貫通穴に低融点金属を充填し、前記支持
金属板の表面に前記低融点金属と前記電極端子あるいは
接続端子との間を電気的に接続する少なくとも一つの変
曲点を有する曲線形状の溝を露出させたレジストパター
ンを設けて支持金属板にめっきを施すことによりリード
部を形成し、前記支持金属板の表面に前記リード部の前
記電極端子あるいは接続端子に対応する一端側の部位を
露出させたレジストパターンを設けて支持金属板にめっ
きを施すことにより、前記リード部の一端側に前記リー
ド部の厚さよりも肉厚となる端子接続部を形成してなる
ことを特徴とする。また、前記金属基板を、半導体素子
あるいは半導体ウエハの電極端子形成面に形成された電
極端子あるいは接続端子と前記端子接続部とを位置合わ
せして接合した後、前記凹部に充填しためっき金属、前
記リード部および前記端子接続部を除いた前記支持金属
板をエッチングして除去することにより、前記凹部に形
成しためっき金属あるいは低融点金属が外部接点として
リード部により支持されている半導体装置を得ることを
特徴とする。また、前記金属基板を前記支持金属板に支
持されためっき金属あるいは低融点金属の先端が露出す
る厚さまで前記支持金属板をエッチングし、該金属基板
を半導体素子あるいは半導体ウエハの電極端子形成面に
形成された電極端子あるいは接続端子と、前記めっき金
属あるいは低融点金属の先端を位置合わせして接合した
後、前記凹部に充填しためっき金属、前記リード部およ
び前記端子接続部を除いた前記支持金属板をエッチング
して除去することにより、前記端子接続部が外部接点と
してリード部に支持されている半導体装置を得ることを
特徴とする。
【0009】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて詳細に説明する。まず、図1〜7にしたがって、
本発明に係る半導体装置の製造方法について説明する。
本実施形態は支持金属板として銅板を使用し、銅板に外
部接続構造を設けて半導体装置を製造する。図1は支持
金属板としての銅板20に外部接点を形成する工程を示
す。なお、本実施形態ではパッシベーション膜上で配線
パターンを再配線して接続端子を電極端子形成面にアレ
イ状に配置した半導体素子を対象としている。もちろ
ん、パッシベーション膜上に配線パターンを再配線せず
に、電極端子形成面の電極端子に外部接続構造を取り付
ける構成とすることも可能である。
【0010】図1(a) は銅板20の両面に感光性のレジ
スト22を塗布し、電極端子形成面のレジスト膜を露
光、現像して銅板20の表面で外部接点を形成する部位
を円形に露出させたレジストパターン22aを設けた状
態である。24が外部接点を形成するための露出穴であ
る。外部接点を形成するための露出穴24は半導体素子
のパッシベーション膜上に形成した接続端子の各々の配
置位置に対応した位置に各々設ける。本実施形態の露出
穴24のピッチは0.75mmである。
【0011】銅板20は各加工工程で所要の加工を施す
ための支持体として使用するものである。支持金属板は
後工程で化学的エッチングによって溶解除去するから、
エッチングしやすい素材を選択する。実施形態では支持
性等を考慮して0.5mmの厚さの銅板を使用した。外
部接点を形成するための露出穴24は150μmの径寸
法に形成した。図1(b) は銅板20をエッチングして各
々の露出穴24に凹部26を形成した状態である。この
エッチング操作では銅板20を貫通させないように凹部
26を形成する。凹部26の深さは200μm程度であ
る。
【0012】次に、レジスト膜をマスクパターンとし、
あるいは新たにめっき用のレジストパターンを設け、銅
板20をめっき給電層とする電解金めっきを施して凹部
26を金めっきによって充填する(図1(c))。28が凹
部26を充填した金めっきである。金めっき28は銅板
20をエッチングすることにより外面に露出して外部接
点となる。なお、凹部26に充填する金属は金に限ら
ず、後工程で銅板20をエッチングする際に銅板20と
選択的にエッチングできる金属であればよい。また、単
一の金めっきのかわりに、ニッケルめっき、パラジウム
めっき、はんだめっき等の種々のめっき金属を選択して
複数のめっき層によって構成することもできる。
【0013】次に、上記の外部接点と半導体素子10の
接続端子とを接続するリード部を形成する。図2(a) は
リード部30を形成するレジストパターン32を銅板2
0の表面に形成した状態を示す。レジストパターン32
はリード部30を形成する部位を露出して設けたもので
ある。図3にリード部30の平面形状を示す。同図でA
が外部接点を形成する部位であり、Bが半導体素子10
の接続端子が配置される位置である。リード部30はこ
の外部接点と接続端子とを接続する平面形状でS字形に
形成する。図2(a) で32aは盛り上げめっきによりリ
ード部30を形成する部位を露出させた曲線形状の溝で
ある。
【0014】次に、銅板20をめっき給電層とし、レジ
ストパターン32をマスクパターンとして電解金めっき
を施し、リード部30を形成する。図2(b) はレジスト
パターン32の曲線形状の溝32a内に金めっきが盛り
上げ形成され、リード部30が形成された状態である。
図ではリード部30の一端側30aを半導体素子10の
接続端子12に対応した位置、他端側30bを金めっき
28(外部接点)に接続する位置として示す。リード部
30と外部接点とは電気的に接続しなければならないか
らリード部30の他端側で金めっき28に接続するよう
レジストパターン32を形成する。また、レジストパタ
ーン32はリード部30の厚さを規定するから、リード
部30の厚さに合わせて膜厚を設定する。なお、リード
部30は単一の金めっきに限らず複数のめっき層を積層
して形成することも可能である。なお、リード部30は
金に限らず、銅板20をエッチングして溶解除去する際
に溶解しない金属を用いればよい。
【0015】リード部30を形成した後、半導体素子1
0の接続端子12と接続するための端子接続部40を形
成する。図4(a) はレジストパターン32の上層にさら
にレジストを塗布し、前工程で形成したリード部30の
一端側30aの上面のみを露出させたレジストパターン
34を設けた状態である。端子接続部40はレジストパ
ターン34をマスクパターンとし銅板20をめっき給電
層とする電解金めっきを施すことにより、リード部30
の一端側30aに金めっきを盛り上げて形成する(図4
(b))。レジストパターン34は金の盛り上げめっきによ
って端子接続部40を所定の厚さに形成するためのもの
である。端子接続部40をリード部30よりも肉厚に形
成するのは、半導体装置を構成した際にリード部30を
半導体素子10の電極端子形成面から離間させるためで
ある。したがって、リード部30の離間させる間隔に応
じて端子接続部40の全体厚をきめればよい。なお、金
めっきのかわりにリード部30の一端側にはんだめっき
を盛り上げ形成すれば、はんだ接合によって端子接続部
40を半導体素子10に接合することが可能である。
【0016】端子接続部40を形成した後、レジストパ
ターン32、34を溶解除去することにより金属基板が
得られる。図5がレジストパターン32、34を溶解除
去して得た金属基板の断面図である。金めっき28が銅
板20に設けた凹部26内に形成され、金めっき28と
電気的に接続してリード部30が設けられ、リード部3
0の端部に端子接続部40が形成されている。
【0017】次に、上記の金めっき28、リード部3
0、端子接続部40等の外部接続構造を設けた金属基板
と半導体素子10とを、半導体素子10の電極端子形成
面に設けた接続端子12と金属基板の端子接続部40と
を位置合わせして接合する(図6)。接続端子12と端
子接続部40とはたとえば、接続端子12に錫めっきを
施しておいて金−錫接合によって接合することができ
る。半導体素子10と金属基板とを接合する際は、リー
ド部30が銅板20に支持されて高度の位置決め精度を
有しており、銅板20上にリード部30等が正確にパタ
ーン形成され、位置ずれ等もきわめてわずかであるか
ら、きわめて高精度の接合が可能である。
【0018】なお、本実施形態では半導体素子10に銅
板20を接合しているが、半導体素子10のかわりに半
導体ウエハに上記の外部接続構造を備えた銅板20を接
合することも可能である。半導体ウエハのパッシベーシ
ョン膜上に接続用の接続端子12をあらかじめ形成して
おき、これらの接続端子12に端子接続部40を位置合
わせして銅板20を接合することができる。このような
外部接続構造を有する銅板20は半導体ウエハと接合す
る場合のように高度の位置精度が要求される場合に確実
に接続することが可能である。なお、半導体ウエハの場
合でも、パッシベーション膜上に接続用の端子を設けず
に、電極端子にじかに端子接続部40を接合することも
可能である。
【0019】半導体素子10の接続端子12に端子接続
部40を接合した後、銅板20を溶解除去して半導体装
置を得る。図6の状態で銅板20のみを溶解することに
よって、半導体素子10の接続端子12に端子接続部4
0が接合され、リード部30を介して外部接点50が支
持された半導体装置が得られる(図7)。銅板20のエ
ッチングは、外部接点50となる金めっき28、リード
部30、端子接続部40がすべて金であるから、銅のみ
を選択的にエッチングするエッチング液を用いることに
よって簡単に銅板20のみを溶解除去することができ
る。リード部30は平面形状でS字形の曲線形に形成し
たものであり、端子接続部40から半導体素子10の電
極端子形成面に平行に延出し、その先端にバンプ状の外
部接点50が設けられたものとなる。
【0020】図8に実装基板52に上記方法によって得
られた半導体装置を実装した状態を示す。半導体装置は
はんだリフローにより外部接点50を実装基板52の接
続部に接合して実装することができる。半導体装置は外
部接点50、リード部30、端子接続部40を介して実
装基板52上で支持される。リード部30は一定の弾性
を有しているから、これによって実装基板と半導体素子
10との間で生じる熱応力を効果的に緩和することがで
きる。
【0021】図9に外部接点の接続構造の他の構成例を
示す。図9(a) はU字状にリード部30を形成した例、
図9(b) はループ状にリード部30を形成した例であ
る。このように、リード部30の中途で変曲点を少なく
とも1か所設けた形状にデザインすることにより、平面
内で任意方向への変位が可能となり、応力緩和が効果的
になされる。リード部30はフォトリソグラフィー法に
よって形成するから、任意の形状を選択して形成するこ
とができる。また、外部接点50と接続端子12の径寸
法も適宜選択することができる。本実施形態では図3に
示すようにリード部30は端子配列で1ピッチの範囲に
おさまるようにデザインした。これによってリード部3
0と接続端子12等とが干渉しないようにすることがで
きる。もちろん、リード部30は干渉を避けるように適
宜形状を選択することができる。
【0022】以上説明したように、本実施形態の半導体
装置の製造方法は外部接続構造を有する支持金属板を利
用して半導体装置を製造することを特徴とする。外部接
続構造を有する支持金属板は、リード部30が支持金属
板によって支持されることにより、高度の平面精度を有
すること、フォトリソグラフィー法により微細なパター
ンに形成することが容易にでき正確にパターン形成でき
ること、また、電解めっき等によって外部接点、リード
部30等が一括して形成することができ製造効率が高い
こと、外部接続構造を設けた状態で搬送等が容易で取扱
い性がよいこと等から、製造が容易でかつ高精度で信頼
性の高い半導体装置を得ることが可能となる。
【0023】図10は上記実施形態とは逆に金めっき2
8を半導体素子10の接続端子12に接合し、端子接続
部40を実装基板に接合する外部接点として使用する例
を示す。図10(a) は図4(b) に示した状態と同じ状態
のもので、銅板20にレジストパターン32、34を設
け、端子接続部40を形成した状態である。この状態で
まず、銅板20の下面側、すなわちリード部30、端子
接続部40を設けた面と反対側の面をエッチングし、金
めっき28の突端部が銅板20の面から露出する程度ま
で銅板20を薄厚に形成する。金めっき28の突端部が
突出したところで、半導体素子10と銅板20とを位置
合わせし、半導体素子10の接続端子12と金めっき2
8とを接合する(図10(b))。
【0024】次に、レジストパターン32、34を溶解
除去し(図10(c))。最後に、銅板20をエッチングし
て除去する(図10(d))。銅板20をエッチングする際
は、金めっき28、リード部30、端子接続部40を残
すように銅板20のみを選択的にエッチングする。こう
して、金めっき28が半導体チップ10の接続端子12
に接合され、リード部30を介して端子接続部40が支
持された半導体装置が得られる。この半導体装置では端
子接続部40が実装基板に接合される外部接点40aと
なる。このように、銅板20に形成した外部接続構造は
金めっき28と端子接続部40のどちらを外部接点にし
てもよく、その役割を交換して使用することができる。
【0025】図11〜13は半導体装置の他の製造方法
を示す。本発明方法では低融点金属のぺーストを利用し
て外部接点を形成することを特徴とする。図11(a) は
銅板20の表面をレジスト60で被覆した後、外部接点
の形成位置に合わせてドリルで貫通穴62を形成した状
態である。次に、貫通穴62にはんだ等の低融点金属の
ぺースト64aを充填し(図11(b))、リフローする。
ペースト64aを充填する際にはリフローによってペー
スト64aが若干体積収縮を起こすことを見込んで、ペ
ースト64aを充填する厚さを銅板20の厚さよりも厚
くしている。
【0026】図12(a) はリフローした後にレジスト6
0を除去し、別のパターン形成用のレジスト66を形成
した状態である。64はリフロー後の低融点金属であ
る。レジスト66をリード部30および端子接続部40
のパターンにしたがってパターンニングする。図12
(b) で66aがリード部30を形成する部位、66bが
端子接続部40を形成する部位である。リード部30を
平面で曲線形状とすることは前述した実施形態と同様で
ある。次に、銅板20をめっき給電層として金めっきを
施し、露出部位66a、66bに金めっきを施し、リー
ド部30を形成する(図12(c))。
【0027】図12(d) は端子接続部40をリード部3
0よりも厚く形成するため、レジスト66の上にさらに
レジスト68を塗布し、端子接続部40を露出させたレ
ジストパターンを形成し、電解めっきを施して端子接続
部40を肉厚に形成した状態である。次に、レジスト6
6、68を溶解除去することにより、外部接点の接続構
造を備えた銅板20が得られる。通常は、銅板20に設
けた貫通穴62に充填されている低融点金属64が外部
接点となる。
【0028】図13は上記のようにして得られた外部接
続構造を有する銅板20に半導体素子10を接合して半
導体装置とする方法を示す。図13(a) は半導体素子1
0の接続端子12と端子接続部40とを位置合わせして
接合した状態、図13(b) は銅板20をエッチングして
除去することにより半導体装置を得た状態を示す。図で
は実装した際に外部接点64が若干溶融して扁平になっ
た状態を示す。低融点金属64として高融点はんだを使
用し、低融点はんだを用いて実装基板に搭載するといっ
た実装ができる。
【0029】なお、この実施形態の場合も低融点金属6
4と端子接続部40の半導体素子10への取り付けを逆
にして、低融点金属64を半導体素子10の接続端子1
2に接合し、端子接続部40を外部接点として使用する
ことも可能である。本実施形態の半導体装置もリード部
30を介して半導体素子に外部接点を取り付けているか
ら、半導体装置を実装した際の熱応力等を効果的に緩和
することができる。
【0030】図14は上述した各実施形態で示した外部
接点と端子接続部をリード部を介して接続した構造を利
用して試験用治具を構成した例を示す。同図で70が試
験治具の基板であり、72が基板70に取り付けたプロ
ーブである。プローブ72は上述した実施形態で説明し
たリード部30と端子接続部40とプローブ接点74を
単位構造とするもので、これらは図5に示したように銅
板20に外部接点の接続構造を設けたものとまったく同
形態に形成したものである。
【0031】すなわち、図5に示す外部接続構造を有す
る銅板20を作成したと同様にして、リード部30、端
子接続部40、プローブ接点74を備えた銅板20を作
成し、試験用治具の基板70の端子と位置合わせして銅
板20を接続し、銅板20のみを選択的にエッチングし
て除去することによって、基板70上にプローブ72が
連接された試験用治具を得ることができる。プローブ接
点74としては前述した外部接点と同様に金めっき等の
所要の導体金属によって形成する。リード部30の弾性
を利用して、被試験体である半導体チップ10あるいは
半導体ウエハ等の電極端子をプローブ接点74に押接す
ることによって被試験体の良否を試験することができ
る。
【0032】もちろん、試験用治具の基板70に取り付
けるプローブ72は半導体素子10aあるいは半導体ウ
エハといった被試験体のコンタクト位置(電極端子位
置)に合わせて配列する。これらのプローブ72の配置
は、銅板20にプローブ72を支持した状態で基板70
と位置合わせして基板70にプローブ72を接合するか
ら、きわめて高精度に配列することができ、またプロー
ブ接点74も位置ずれせず、高精度の試験用治具として
提供することができる。
【0033】
【発明の効果】本発明に係る半導体装置は、上述したよ
うに、リード部を介して外部接点を支持した構造とした
ことによって実装時の熱応力等を有効に緩和することが
可能な信頼性の高い製品として提供することができる。
また、本発明に係る金属基板および半導体装置の製造方
法によれば、半導体素子あるいは半導体ウエハに確実に
かつ効率的に外部接続端子を接続することが可能とな
り、外部接続構造を備えたチップサイズパッケージを容
易にかつ効率的に行うことを可能にする等の著効を奏す
る。
【図面の簡単な説明】
【図1】外部接続構造を有する基板の製造方法の説明図
である。
【図2】外部接続構造を有する基板の製造方法の説明図
である。
【図3】リード部の平面配置を示す説明図である。
【図4】外部接続構造を有する基板の製造方法の説明図
である。
【図5】外部接続構造を有する基板の断面図である。
【図6】外部接続構造を有する基板と半導体素子とを接
合した状態の断面図である。
【図7】外部接点を接合した半導体装置の構成を示す断
面図である。
【図8】半導体装置を実装した状態の断面図である。
【図9】リード部の他の形成例の平面図である。
【図10】外部接続構造を有する基板を半導体素子に接
合する他の接合方法を示す説明図である。
【図11】外部接続構造を有する基板の他の製造方法を
示す説明図である。
【図12】外部接続構造を有する基板の他の製造方法を
示す説明図である。
【図13】外部接続構造を有する基板を半導体素子に接
合して半導体装置とする方法を示す説明図である。
【図14】試験用治具の構成を示す説明図である。
【図15】ワイヤを用いた実装形式の半導体装置の構成
を示す説明図である。
【符号の説明】
10 半導体素子 12 接続端子 14 ワイヤ 20 銅板 22 レジスト 26 凹部 28 金めっき 30 リード部 32 レジストパターン 40 端子接続部 50 外部接点 52 実装基板 60 レジスト 62 貫通穴 64a ぺースト 64 低融点金属 70 基板 72 プローブ 74 プローブ接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹内 之治 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 Fターム(参考) 4M105 AA05 AA16 AA19 FF02 FF04

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子の電極端子形成面に設けられ
    た電極端子にリード部の一端側に設けられた端子接続部
    が接合されてリード部が電極端子形成面から離間して支
    持されるとともに、 該リード部が、電極端子形成面と略平行に、かつ平面内
    で少なくとも一つの変曲点を有する曲線形状に延出して
    形成され、 該リード部の他端側にリード部と一体に前記電極端子形
    成面とは離反する向きに外部接点が突設されたことを特
    徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記端子接続部にかえて前記外部接点を前記接続端子に
    接合して前記リード部を支持し、 前記外部接点にかえて前記端子接続部を前記リード部の
    他端側に前記電極端子形成面と離反する向きに突設した
    ことを特徴とする半導体装置。
  3. 【請求項3】 前記電極端子形成面に電極端子と電気的
    に接続して再配線した配線パターンに設けた接続端子に
    前記端子接続部を接合したことを特徴とする請求項1ま
    たは2記載の半導体装置。
  4. 【請求項4】 前記端子接続部、前記リード部および前
    記外部接点が、金からなるめっき金属によって形成され
    ていることを特徴とする請求項1、2または3記載の半
    導体装置。
  5. 【請求項5】 前記端子接続部および前記リード部が金
    から成るめっき金属によって形成され、前記外部接点が
    低融点金属によって形成されていることを特徴とする請
    求項1、2または3記載の半導体装置。
  6. 【請求項6】 前記リード部が、半導体素子の電極端子
    形成面に形成された端子の1ピッチ範囲内に形成されて
    いることを特徴とする請求項1、2、3、4または5記
    載の半導体装置。
  7. 【請求項7】 支持金属板に半導体素子あるいは半導体
    ウエハの電極端子形成面に形成された電極端子あるいは
    電極端子形成面で再配線して形成された接続端子の配列
    にしたがって凹部を形成し、 前記支持金属板の表面に前記凹部のみ露出させたレジス
    トパターンを設けてめっきを施すことにより、前記凹部
    をめっき金属により充填し、 前記支持金属板の表面に前記凹部と前記電極端子あるい
    は接続端子との間を電気的に接続する少なくとも一つの
    変曲点を有する曲線形状の溝を露出させたレジストパタ
    ーンを設けて支持金属板にめっきを施すことによりリー
    ド部を形成し、 前記支持金属板の表面に前記リード部の前記電極端子あ
    るいは接続端子に対応する一端側の部位を露出させたレ
    ジストパターンを設けて支持金属板にめっきを施すこと
    により、前記リード部の一端側に前記リード部の厚さよ
    りも肉厚となる端子接続部を形成してなることを特徴と
    する外部接続構造を有する金属基板。
  8. 【請求項8】 前記支持金属板に金めっきを施すことに
    より、前記凹部に金が充填され、前記リード部および前
    記端子接続部が金から成るめっき金属によって形成され
    ていることを特徴とする請求項7記載の金属基板。
  9. 【請求項9】 前記凹部のめっき金属が、金、パラジウ
    ム、ニッケル等から成る複数のめっき金属が積層されて
    いることを特徴とする請求項7記載の金属基板。
  10. 【請求項10】 支持金属板に半導体素子あるいは半導
    体ウエハの電極端子形成面に形成された電極端子あるい
    は電極端子形成面で再配線して形成された接続端子の配
    列にしたがって貫通穴を形成し、 該貫通穴に低融点金属を充填し、 前記支持金属板の表面に前記低融点金属と前記電極端子
    あるいは接続端子との間を電気的に接続する少なくとも
    一つの変曲点を有する曲線形状の溝を露出させたレジス
    トパターンを設けて支持金属板にめっきを施すことによ
    りリード部を形成し、 前記支持金属板の表面に前記リード部の前記電極端子あ
    るいは接続端子に対応する一端側の部位を露出させたレ
    ジストパターンを設けて支持金属板にめっきを施すこと
    により、前記リード部の一端側に前記リード部の厚さよ
    りも肉厚となる端子接続部を形成してなることを特徴と
    する外部接続構造を有する金属基板。
  11. 【請求項11】 請求項7、8、9または10記載の金
    属基板を、半導体素子あるいは半導体ウエハの電極端子
    形成面に形成された電極端子あるいは接続端子と前記端
    子接続部とを位置合わせして接合した後、 前記凹部に充填しためっき金属、前記リード部および前
    記端子接続部を除いた前記支持金属板をエッチングして
    除去することにより、前記凹部に形成しためっき金属あ
    るいは低融点金属が外部接点としてリード部により支持
    されている半導体装置を得ることを特徴とする半導体装
    置の製造方法。
  12. 【請求項12】 請求項7、8、9または10記載の金
    属基板を前記支持金属板に支持されためっき金属あるい
    は低融点金属の先端が露出する厚さまで前記支持金属板
    をエッチングし、 該金属基板を半導体素子あるいは半導体ウエハの電極端
    子形成面に形成された電極端子あるいは接続端子と、前
    記めっき金属あるいは低融点金属の先端を位置合わせし
    て接合した後、 前記凹部に充填しためっき金属、前記リード部および前
    記端子接続部を除いた前記支持金属板をエッチングして
    除去することにより、前記端子接続部が外部接点として
    リード部に支持されている半導体装置を得ることを特徴
    とする半導体装置の製造方法。
JP10248146A 1998-09-02 1998-09-02 半導体装置及びその製造方法並びにこれに用いる金属基板 Pending JP2000077477A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10248146A JP2000077477A (ja) 1998-09-02 1998-09-02 半導体装置及びその製造方法並びにこれに用いる金属基板
KR10-1999-0022672A KR100394326B1 (ko) 1998-09-02 1999-06-17 반도체 장치와 그 제조방법 및 이것에 사용하는 금속기판
US09/388,080 US6221749B1 (en) 1998-09-02 1999-08-31 Semiconductor device and production thereof
EP99306984A EP0987749A3 (en) 1998-09-02 1999-09-02 Semiconductor device, electrode structure therefore, and production thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10248146A JP2000077477A (ja) 1998-09-02 1998-09-02 半導体装置及びその製造方法並びにこれに用いる金属基板

Publications (1)

Publication Number Publication Date
JP2000077477A true JP2000077477A (ja) 2000-03-14

Family

ID=17173915

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10248146A Pending JP2000077477A (ja) 1998-09-02 1998-09-02 半導体装置及びその製造方法並びにこれに用いる金属基板

Country Status (4)

Country Link
US (1) US6221749B1 (ja)
EP (1) EP0987749A3 (ja)
JP (1) JP2000077477A (ja)
KR (1) KR100394326B1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006095759A1 (ja) * 2005-03-08 2006-09-14 Tokyo Electron Limited 接続ピンの形成方法,プローブ,接続ピン,プローブカード及びプローブカードの製造方法
JP2009004648A (ja) * 2007-06-22 2009-01-08 Shinko Electric Ind Co Ltd 配線基板
JP2009164493A (ja) * 2008-01-09 2009-07-23 Shinko Electric Ind Co Ltd 配線基板及びその製造方法並びに電子部品装置及びその製造方法
JP2009530800A (ja) * 2006-03-16 2009-08-27 エレス・セミコンダクター・エクイップメント・エッセ・ピー・アー 持ち上がったリードによる電子デバイスの相互接続
JP2010501115A (ja) * 2006-08-17 2010-01-14 エヌエックスピー ビー ヴィ 基板と基板上の突起電極との間の応力低減
JP2010042500A (ja) * 2008-08-12 2010-02-25 Samsung Electro-Mechanics Co Ltd マイクロ電子機械的部品の製造方法
KR101005504B1 (ko) 2002-09-17 2011-01-04 신꼬오덴기 고교 가부시키가이샤 배선 기판의 제조 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5593852A (en) 1993-12-02 1997-01-14 Heller; Adam Subcutaneous glucose electrode
US5620906A (en) 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
US6134461A (en) 1998-03-04 2000-10-17 E. Heller & Company Electrochemical analyte
JP2000124350A (ja) 1998-10-16 2000-04-28 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6221750B1 (en) * 1998-10-28 2001-04-24 Tessera, Inc. Fabrication of deformable leads of microelectronic elements
US6333207B1 (en) * 1999-05-24 2001-12-25 Tessera, Inc. Peelable lead structure and method of manufacture
US6627478B2 (en) * 1999-05-24 2003-09-30 Tessera, Inc. Method of making a microelectronic assembly with multiple lead deformation using differential thermal expansion/contraction
US6521970B1 (en) * 2000-09-01 2003-02-18 National Semiconductor Corporation Chip scale package with compliant leads
US6638870B2 (en) * 2002-01-10 2003-10-28 Infineon Technologies Ag Forming a structure on a wafer
JP3972846B2 (ja) * 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
KR20220029128A (ko) 2020-09-01 2022-03-08 삼성전자주식회사 반도체 패키지

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61104630A (ja) 1984-10-27 1986-05-22 Mitsubishi Electric Corp 半導体装置
US5476211A (en) 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
JP2533511B2 (ja) * 1987-01-19 1996-09-11 株式会社日立製作所 電子部品の接続構造とその製造方法
JPS6450539A (en) 1987-08-21 1989-02-27 Hitachi Ltd Connection of electronic component and transfer type microlead faceplate used therefor
JPH0590338A (ja) 1991-09-30 1993-04-09 Hitachi Ltd 半導体装置
JPH071773A (ja) 1992-05-12 1995-01-06 Shinko Seisakusho Co Ltd ダウン・ロード・データの収容制御装置
US5974662A (en) * 1993-11-16 1999-11-02 Formfactor, Inc. Method of planarizing tips of probe elements of a probe card assembly
US5457344A (en) * 1994-03-25 1995-10-10 Bartelink; Dirk J. Test fixtures for C4 solder-bump technology
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
US6033935A (en) * 1997-06-30 2000-03-07 Formfactor, Inc. Sockets for "springed" semiconductor devices
WO1997044676A1 (en) * 1996-05-17 1997-11-27 Formfactor, Inc. Microelectronic contact structure and method of making same
WO1997043654A1 (en) * 1996-05-17 1997-11-20 Formfactor, Inc. Microelectronic spring contact elements

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101005504B1 (ko) 2002-09-17 2011-01-04 신꼬오덴기 고교 가부시키가이샤 배선 기판의 제조 방법
WO2006095759A1 (ja) * 2005-03-08 2006-09-14 Tokyo Electron Limited 接続ピンの形成方法,プローブ,接続ピン,プローブカード及びプローブカードの製造方法
JPWO2006095759A1 (ja) * 2005-03-08 2008-08-14 東京エレクトロン株式会社 接続ピンの形成方法,プローブ,接続ピン,プローブカード及びプローブカードの製造方法
US7629806B2 (en) 2005-03-08 2009-12-08 Tokyo Electron Limited Method for forming connection pin, probe, connection pin, probe card and method for manufacturing probe card
JP4588711B2 (ja) * 2005-03-08 2010-12-01 東京エレクトロン株式会社 接続ピンの形成方法,プローブ,接続ピン,プローブカード及びプローブカードの製造方法
JP2009530800A (ja) * 2006-03-16 2009-08-27 エレス・セミコンダクター・エクイップメント・エッセ・ピー・アー 持ち上がったリードによる電子デバイスの相互接続
JP2010501115A (ja) * 2006-08-17 2010-01-14 エヌエックスピー ビー ヴィ 基板と基板上の突起電極との間の応力低減
JP2009004648A (ja) * 2007-06-22 2009-01-08 Shinko Electric Ind Co Ltd 配線基板
JP2009164493A (ja) * 2008-01-09 2009-07-23 Shinko Electric Ind Co Ltd 配線基板及びその製造方法並びに電子部品装置及びその製造方法
JP2010042500A (ja) * 2008-08-12 2010-02-25 Samsung Electro-Mechanics Co Ltd マイクロ電子機械的部品の製造方法

Also Published As

Publication number Publication date
EP0987749A2 (en) 2000-03-22
US6221749B1 (en) 2001-04-24
KR100394326B1 (ko) 2003-08-09
EP0987749A3 (en) 2001-05-30
KR20000022646A (ko) 2000-04-25

Similar Documents

Publication Publication Date Title
US8458900B2 (en) Wiring substrate having columnar protruding part
KR100209994B1 (ko) 칩 사이즈 패키지형 반도체 장치의 제조 방법
JP2000077477A (ja) 半導体装置及びその製造方法並びにこれに用いる金属基板
TW469671B (en) Contact structure formed by microfabrication process
JP5500870B2 (ja) 接続端子付き基板及び電子部品のソケット等
US20060003481A1 (en) Method for fabricating semiconductor components using conductive layer and grooves
JP2004343030A (ja) 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
JPH09281144A (ja) プローブカードとその製造方法
JPS5839048A (ja) フレキシブル領域接着テ−プ
JPH07221104A (ja) 半導体装置の製造方法及び半導体装置及び電極ピン形成用マスク及び電極ピン形成用マスクを用いた試験方法
JP5788166B2 (ja) 接続端子構造及びその製造方法、並びにソケット
JP2007171140A (ja) プローブカード、インターポーザおよびインターポーザの製造方法
JP2006322876A (ja) 半導体装置の検査プローブ及び半導体装置の検査プローブの製造方法
US20010052785A1 (en) Test carrier for testing semiconductor components including interconnect with support members for preventing component flexure
KR20010062371A (ko) 리드 프레임 및 그 제조방법과, 반도체 디바이스 및 그제조방법
US6667627B2 (en) Probe for inspecting semiconductor device and method of manufacturing the same
JP4065145B2 (ja) 電子部品用ソケットの製造方法
JP3761479B2 (ja) 半導体装置およびその製造方法
KR100858027B1 (ko) 프로브 카드의 프로브 어셈블리 및 그 제조 방법
JPH06112274A (ja) バンプを備えた回路基板及びその製造法
JP2001242219A (ja) 検査用プローブ基板及びその製造方法
JP2002228707A (ja) 突起状電極、その形成方法及び電子部品の検査装置
JP2867547B2 (ja) 導電突起の形成方法
KR100823879B1 (ko) 프로브 카드의 제조 방법
JP3021509B2 (ja) 導電突起の形成方法