JP2009530800A - 持ち上がったリードによる電子デバイスの相互接続 - Google Patents

持ち上がったリードによる電子デバイスの相互接続 Download PDF

Info

Publication number
JP2009530800A
JP2009530800A JP2008558829A JP2008558829A JP2009530800A JP 2009530800 A JP2009530800 A JP 2009530800A JP 2008558829 A JP2008558829 A JP 2008558829A JP 2008558829 A JP2008558829 A JP 2008558829A JP 2009530800 A JP2009530800 A JP 2009530800A
Authority
JP
Japan
Prior art keywords
lead
substrate
manufacturing
layer
porous silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008558829A
Other languages
English (en)
Other versions
JP5043870B2 (ja
Inventor
マルコ・バルカーニ
Original Assignee
エレス・セミコンダクター・エクイップメント・エッセ・ピー・アー
ライズ・テクノロジー・エッセ・アール・エル
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エレス・セミコンダクター・エクイップメント・エッセ・ピー・アー, ライズ・テクノロジー・エッセ・アール・エル filed Critical エレス・セミコンダクター・エクイップメント・エッセ・ピー・アー
Publication of JP2009530800A publication Critical patent/JP2009530800A/ja
Application granted granted Critical
Publication of JP5043870B2 publication Critical patent/JP5043870B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07342—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being at an angle other than perpendicular to test object, e.g. probe card
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

電子デバイスを接触させるための相互接続要素（１６０；１６０’）の製造方法を提案する。この製造方法は第１基板（１０５）の主面（１１０）上に複数のリード（１３０）を形成する工程で始まる。各リードは第１端部（１３０ａ）と第２端部（１３０ｂ）とを有する。各リードの第２端部は第２基板（１４０）に結合される。次に、第１基板と第２基板との間でリード（１３０’）が伸びるように第２基板と第１基板とを離して間隔をあける。本方法はまた、主面上のリードの付着力を制御するためにリードを形成する前に主面を処理する工程を含む。

Description

一般に本発明はエレクトロニクス分野に関する。特に、本発明は電子デバイスの相互接続に関する。
一般に、いくつかのタスクを実行するために電子デバイスを互いに接続しなければならない。一例としてマルチチップモジュール（ＭＣＭ）が挙げられ、これは半導体から成る対応チップに集積化された複数の回路が、単一の電子アセンブリに詰め込まれている。別の例としてプローブカードが挙げられ、これは集積回路の試験のために集積回路をウェーハレベルにて接触させるために用いられる。
所望の結果を得るためにいくつかの解決策が提案されている。特に、当該技術分野において公知の特定の技術は、可撓性リードを持ち上げることに基づいている。
例えば、欧州特許出願公開第０３５２０２０号（ＥＰ−Ａ−０３５２０２０）は半導体支持体によって複数のチップを相互接続するためのシステムを開示する。このために、各チップの導電性パッドが、支持体上に設けられた導電性パッドにおける対応するテクスチャー部に接続される（互いに向き合って）。そのようにして得られた構造の機械的コンプライアンスを高めるために、欧州特許出願公開第０３５２０２０号は各チップとそのパッドの一部との間に絶縁体の局部層を配置することを教示する。この絶縁体はチップパッドとの付着力が相対的にほとんどないか又は存在しないように選択される。チップが支持体に対して押し付けられることで、絶縁体上にあるチップパッドの部分を対応する支持体パッドに接続する。次に、チップが支持体から（例えば２ｍｍだけ）離れて間隔をあけるように、チップをわずかに引き上げる。このようにして、チップパッドが絶縁層から離れることで、チップと支持体（これも最後には除去し得る絶縁体を有する）との間でチップパッドが伸ばされる。欧州特許出願公開第０３５２０２０号に提案された構造により、機械的又は熱的応力により生じる緊張に耐えることができる。
同じ技術の変形が欧州特許出願公開第０８７０３２５号（ＥＰ−Ａ−０８７０３２５）に提案されている。この場合には、リードを持ち上げることを容易にするために、除去可能な層が利用されている。具体的には、リードが多層シート（２つの金属層の間に挟まれた誘電体シートから成る）上に形成され、各リードは先端部と末端部との間に延在するストリップとして形成される。次に、リードの下の金属層がエッチングされてストリップを誘電体シートから分離する。代わりに各リードの先端部はそのストリップよりもわずかに大きく、その結果、エッチングプロセスによりその下に小さなボタンができる。このボタンにより、誘電体層に対して先端部の非常に小さい付着力が得られる（通常の取り扱いにおける重力や加速力に対して先端部を保持するのに十分なだけ強い）。他方、各リードの末端部はそれよりはるかに大きいので、同じエッチングプロセスでもその下により大きなボタンができる。このボタンが末端部を多層シートにしっかり固定する（同時にビアホールを介してリードを、その反対面に形成された対応する端子に接続する）。このようにして得られた構成要素はウェーハに整列し、先端部がウェーハの対応する接点に付着される。上述したように、多層シートとウェーハとの間隔が広げられ、その間にリードが延びる（リードの先端部は多層シートから容易に分離する）。
いずれの場合も、相互接続要素に用いられるリードは一般に（好ましくは弾性型の）誘電体により保護される。例えば、米国特許第３，７９５，０３７号（ＵＳ−Ａ−３，７９５，０３７）はエラストマー材料に埋め込まれた弾性リードを有するコネクタを開示する。このようにして得られた構造により、リードの８つを正確に制御する必要なく電子デバイスを接続できる。このコネクタは一連のフレーム内でリードを規定することにより（例えば、ケミカルミリングにより）製造される。次に、スペーサを間に挿入した複数のフレームにより形成されるスタックが構築され、２つのプレートの間に締めつけられる。この時点で、エラストマー液がプレートにより形成される空洞内に注入され、硬化される。最後に、プレートが取り除かれて所望の構造が得られる。
同じ技術が上記欧州特許出願公開第０８７０３２５号においても適用されている。この場合（リードが伸ばされた後）、流動性物質が多層シートとウェーハとの間に注入され、利用可能な空間を満たし、すべてのリード間に浸透する。上述したように、それからこの物質が硬化してリードを弾性の誘電体層中に埋め込む。
欧州特許出願公開第０３５２０２０号 欧州特許出願公開第０８７０３２５号 米国特許第３，７９５，０３７号
しかしながら、当該技術分野において公知の解決策は完全に満足のいくものではない。実際には、これらの技術は相対的に複雑である。例えば、対応する製造方法に悪影響を与える犠牲層を使用する必要がある。
また、許容可能な品質レベルを得るのが非常に難しい。例えば、欧州特許出願公開第０３５２０２０号に記載の構造では、（支持体に接続する前に）チップパッドが絶縁体から容易に外れ得る。他方、欧州特許出願公開第０８７０３２５号では先端部の下のボタンの正確なサイズを得るために、非常に高い精度が要求される。実際、（ウェーハに接続する前には）先端部が多層シートにより保持される一方、リードを伸ばさなければならないときには容易に分離することを保証するために、対応する製造方法が完全に制御される必要がある。
概要
大まかに言えば、本開示はリードが形成される基板を処理する着想に基づいている。
特に、本発明の様々な面が独立請求項に記載の解決策を提供する。本発明の有利な態様が従属請求項に記載される。
具体的には、本発明の一面は（電子デバイスを接触させるための）相互接続要素を製造する方法を提案する。この方法は第１基板の主面上に複数のリードを形成する工程から開始する。その各リードは第１端部と第２端部とを有する。各リードの第２端部は第２基板に結合される。次に、第１基板と第２基板との間でリードが延びるように、第２基板と第１基板とは離して間隔をあけて配置される。本方法はまた、主面上のリードの付着力を制御するためにリードの形成前に主面を処理する工程を含む。
本発明の一態様では、この結果は主面上の１つ以上の付着力増進領域によって達成される。
好ましくは、これらの付着力増進領域は多孔性シリコンから作られる。
解決策を更に改善する方法は、主面から離れるにつれて多孔性シリコン領域の多孔度を低減させることである。
多孔度の推奨範囲もまた提案される。
この結果は、対応する陽極プロセスの電流密度を時間の経過と共に減少させることによって達成することができる。
電流密度の範囲もまた推奨される。
特定の態様では、付着力増進領域は、対応するリードと主面との間の各接触域にて選択的に形成される。
解決策を更に改善する方法は、各リードの第１端部から第２端部に向けて付着力を減少させることである。
この変化の推奨範囲も提案される。
特に、付着力増進領域の集中を抑えることによって所望の結果を達成できる。
随意に、多孔性シリコン領域の上に金属層をデポジットすることができる。
一般に、これら２つの基板の間に流動性絶縁体を注入して硬化させることで、リードを埋め込んだ対応する絶縁層が得られる。
本発明の一態様では、リードの第１端部が第１基板の対応する溝内に形成される。
有利には、リードは溝の中では硬質材料で作られ、その他のところでは延性材料で作られる。
これらの材料の推奨される定量的な定義もまた提案される。
次に、一般には第１基板が除去される。
このために、ストップ層に届くまでウェットエッチングプロセスを利用し、その後、ドライエッチングプロセスを使用できる。
本発明の特定の態様では、２つの基板間の絶縁層の一部が除去される。
除去する絶縁層の量の推奨される範囲も提案される。
第２基板も製造プロセスの最後に除去してよい。
本発明の別の面はこの相互接続要素に基づいた電子アセンブリの製造方法を提案する。
本発明の更に別の面は同じ相互接続要素に基づいた試験カードの製造方法を提案する。
本発明の別の面は対応する相互接続要素を提案する。
本発明の別の面は対応する電子アセンブリを提案する。
本発明の更に別の面は対応する試験カードを提案する。
限定する意図なく単に提示された以下の詳細な説明を添付図面と共に参照すれば、本発明自体、並びに本発明の更なる特徴及び利点がよく理解されよう。この点について、図面は縮尺通りに描かれる必要はなく、別途指示されていない限り、単にここに記載の構造及び手順を概念的に示すものであることは明らかである。
図１ａ-１ｇには、本発明の異なる態様による相互接続要素の製造方法の種々の段階が示されている。
特に図１ａを参照すると、製造方法が単結晶シリコンのウェーハ１０５から開始する。以下で詳細に説明するように、ウェーハ１０５は相互接続リードのための下基板を与える。具体的には、リードが下基板１０５の前面（主面）１１０上に形成された後に持ち上げられる。
このために、フォトレジストマスク１１５が前面１１０の上に形成される。フォトレジスト材料の層をデポジットした後にフォトリソグラフィ法によってパターニングすることにより、フォトレジストマスク１１５が得られる。このようにして、フォトレジスト材料中に複数の窓が開けられ、所望のリードのために前面１１０の対応する接触域１１７を露出する。接触域１１７は（形成されるリードに従って）任意の形状及びサイズを有し得る。例えば、各リードは細長いストリップ（例えば長さが０．１〜１５０ｍｍで幅が０．５〜１００μｍ）から構成される。ストリップは直線状、螺旋状、コイル状、波状などにし得る。またストリップは端に１つ又は２つの拡大領域（例えば正方形、長方形又は円形の部分）を有し得る。
使用されるフォトレジスト材料の種類は、リードの厚み（例えば１μｍ〜５００μｍ）に依存する。例えば、リードの厚みが５０〜８０μｍより小さい場合、任意の種類のフォトレジスト材料（ポジティブ又はネガティブ）を使用できる。逆に、リードの厚みがそれより大きい場合には、ネガティブ型のフォトレジスト材料を使用するのが好ましい。実際には、このフォトレジスト材料により、高さと幅との比が大きい（最大で５０）窓を得ることができる。リードの厚みが大きい場合には、（例えばスピニングプロセスにより）２段階でフォトレジスト材料をデポジットするのが一般的であることに留意されたい。様々なフォトレジスト材料を用いて実験を行なった。例えば、ポジティブ型のフォトレジストＡＺ９２６０を使用して幅が５μｍで厚みが３〜１０μｍのリードと、幅が１０μｍで厚みが３〜２５μｍのリードを作った。またネガティブ型のフォトレジストＳＵ-８を代わりに使用して幅が１０μｍで厚みが１００μｍのリードを作った。
後に詳細に説明するように、本発明の一態様による解決策では、前面１１０上に形成されるリードの付着力を制御するために前面１１０が処理される。
このようにして、（リードの形成中、又は製造プロセスの次の段階中に）下基板１０５からのリードの望ましくない脱離を避けることができる。同時に、このことは、必要なときに下基板１０５からリードが持ち上がることを妨げない。
非常に簡単な方法で所望の結果が得られることに留意されたい。特に、提案した解決策では犠牲層が不要である（よって製造方法の複雑さに関して有利な効果をもたらす）。
また、このようにして品質のレベルを向上させることができる。実際には、リードとの所望の付着が実現されるように、前面１１０を処理する操作が高精度にて制御され得る。
このようにして得られた相互接続要素は、リードが相対的に長い（例えば１５０ｍｍ以下）場合でさえ、高密度のリードを提供する。例えば、（幅が１０μｍのリードを用いることにより）それぞれ厚みが１ｍｍ及び０．４ｍｍの相互接続要素において約５，０００リード／ｃｍ２又は１２，５００リード／ｃｍ２を実現できる。また、リードの密度はリードの幅を小さくすることによって更に増大させ得る。例えば、幅が３μｍのリードを使用することにより、リードの密度を３倍より大きくできる。
特定の態様では、多孔性シリコンの層を形成することにより、リードの付着力を所望通り制御できる。例えば、多孔性シリコンを、接触域１１７から下基板１０５中に延びた領域１２０（例えば深さ０．１〜５μｍ）中に形成する。このために、下基板１０５に陽極プロセスを行う。特に、下基板１０５は、（フッ化水素酸又はＨＦが豊富に存在する電解液を含む）電気化学セル内の陽極として用いられる。陽極プロセスの電流密度が（複数の実験要素に依存する）臨界値ＪＰＳよりも小さい場合には、電解液は下基板１０５の前面１１０に到達する正孔とのみ反応する（その結果、反応は正孔の供給によって制限されるが、電解液中へのイオン拡散によっては制限されない）。もちろん、このためには、前面１１０上の（自由な）正孔を利用できることが必要となる。下基板１０５がＰ型の場合には正孔の利用可能性は自明である。逆に、下基板１０５がＮ型の場合には、界面シリコン-電解液は、逆バイアスが掛けられたショットキー接合（すなわち、空乏領域を有し、その幅は下基板１０５の不純物の濃度が増すにつれて小さくなる）として働く。したがって、下基板１０５の不純物（Ｎ＋）の濃度が高い場合には、下基板１０５中の自由正孔は量子力学的トンネリングによってこの接合のポテンシャル障壁を通過できる。逆に、ポテンシャル障壁を通過できるように（例えば、前面１１０に光を当てることにより）正孔にエネルギーを与える必要がある。
このようにして得られた多孔性シリコンは、小孔のランダムなネットワークを有する複雑な構造をもつ。多孔性シリコンの特徴はその形態に依存し、この形態は、陽極プロセスの様々なパラメータ（例えば、持続時間、下基板１０５の不純物の濃度及び種類、電流密度、電解液の種類など）の関数である。この場合、利用される多孔性シリコンの特徴は機械的なものである。多孔性シリコンの機械的な特徴は、その多孔度に強く依存し、この多孔度は単結晶シリコンに関して次式で定義される。

ここで、ρＰＳは多孔性シリコンの密度であり、ρＳｉは単結晶シリコンの密度（すなわち、２．３ｇ／ｃｍ３）である。多孔性シリコンの密度ρＰＳは次式を適用して測定できる。

ここで、値Ｐｓ（陽極プロセス前の下基板１０５の初期重量）、Ｐｅ（陽極プロセス後の下基板１０５の最終重量）及びｄ（多孔性シリコン領域１２０の深さ）は測定でき、値Ｓ（接触域１１７の範囲）は既知である。
多孔度Ｐ％は陽極プロセスの１個以上のパラメータを変えることによって制御できる。このためには、電流密度に作用するのが非常に実際的である。例えば、電解液ＨＦ−Ｃ２Ｈ５ＯＨ（ＨＦ濃度がそれぞれ３２体積％と１２体積％）中に浸された、抵抗率が０．０１ΩｃｍのＮ＋型のウェーハを用いて、下記の実験結果を得た。陽極プロセスは、室温にて下記の電流密度を適用することにより行なった。
接触域１１７へのリードの付着力は、多孔性シリコン領域１２０の多孔度の増大に伴って増す（下基板１０５に対するリードの固定地点の数が増すからである）。したがって、単に多孔度Ｐ％を制御することにより（すなわち、陽極プロセスの電流密度を調節することにより）、リードの所望の付着力（一般にリードのサイズに依存する）を得ることができる。例えば、深さが０．２μｍで多孔度Ｐ％が３２％〜８０％の多孔性シリコン領域１２０で試して、幅が２〜１００μｍで厚みが２〜２５μｍのリードの形成に成功した（このリードは必要なときに持ち上げることが妨げられることなく、製造プロセスの次の段階の間、下基板１０５によって保持された）。
更なる改良として、多孔性シリコン領域１２０の多孔度Ｐ％が、接触域１１７から離れるにつれて小さくするように調節される。このようにして、（リードの付着力を増すために）前面１１０上の多孔度Ｐ％をより大きくし、（下基板の完全性を確保するために）下基板１０５内部の多孔度Ｐ％はより小さくすることができる。好ましくは、多孔度Ｐ％は前面１１０における４０％〜９０％（例えば４５％〜８０％、例えば５５％）から、その最大深さにおける０％〜７０％（例えば２０％〜５０％、例えば３０％）に減少する。例えば、深さが０．２５μｍで多孔度Ｐ％が９０％〜４０％の多孔性シリコン領域１２０を使用し、幅が２０μｍのリードについて２００ＭＰａの付着力が得られた。
陽極プロセス中に時間の経過と共に電流密度を単に調節することによって、所望の結果を得ることができる。このために、好ましくは、電流密度を開始値から開始値の５％〜２０％の範囲にある終了値まで減少させ、さらに好ましくは、開始値の７％〜１５％の範囲にある（例えば開始値の１０％の）終了値まで減少させる。例えば、９０％から５０％への多孔度の低減は、電流密度を（ＨＦ濃度が１２体積％の電解液ＨＦ-Ｃ２Ｈ５ＯＨ内にて）５０ｍＡ／ｃｍ２から５ｍＡ／ｃｍ２に調節することにより実現できた。
（下基板１０５全体にわたって延びる多孔性シリコンの単層（図示せず）を得るために）フォトレジストマスク１１５を形成する前に陽極プロセスを実行してもよいことに留意されたい。しかしながら、この場合には、フォトリソグラフィ・プロセスの前に多孔性シリコン層を保護しなければならない。実際、（その多孔度ゆえに）多孔性シリコン層により露出されるより大きな表面が、一般にフォトレジスト材料を現像するのに用いられるアルカリ溶液のエッチング速度を高める。したがって、多孔性シリコン層はフォトレジストマスク１１５の形成中にエッチングの影響をかなり受ける（下基板１０５が完全に単結晶シリコンから製造されている場合にはエッチングは無視し得る）。この問題を避けるため、（薄い）保護層を多孔性シリコン層上に設けることができる。例えば、多孔性シリコン層の望ましくないエッチングを防ぐためには、厚みが０．１μｍ以上の保護層で十分である。保護層は金属（ニッケル、銅、パラジウム又は金など）から作られ、これは酸性溶液中での電気メッキ法により多孔性シリコン層上にデポジットされる。
図１ｂでは、得られるリードの均一性を向上させるため、（フォトレジストマスク１１５の対応する窓を通じて）随意に接触域１１７上に前駆物質層１２５が形成される。例えば、前駆物質層１２５は金属（銅、金又はパラジウムなど）から成り、これは無電解プロセスによってデポジットされる。特に、銅からなる前駆物質層１２５は、（銅のデポジションのために）硫酸銅と（多孔性シリコン領域１２０の孔内の酸化物を除去するために）フッ化水素酸とを含んだ脱イオン水中の溶液を利用することによって形成できる。実験結果によると、溶液１００ｍｌ当たり硫酸銅の濃度を０．１ｇから１０ｇに変化させ、フッ化水素酸の濃度を１ｍｌから１０ｍｌに変化させることにより、厚みが３０秒で５ｎｍ〜０．５μｍの範囲にある前駆物質層１２５を得ることができた（デポジション時間が長くなると、デポジットされた銅はダストになる）。
この時点で、前駆物質層１２５の上にリード１３０が形成される。一般に、リード１３０は１つ以上の金属層から成り、これらは電気メッキ法によってデポジットされる。例えば、リード１３０はニッケル、銅、クロム、白金、銀、パラジウム、又は任意の二元合金及び／又は三元合金から作られる。別法として、リード１３０はニッケル−銅−ニッケル、金−銅−金、又はパラジウム−金−ニッケル−銅−ニッケル−金−パラジウムなどの多層構造を有する。このようにして、対応する電気メッキ法を実行するのに用いられる電流が多孔性シリコン領域１２０を通過する。その結果、金属が孔内にデポジットされ、下基板１０５に対するリード１３０の付着力が増す。
多孔性シリコン領域１２０が前駆物質層１２５により保護されていない場合には、リード１３０のデポジションは酸性溶液で実行すべきであることに留意されたい。もちろん、このことは（リード１３０が多層構造を有する場合）最初のデポジションプロセスに対してのみ必要とされる。いずれにしても、リード１３０を形成するためにアルカリ溶液を使用しなければならない場合、前もって酸性溶液で薄い保護層（例えば、銅又はニッケルから成り、厚みが０．１μｍ以上）をデポジットすることで十分である。それから、（下基板１０５の除去後）プロセスの最後にこの保護層をエッチングしてもよい。
図１ｃに示されるように、導体材料から成る接合接点１３５が各リード１３０の端部に形成される。例えば、接合接点１３５は、はんだ合金（ＳｎＰｂ、Ｓｎ、ＳｎＢｉ又はＳｎＡｇＣｕなど）から成る。はんだ合金は（適切にパターン化されたフォトレジストマスクを介した）電気メッキ法、又はシルクスクリーン印刷法により選択的にデポジットされる。別法として、シルクスクリーン印刷法によりデポジットされた接着ペーストを使用することもできる。また、接合接点１３５は金属（例えば金及び／又は銅）で構成してもよい。この場合、接合接点１３５は薄膜法又は電気メッキ法により得られる。
図１ｄでは、例えば別のシリコンウェーハ又はプリント基板（ＰＣＢ）から構成された上基板１４０が、リード１３０を持ち上げるために用いられる。このために、導体トラック１４５が（下基板１０５に向かい合っている）上基板１４０の下面に形成される。導体トラック１４５は下基板１０５の各接合接点１３５に対して１つの接合接点１５０を備える。接合接点１５０は接合接点１３５と同じ材料（すなわち、はんだ合金、接着ペースト又は金属）から作られる。
上基板１４０は下基板１０５の前に配置される。接合接点１５０は接合接点１３５に位置合わせされ、それに接続される。このために、様々な周知の技術、例えばシリコン・オン・インシュレータ（ＳＯＩ）構造の分野又はＭＥＭＳ技術の分野において一般に利用されている技術を使用することができる。接合接点１３５及び１５０が金属から構成される場合には、それらの接続は、熱圧縮法又は陽極はんだ付け法を行なうウェーハボンディング機を利用して実行できる。例えば、金属が金である場合、金−金はんだ付けを実現するには約２００℃の温度で十分であるが、金属が銅の場合には、銅−銅はんだ付けを実現するには約４００℃の温度が必要となる。他方、接合接点１３５及び１５０がはんだ又は接着ペーストから作られる場合には、下基板１０５と上基板１４０を（例えば、真空又は静電気力／磁気力によって）支持することができる２つの簡単な調整プレートを使用することもできる。このために、高い平面性を有する円形又は正方形のプレートが市販されている（例えば、直径／辺が３００ｍｍ以下で平面誤差が１３μｍ未満）。これらのプレートは非常に高い精度（１５〜２０ｃｍ以下の移動に対して数μｍのオーダー）にて制御された仕方で移動させることができる。
いったん接合接点１５０が接合接点１３５に対してはんだ付け又は接着されると、図１ｅに示されるように上基板１４０と下基板１０５とが離れて間隔をあけるように配置される。このために、上基板１４０及び下基板１０５の向かい合った自由表面が、対応する平面プレートに（例えば、真空又は静電気力／磁気力によって）固定される。次に、（一般に一方のプレートは静止したままにし、もう一方のプレートを動かすことによって）これらのプレートを互いに離れるように移動させる。この移動は（前面１１０に対して垂直な）垂直成分を有し、上基板１４０を下基板１０５から所定の距離だけ（例えば５０μｍ〜１５０ｍｍ）変位させる。このようにして、上基板１４０が上昇するにつれて、各リードの一部が（接合接点１３５、１５０を有する端部から開始して）下基板１０５から分離する。したがって、リードは上基板１４０と下基板１０５との間で延びる（前駆物質層を含んだ延ばされたリードが全体を１３０’で示されている）。特に、（延ばされた）各リード１３０’は（接合接点１３５、１５０とは反対側の）下端部１３０ａを有し、これは下基板１０５に接続されたままである。（接合接点１３５、１５０を有する）リード１３０’の上端部１３０ｂは、導体トラック１４５を介して上基板１４０に接続される。多孔性シリコン領域１２０がリード１３０’の剥離を可能にすると同時に、下基板１０５からリードが完全に分離することを防止していることに留意されたい。
別の態様（図示せず）では、上基板１４０と下基板１０５との間で（前面１１０に平行な）水平成分の移動を与え、下基板１０５に対して上基板１４０をスライドさせることもできる。例えば、リード１３０’の上端部１３０ｂを下端部１３０ａに対して（前面１１０に垂直に）位置合わせしてもよい。
実験によると、約１，０００個のリード１３０’を持ち上げるには、５００ｍＴｏｒｒのオーダーの真空（市販の真空回転ポンプにより容易に得ることができる）で十分であった。このために、上基板１４０と下基板１０５を移動させて離すためには、数Ｋｇの力をこれらのプレートに加えなければならない。この移動は、（例えば１ｃｍより長いストロークに対してさえ数ｎｍの精度にて１０Ｋｇ以下の力を加えることができる）市販のハンドリングシステムによって高精度にて制御できる。
この時点で、流動性の絶縁体が上基板１４０と下基板１０５との間に（例えば、注型成形により又は圧力下で）注入される。絶縁体はシリコーン、エポキシ、熱可塑性若しくは熱硬化性樹脂、又は注型成形セラミックとし得る。絶縁体の剛性及び／又は熱伝導率を高めるために、絶縁体にナノ粒子（例えば、直径が１５〜１８０ｎｍでＡｌ２Ｏ３、ＡｌＮ、ＢＮ、ＳｉＯ２又はＳｉ３Ｎ４製のナノボール）を加えてもよい。絶縁体は低い粘度を有すべきである（例えば、５００Ｓｔ未満）。このため、絶縁体の粘度が相対的に高い（例えば、１０Ｓｔを超える）場合に絶縁体の注入中に現れ得る気泡の形成を防止するため、下基板１０５と上基板１４０により形成される構造を脱ガスシステム内に封入してもよい。このようにして、絶縁体が上基板１４０と下基板１０５との間の空間全体を満たすので、リード１３０’が完全に包囲される。絶縁体を硬化させ、すべてのリード１３０’を埋め込んだ対応する層１５５を得る。上基板１４０と下基板１０５との間に注入された絶縁体により、絶縁層１５５を弾性又は硬質とし得る。
図１ｆでは、下基板が取り除かれている。このために、絶縁層１５５が硬く下基板に付着しない場合には、下基板を残りの構造から分離するには機械的な作用で十分である。別法として、下基板の分離は、（異方性又は等方性のタイプの）ウェットエッチング法によっても実現し得る。いずれにしても、この操作によりリード１３０’の下端部１３０ａが露出する。次に、このようにして得られた構造をダイシングし、複数の相互接続要素１６０（図には１つのみ図示）を提供する。各相互接続要素１６０は複数のリード１３０’（例えば、１０〜１０，０００個）を含む。相互接続要素は、１以上の電子デバイス（図示せず）を下端部１３０ａに接続し、それらを（リード１３０’を介して）上基板１４０に結合するために使用できる。このために、下端部１３０ａに（例えば、薄膜法又は厚膜法によって）１以上の金属層（図示せず）形成することもできる。
別法として、図１ｇに示されるように、（ダイシング操作の前に）上基板も取り除かれる。例えば、上基板は別のウェーハから構成でき、このウェーハ上に対応する導体トラックが薄膜法又は電気メッキ法（２〜３μｍより大きい厚みが必要な場合）によってデポジットされている。この場合、導体トラックは、上基板の表面全体に形成された均一な（１又は複数の）導体層で置き換えることもできる。上述したように、１つ以上の多孔性シリコン領域を上基板の表面に形成して、その上への導体トラック／層の所望の付着力を確実に得るのが好ましい。いずれにしても、（導体トラック／層に実質的に影響を与えることなく）下基板について上述したのと同じ技術によって上基板が取り除かれる。均一な導体層が上基板に形成されたなら、（上基板の除去後に）選択的ウェットエッチング法によって導体トラック１４５を得ることができることに留意されたい。このために、適切にパターニングされたフォトレジストマスクによって導体層の所望の部分が保護される（一方、一般に絶縁体１５５は、導体層をパターニングするのに通常要する短い時間の間エッチングに耐えることができる）。
上述したように、次にこのようにして得られた構造にダイシングを行い、複数の相互接続要素（図中には１つしか示されておらず、プライム表記、すなわち、１６０’により区別されている）を得ている。各相互接続要素１６０’は（絶縁層１５５の特質によって）硬性又は可撓性である。絶縁層１５５の２つの反対の主面間でリード１３０’を介して電子デバイス（図示せず）を連結するために、相互接続要素１６０’を使用できる。このために、電子デバイスは、リード１３０’の下端部１３０ａか、又は（同じリード１３０’の上端部１３０ｂに連結された）導体トラック１４５に接続される。
図２ａを参照すると、下基板に対するリードの所望の付着力は、その接触域１１７内に多孔性シリコン領域１２０（図には１つのみ示す）を選択的に形成することによっても得ることができる。具体的には、各接触域１１７内で（１以上の）多孔性シリコン領域１２０がその選択された部分内に形成され、一方、接触域１１７の残りの（耐食）部分２０５はその単結晶構造を維持する。このために、下基板の前面は（リードに用いられるフォトレジストマスクが形成される前に）適当にパターニングされた対応するフォトレジストマスクにより覆われる。このフォトレジストマスクが耐食部分２０５を保護し、接触域１１７の所望の部分を露出させる一方、対応する陽極プロセス中に、多孔性シリコン領域１２０が形成される。
多孔性シリコン領域１２０は任意の形状（例えば、長方形、正方形又は円形）を有し得る。（図示されているように）本発明の一態様では、多孔性シリコン領域１２０は接触域１１７の全体にわたって均一に分布している。接触域１１７内の多孔性シリコン領域１２０の濃度がその（平均）付着力を全体として決める。例えば、１０４ｍｍ２の接触域１１７内で２００Ｍｐａの付着力を与える多孔性シリコンを考える。この多孔性シリコンが１００個の領域１２０（各々が１ｍｍ２）内でのみ形成されているとすると、接触域１１７の全体の付着力は、（２００＊１００）／１０４＝２Ｍｐａになる。同じ結果が、（例えば、接触域１１７に沿って延びる狭いストリップから構成される）１００ｍｍ２の１つの多孔性シリコン領域によっても得ることができる。
本発明の別の態様では、図２ｂに示されるように、接触域１１７内の多孔性シリコン領域１２０の濃度が、対応するリードの下端部からその上端部に移動するにつれ減少する。好ましくは、付着力は（リードの下端部での）最大値から、最大値の０．０１％〜６０％に等しい（リードの上端部での）最小値に、好ましくは最大値の０．１％〜１０％（例えば最大値の０．５％〜１％）に等しい最小値まで減少する。例えば、リードの下端部の付着力は約１００Ｍｐａであり、一方、リードの上端部の付着力は０．１Ｍｐａであり得る。
多孔性シリコン領域１２０の数及び／又は大きさを（リードの下端部から上端部に移るにつれて）小さくすることにより、所望の結果が得られる。例えば、この場合、多孔性シリコン領域１２０が左から右に向かって収縮し分散している。このようにして、リードの上端部の近くにて付着力をより小さくしてその剥離を容易にできる。同時に、リードの下端部の近くでは強い付着力が維持され、下端部が脱離する危険性が避けられる。
上述した相互接続要素１６０の典型的な用途を図３ａに示す。特に、図３ａはチップ３０５をパッケージングするのに用いられる構造を示す。上基板を形成するウェーハの対応する領域内にチップ３０５が形成される（上基板はそのダイシング後に複数の同一の構成要素を提供する）。この場合、導体トラック１４５がチップ３０５の端子を与え、これらの端子が、相互接続要素１６０の製造工程中に対応するリード１３０’に接続される。この時点で、導体ボール３１０が下端部１３０ａ上にはんだ付け又はデポジットされる。一般にチップ３０５は（例えば、プラスチック材料製の）保護キャップ３１２により覆われる。チップ３０５を完全に囲うために、保護キャップ３１２は絶縁層１５５の上に形成される。
図３ｂには相互接続構造１６０’の別の応用例が示されている。特に、図３ｂはマルチチップモジュール３００ｂを示す。マルチチップモジュール３００ｂは、複数のチップ３１５ｌ及び３１５ｕをアセンブルする（例えばデジタル型及び／又はパワー型の回路を集積化する）のに使用される。具体的には、各チップ３１５ｌは相互接続構造１６０’の下に配置される。チップ３１５ｌは（この例ではボールの形状をした）複数の端子３２０ｌを備え、これらの端子がリード１３０’の対応する下端部１３０ａに接続される。他方、各チップ３１５ｕは相互接続構造１６０’の上に配置される。チップ３１５ｕは同様の複数の端子３２０ｕを備え、これらの端子が、リード１３０’の上端部１３０ｂに結合された対応する導体トラック１４５に接続される。このことにより３次元構造を得ることができる（一般には次にこれがパッケージ中に埋め込まれる）。
図４ａ〜４ｆには、本発明の様々な態様による試験カードの製造方法における種々の段階が示される。例えばウェーハレベルのチップ（この場合は一般にプローブカードという）又はパッケージングされた状態の構成要素など任意の種類の電子デバイスを試験するために、この試験カードを使用できる。以下では簡単のため、上記で説明した図に示された要素に対応する要素は、最初の番号を「１」から「４」に変えることにより得られる類似の符号で示される（よって、その説明は省略する）。
特に図４ａを参照すると、ここでも製造方法は下基板４０５（単結晶シリコンのウェーハから構成）で始めて、持ち上げるべきリードを下基板の前面４１０上に形成する。下基板４０５はまたストップ層４１１を備える。ストップ層４１１の目的は以下で明らかになる。ストップ層４１１は高濃度のＰ型不純物を有する（例えば５・１０１９原子／ｃｍ３を超える）。例えば、ストップ層４１１は、Ｐ型不純物を下基板４０５中に注入又は拡散することにより得られる。この場合、以下で詳細に説明するように、試験すべき電子デバイスの（例えばパッド又はボールの形状をした）端子に接触するための対応プローブを形成するために各リードが用いられる。
このために、（前面４１０から下基板４０５中に延びる）複数の溝４１２が作られる。図示された例では、（試験中の電子デバイスのバンプを接触させるために用いられる対応するプローブを得るために）溝４１２が台形の輪郭をした角錐台の形状を有する。溝４１２は異方性型のウェットエッチング法により形成される。例えば、ＷＯ−Ａ−２００６／０６６６２０に記載のようにして所望の結果が達成できる（法が許容する最大範囲でＷＯ?Ａ?２００６／０６６６２０の開示内容全体を参考のためここに組み入れる）。
要するに、下基板４０５は高いエッチング速度を与える結晶面を露出しており、例えばその結晶方向はミラー指数＜１００＞により定められ、その場合、結晶面（１１１）は前面４１０に対して角度α＝５４．７°を形成する。マスク４１３が前面４１０上に形成され、このマスクは形成すべきリードの下端部に対応する領域を露出する窓（一般に長方形又は正方形）を有する。例えば、マスク４１３は窒化珪素、ホウ素ドープされたホスホシリケートガラス（ＢＰＳＧ）、又は窒化珪素から成る下層（次の製造段階のためにより大きな窓付き）とＢＰＳＧから成る上層（所望の窓付き）とを有する複合構造から構成される。次に、マスク４１３の窓を通して下基板４０５をエッチングするため、適当な化学溶液中に下基板４０５が浸される。この方法は結晶面（１１１）に出会うまでは相対的に速い（その後のエッチング速度は無視し得る）。よって、このように得られた各溝４１２は前面４１０から角度αにて延びる外側面と、長方形の底面（その大きさはエッチングプロセスの長さに依存する）とを有する。下基板４０５中にストップ層（図示せず）を設けることによっても同じ結果を得ることができる。エッチングプロセスの長さに関係なく溝４１２の所望の形状を提供するため、このストップ層が（例えば高濃度の不純物又は適当な結晶方向のお陰で）下基板４０５のエッチングを阻止する。
別法として、試験中の電子デバイスのパッドを接触させるのに用いられる対応するプローブを得るため、溝（図示せず）が三角形の輪郭を有する。特に、溝は多面体（２つの台形面と２つの三角形面とを有し、それらが接合してエッジを作っている）又は角錐（４つの三角形面を有し、それらが接合して頂点を作っている）から構成し得る。この結果は、結晶面（１１１）の面だけが露出したままで、各溝の底が陥没してエッジ又は頂点になるまで（対応する窓がそれぞれ長方形又は正方形である場合）、エッチングを継続することにより得られる。
同じマスク４１３、又は（例えば、上述した複合構造の場合には単にＢＰＳＧ層を除去することにより得られる）マスク４１３の窓よりも僅かに大きい窓を有する別のマスク（図示せず）が、陽極プロセスによって多孔性シリコン領域４２０ａを形成するために使用される。多孔性シリコン領域４２０ａは溝４１２の（外側及び底）面から下基板４０５中に、ストップ層４１１のすぐ上（例えば、ストップ層から数μｍのところ）まで延びる。随意に前駆物質層４２５ａが溝４１２の表面上に無電解デポジットされる。プローブを形成するのに適した導体材料から成る（１つ以上の）層４３０ａが、（電気メッキ法によって）前駆物質層４２５ａ上に選択的にデポジットされる。層４３０ａの材料は、相対的に硬質で、耐摩耗性であり、かつほとんど酸化しないものにすべきである。好ましくは、この材料の硬度は２００ビッカースより大きく、例えば２００〜１，０００ビッカースのオーダーであり、好ましくは４００〜６００ビッカースであり、例えば５００ビッカースである。例えば、この（硬質な）層４３０ａは、例えばニッケル若しくはその合金、クロム?モリブデン合金、パラジウム?コバルト合金、パラジウム?ニッケル合金、ロジウム、又はルテニウムなどの金属から構成される（０．１μｍ〜１０μｍの範囲の厚みを有する）。
図４ｂを参照すると、上述したように別のフォトレジストマスク４１５が前面４１０上に形成され、フォトレジストマスク４１５の窓が所望のリードのための接触域４１７を露出する（各々は硬質層４３０ａと共に対応する溝４１２を含む）。別の多孔性シリコン領域４２０ｂが、（同じパラメータを用いるか、又は先立つ陽極プロセスに関するものではない）フォトレジストマスク４１５を介した別の陽極プロセスによって形成される。多孔性シリコン領域４２０ｂは、（硬質層４３０ａにより覆われていない）接触域４１７の露出部分から下基板４０５中に延びる。多孔性シリコン領域４２０ｂを形成するための陽極プロセスは相対的に短い（例えば、３０秒〜３００秒）なので、硬質層４３０ａに対しては目に見えるほどのエッチングを生じないことに留意されたい。せいぜい、陽極プロセスにより硬質層４３０ａに僅かなでこぼこが生成され、このでこぼこが、リードを完成させるのに用いられる次の層との付着を促進させる。上述したように、随意に前駆物質層４２５ｂが接触域４１７の露出部分に無電解デポジットされる。この時点で、リードの持ち上げに適した導体材料から成る（１以上の）層４３０ｂによってリードが完成する。層４３０ｂは、フォトレジストマスク４１５を通して（すなわち、硬質層４３０ａ及び前駆物質層４１５ｂの上に）電気メッキ法によって選択的にデポジットされる。層４３０ｂの材料は、（リードに必須の柔軟性を与えるために）層４３０ａに用いられる材料より硬くない延性材料とすべきである。好ましくは、この材料の硬度は２００ビッカースより小さく、例えば２０〜１５０ビッカースのオーダーであり、好ましくは４０〜１００ビッカース、例えば５０ビッカースである。例えば、（可撓性）層４３０ｂは、リード全体について上述したように同じ材料から作られる。
図４ｃに示されるように、このようにして得られた（全体として４３０で示される）各リードは、（対応する溝４１２の反対側の）可撓性層４２７の端部に接合接点４３５を備える。次に、上基板４４０が下基板４０５に結合される。この場合、上基板４４０は、試験中の電子デバイスのゆがみを補償するために任意の従順なインターポーザーを用いて所望の信号を試験カード中にルーティングするため、回路化基板（例えば単層又は多層ＰＣＢなど）から構成される。上述したように、上基板４４０は、接合接点４５０が形成された導体トラック４４５を備える。上基板４４０は下基板４０５の前に配置され、接合接点４５０は接合接点４３５にはんだ付け又は接着される。
図４ｄに移ると、リードを持ち上げるために上基板４４０と下基板４０５とが離れて間隔をあけるように配置される。上述したように、（延ばされた）各リード（プライム符号での表記により区別された、すなわち４３０’）は、下基板４０５に接続されたままの下端部４３０ａ（対応する溝４１２内に形成された角錐台部分を含む）を有する。一方、（接合接点４３５、４５０を有する）リード４３０’の上端部４３０ｂは、導体トラック４４５を介して上基板４４０に接続される。ここでも、多孔性シリコン領域４２０ａ、４２０ｂにより、リード４３０’を剥離することができると同時に、それらが下基板４０５から完全に分離することが防止できる。この時点で、流動性絶縁体が上基板４４０と下基板４０５との間に注入されて硬化され、（すべてのリード４３０’を埋め込んだ）好ましくは弾性型の対応する絶縁層４５５が得られる。
図４ｅでは、下基板が除去される。この場合、プローブを形成することになるリード４３０’の（露出した）部分への損傷は回避しなければならない（ウェットエッチング法により分離が行われる場合）。例えば、異方性型のウェットエッチング法（リード４３０’上でのそのエッチング速度は無視できる）を使用するのが好ましい。加えて又は別法として、リード４３０’に達することなく部分的にのみ下基板をエッチングする。それから下基板の残りの部分をドライエッチング法（これはリード４３０’を損傷しない）によって除去する。この結果は、エッチング速度を大きく（約５０倍）低減するストップ層４１１（図４ｄ参照）によって得られる。このようにして、（エッチング時間に関係なく）非常に高い精度でリード４３０’にアプローチできる。次に、たとえ相対的に低いエッチング速度（例えば０．３〜２μｍ／分）ではあっても、標準的な反応性イオンエッチング（ＲＩＥ）法によって妥当な時間内に下基板の残りの層を除去できる。別法として、（ストップ層を使用することなく）リード４３０’に達する前にウェットエッチング法を停止するために、ウェットエッチング法の長さを制御することもできる。例えば、厚みが１０μｍ〜３０μｍの下基板の層がリード４３０’の下に維持される。下基板の残りの（厚い）層は、はるかに高いエッチング速度（例えば最大で１０μｍ／分まで）を提供する（例えば、ＳＦ２、ＣＦ４、Ｏ２又はそれらの組合せに基づいた）深堀りＲＩＥ（Ｄｅｅｐ ＲＩＥ）法によって除去される。
いずれにしても、本操作により、絶縁層４５５から下方に突き出た角錐部分を有するリード４３０’の下端部４３０ａが露出される。このことによって試験カード４６０が生成され、そのプローブ４６５がリード４３０’の露出した下端部４３０ａにより形成される。プローブ４６５によって接触される複数の端子（この例ではボールの形状をしている）を有する１以上の電子デバイス（図示せず）を試験するために、試験カード４６０を使用できる。試験中の電子デバイスの正確な接触を保証するために、プローブ４６５は（絶縁層４５５の弾性のお陰で）従順な構造を有する。また、プローブ４６５は電子デバイスの端子（すなわち、ボール）を包囲するように変形する。別法として、プローブ（図示せず）の端がエッジ又は頂点である場合には、試験中の電子デバイスの端子（特にパッドの形状の場合）における自然に生じた酸化物層をこすり落とすのによく適している。いずれにしても、リード４３０’を形成するのに用いられる硬質層が、（可撓性層のお陰でリードの持ち上げに悪影響を与えることなく）プローブ４６５の必須の機械的特性を保証する。
図４ｆに示されている本発明の別の態様では、（例えばシリコーン又は他の弾性ポリマーにより作られた）絶縁層４５５の外側部分が更に除去される。一般に、絶縁層４５５は（元の）絶縁層４５５の厚み全体に対して０．１％〜７０％に等しい深さ、好ましくは５〜６０％（例えば５０％）に等しい深さが除去される。例えば、この操作により絶縁層４５５を１０μｍ〜３００μｍ除去し得る。
このために、絶縁層４５５は、例えば、ＳＦ６、ＣＦ４、Ｏ２、ＣＨＦ３の混合物に基づいたＲＩＥ法（これはシリコーンのエッチング速度が２０μｍ／時のオーダーである）、又はＳＦ６、ＣＨＦ３及びＯ２の混合物に基づいたＲＩＥ法（これはシリコーンのエッチング速度が３０μｍ／時以下である）によってエッチングされる。レーザーアブレーション法（この場合、材料は昇華により除去される）によっても同じ結果を得ることができる。例えば、紫外波長を有するパルス・レーザーを用いると、シリコーンを除去するための最小フルエンスは１４０ｍＪ／ｃｍ２である。もちろん、シリコーンのより高いアブレーション速度（例えば１００ショット当たり１ｍｍ）を得るために、レーザーのフルエンスを増大させることもできる。この場合、レーザーを（シリコーンを除去するのに必要な上記の閾値よりも大きなフルエンスを与える）紫外線パルス・ランプで置き換えることもできる。いずれにしても、絶縁層４５５のうち所望の部分を除去する方法は、リード４３０’の下端部４３０ａに対して自動位置合わせされる。このリード４３０’の下端部４３０ａは、それが保護されていない場合にのみ絶縁層４５５の除去を可能にするマスクとして機能する。
このことにより、得られた各プローブ（プラム符号表記、すなわち４６０’と４６５’でそれぞれ区別されている）が独立に動くことのできる異なる試験カードが生成される。このことは試験カード４６５’が（ウェーハレベルで電子デバイスを試験するのに用いられる）プローブカードから構成される場合に特に有利である。
変形例
もちろん、その地域の要求や特定の要求を満たすために、当業者は上述した解決策に対して多くの論理的かつ／又は物理的な変更及び改変を行うことができる。具体的には、好ましい態様に関して或る程度詳細に本発明を説明してきたが、他の態様のみならず形状及び詳細において様々な省略、置換及び変更が可能なことが分かる。特に、提案した解決策は、更に十分な理解を与えるべく上記の説明において述べられた特定の詳細（数値例など）を用いなくても実施可能である。逆に、不必要な詳細で記載を分かりにくくしないように、周知の特徴は省略又は簡略化した。また、開示した本発明の態様に関して記載された特定の要素及び／又は方法工程を、一般的な設計選択事項として他の態様に組み入れる得ることは明らかである。
特に、提案した解決策は（同様の工程を使用し、必須でないいくつかの工程は除外し、又は別の任意工程を追加することによる）同等のプロセスにより実施することもできる。また、これらの工程は（少なくとも部分的に）異なる順番、又は同時に、又は交互に実施することもできる。製造方法において他の（数及び／又は種類が異なる）材料、技術、レイアウト、マスクなどが用いられる場合も同様の考察ができる。
リードはその他の任意の形状及び／又は大きさを有してもよいことは明らかである。また、リードは１種以上の異なる導体材料から作ってもよい。また、リードを持ち上げるために任意の種類の基板（例えば、ウェーハ、ＰＣＢ、１以上のチップの支持体など）を使用できる。別法として、他の任意の方法で（例えば、下基板又は上基板にのみ設けられた接合接点を用いて）リードを上基板に結合してもよい。上基板と下基板との間の他の任意の相対的な動きも考えられる（例えば反対方向の２つの水平な構成要素を用いる）。
いずれにしても、上記の特徴の任意の組合せが可能であること強調しておく。例えば、下基板に溝を持たないで製造された相互接続要素を試験カードに使用してもよく、又は、下基板の溝に基づいた製造方法を様々な目的のために（例えば上述した電子アセンブリのために）相互接続要素を得るべく使用してもよい。
別法として、多孔性シリコン領域を、（前面上のリードの付着力を増すことができる）同等の付着力増進領域に代えてもよい。例えば、様々な種類の下基板（ガラス製など）を使用できる。付着力は、付着層、薄膜プロセスによりデポジットされた薄い金属層（例えば、Ｖ、Ｎｂ又はＴｉ製で厚みが２００ｎｍ未満、例えば３０〜４０ｎｍ）、又は付着力を高める他の任意の手段によって制御できる。さらに一般的に、持ち上げられるリードの付着力を制御するために前面を処理する他の任意の技術を使用することも、本発明の範囲内にある。
多孔性シリコン（単一の層又は複数の領域において）が同等のプロセスにより得られる場合には同様の考察ができる。
多孔性シリコンの多孔度は（下基板の前面から離れるほど低減させるべく）他の任意の方法により調節できる。しかしながら、一様な多孔度を有する多孔性シリコンを使用することも考えられる。
もちろん、多孔度の値について提案された範囲は単なる例示である。
陽極プロセスの他の任意のパラメータ（又はその組合せ）、例えば温度などを操作することにより所望の結果を達成してもよい。
いずれにしても、電流密度を異なる値の間で且つ／又は他の任意の時間パターン（例えば、直線的に又は対数的）にて更新してもよい。
各接触域における多孔性シリコン領域の上記分布は単なる例示である。多孔性シリコン領域の数が異なるか又は他の大きさ及び／若しくは形状を有する場合にも同様の考察ができる。もちろん、各接触域の全範囲にわたって多孔性シリコンを設けることもできる。
同様に、他の任意の同等の方法によりリードに沿って付着力を低減させることもできる。しかしながらこの場合も、常に同じ付着力を用いることは排除されない。
上述したように、付着力の値について提案された範囲は単なる例示である。
（同じ大きさの）多孔性シリコン領域の数のみ、又は（同じ数とする場合には）それらの大きさのみを変えることによっても、同じ結果を達成できる。別法として、リードに沿って材料の多孔度を低減させることもできる。
リードの均一性を改善するため（たとえこの特徴が特定の態様においては省略し得るとしても）、無電解プロセス又は電気メッキプロセスにより他の任意の金属を多孔性シリコン上にデポジットしてもよい。
他の任意の流動性絶縁体を下基板と上基板の間に注入する場合にも同様の考察ができる。また、所望の絶縁体層を得るために任意の同等の技術を用いて絶縁体を硬化できる。いずれにしても、単純化された態様において伸ばされたリードを露出させることができる。
リードのための溝は他の任意の形態及び／又は形状を有してもよい。また、それらを作るために他の任意の技術を使用できる。
リードの異なる（硬質）層及び（可撓性）層は、同等の材料から構成してもよいし、他の任意の技術により形成してもよい。いずれにしても、（例えば、リードの持ち上げ中に問題が起こらないように単にリードが真っ直ぐな場合にはより硬い金属を用いて）均一な構造のリードを作ることができる。
もちろん、硬質層及び可撓性層を形成するために用いられる材料の定量的な記述は、限定的に解釈されるべきでない。
下基板を保持することを考えることもできる。
いずれにしても、（ウェットエッチングプロセスに完全に基づいていてさえ）下基板を除去するために他の任意の技術を使用できる。
もちろん、絶縁層の外側部分を除去するために同等の技術を使用することができる。
この場合も、除去される絶縁層の量について提案された範囲は単なる例示である。
上述したように、上基板は（他の任意の技術を用いて）維持又は除去できる。
提案したシステム（すなわち、相互接続要素、（単一チップ又は複数のチップに基づいた）電子アセンブリ、及び試験カード）が異なる構造を有するか又は同等の構成要素を含む場合には同様の考察ができる。いずれにしても、これらのシステムは（他のどんな分野にも適用できる案出された解決策を有した）包括的なものではない。
特に、提案した相互接続要素は、用語の最も広い意義、例えばチップ、可撓性又は硬質のＰＣＢ、パッケージ（例えば、ＢＧＡ、ＣＳＰ、ＱＦＰ、又はデュアルインライン型）などにおいて任意の種類の電子デバイスを接続するのに用いることができる。同様に、電子デバイスは、例えばパッド、バンプ、コンプライアントバンプ、スタッドバンプ、ピン（例えば、ガルウイング型、Ｊ型又はリードレス型）などどんな端子を備えてもよい。
上記の電子アセンブリは多次元構造において組合せられる場合でさえ任意数且つ／又は任意種類の電子デバイスを含み得ることが分かる。いずれにしても、電子デバイスはその製造プロセス中（電子デバイスが下基板、上基板又はその両方から成るか又は下基板、上基板又はその両方に含まれる場合）又はその製造が完了した後に、相互接続要素に接続され得る。
他の任意の電子デバイスを（ウェーハレベル又はパッケージレベルにて）試験するためにテストボードが使用される場合にも同様の考察ができる。この場合にも、テストボードの他の構成要素をその製造プロセス中又はその後に相互接続要素に接続し得る。
提案した構成要素を集積回路の設計の一部として構成し得ることは明らかである。この設計はまたプログラミング言語にて作ることもできる。また、設計者がチップ又はマスクを製造しない場合には、この設計を物理的な手段により他者に伝送してもよい。いずれにしても、得られる構成要素は裸のダイとして生のウェーハ形式にて、又はパッケージにてその製造業者により提供され得る。また、提案した構成要素は同じ構造の他の回路と組合わせてもよいし、中間製品（マザーボードなど）に取り付けてもよい。いずれにしても、これらの構成要素は複雑なシステム（試験機など）において使用するのに適する。
図１ａ−１ｇは本発明の異なる態様による相互接続要素の製造方法の種々の段階を示す。 図１ａ−１ｇは本発明の異なる態様による相互接続要素の製造方法の種々の段階を示す。 図１ａ−１ｇは本発明の異なる態様による相互接続要素の製造方法の種々の段階を示す。 図１ａ−１ｇは本発明の異なる態様による相互接続要素の製造方法の種々の段階を示す。 図１ａ−１ｇは本発明の異なる態様による相互接続要素の製造方法の種々の段階を示す。 図１ａ−１ｇは本発明の異なる態様による相互接続要素の製造方法の種々の段階を示す。 図１ａ−１ｇは本発明の異なる態様による相互接続要素の製造方法の種々の段階を示す。 図２ａ-２ｂは本発明の特定の態様によるこの製造方法の段階を詳細に示す。 図３ａ-３ｂは本発明の異なる態様による電子アセンブリを図示する。 図４ａ−４ｆは本発明の異なる態様による試験カードの製造方法の種々の段階を示す。 図４ａ−４ｆは本発明の異なる態様による試験カードの製造方法の種々の段階を示す。 図４ａ−４ｆは本発明の異なる態様による試験カードの製造方法の種々の段階を示す。 図４ａ−４ｆは本発明の異なる態様による試験カードの製造方法の種々の段階を示す。 図４ａ−４ｆは本発明の異なる態様による試験カードの製造方法の種々の段階を示す。 図４ａ−４ｆは本発明の異なる態様による試験カードの製造方法の種々の段階を示す。
符号の説明
１０５ 下基板
１１０ 前面
１１５ フォトレジストマスク
１１７ 接触域
１２０ 多孔性シリコン領域
１２５ 前駆物質層
１３０ リード
１３５ 接合接点
１４０ 上基板
１４５ 導体トラック
１５０ 接合接点

Claims (26)

  1. 各リードが第１端部（１３０ａ）と第２端部（１３０ｂ）とを有する複数のリード（１３０）を第１基板（１０５）の主面（１１０）上に形成する工程、
    各リードの第２端部を第２基板（１４０）に結合する工程、及び
    第１基板と第２基板の間でリード（１３０’）を伸ばすために第２基板と第１基板を離して間隔をあける工程、
    を含む、電子デバイスを接触させるための相互接続要素（１６０；１６０’）の製造方法であって、
    主面上のリードの付着力を制御するためにリードの形成前に主面を処理する工程を更に含むことを特徴とする前記製造方法。
  2. 主面を処理する前記工程が、主面上に１組の付着力増進領域（１２０）を形成する工程を含む請求項１に記載の製造方法。
  3. 第１基板（１０５）が単結晶シリコンから成り、また、付着力増進領域を形成する前記工程が、主面から第１基板中に延在する１組の多孔性シリコン領域（１２０）を形成する工程を含む請求項２に記載の製造方法。
  4. 多孔性シリコン領域（１２０）を形成する前記工程が、主面（１１０）から離れるにつれて減少する前記多孔度を有するように多孔性シリコン領域の多孔度を調節する工程を含む請求項３に記載の製造方法。
  5. 多孔度を調節する前記工程が、単結晶シリコンに対して４０％〜９０％の範囲にある最大値から０％〜７０％の範囲にある最小値まで多孔度を低減させる工程を含む請求項４に記載の製造方法。
  6. 多孔性シリコン領域（１２０）を形成する前記工程が、時間の経過とともに減少する電流密度を用いる陽極プロセスをウェーハ（１０５）に行う工程を含む請求項４又は５に記載の製造方法。
  7. 陽極プロセスをウェーハ（１０５）に行う前記ステップが、電流密度を開始値から該開始値の５％〜２０％に等しい終了値まで低減させる工程を含む請求項６に記載の製造方法。
  8. 各リード（１３０）が主面（１１０）の対応する接触域（１１７）に接触しており、また、付着力増進領域（１２０）を形成する前記工程が、各接触域の少なくとも１つの選択部分に付着力増進領域を形成する工程を含む請求項２〜７のいずれか一項に記載の製造方法。
  9. 主面を処理する前記工程が、各リード（１３０）の第１端部（１３０ａ）から第２端部（１３０ｂ）に向けて付着力を低減させる工程を含む請求項１〜８のいずれか一項に記載の製造方法。
  10. 付着力を低減させる前記工程が、別の最大値から前記別の最大値の０．０１％〜６０％に等しい別の最小値まで低減させる工程を含む請求項９に記載の製造方法。
  11. 付着力を低減させる前記工程が、各リード（１３０）の第１端部（１３０ａ）から第２端部（１３０ｂ）に向けて付着力増進領域（２１０）の濃度を低減させる工程を含む、請求項８に依存する場合において請求項９又は１０に記載の製造方法。
  12. 主面（１１０）を処理する前記工程が、多孔性シリコン領域（１２０）上に金属層（１２５）をデポジットする工程を更に含む請求項３〜１１のいずれか一項に記載の製造方法。
  13. 第１基板（１０５）と第２基板（１４０）の間に流動性絶縁体（１５５）を注入する工程、及び
    リード（１３０’）を埋め込んだ絶縁層（１５５）を得るために絶縁体を硬化させる工程、
    を更に含む請求項１〜１２のいずれか一項に記載の製造方法。
  14. リード（４３０’）を形成する前記工程が、主面（４１０）上に複数の溝（４１２）を作る工程を含み、各リードの第１端部（４３０ａ）が対応する溝中に延在する請求項１〜１３のいずれか一項に記載の製造方法。
  15. リード（４３０’）を形成する前記工程が、
    前記溝（４１２）中に硬質の導体材料（４３０ａ）からなる少なくとも１つの層をデポジットする工程、及び
    リードを完結すべく延性導体材料（４３０ｂ）からなる少なくとも１つの層をデポジットする工程、
    を更に含む請求項１４に記載の製造方法。
  16. 前記硬質の導体材料が２００ビッカースより大きい硬度を有し、前記延性導体材料が２００ビッカースより小さい硬度を有する請求項１５に記載の製造方法。
  17. 第１基板（１０５）を除去する工程を更に含む請求項１〜１６のいずれか一項に記載の製造方法。
  18. 第１基板（４０５）を除去する前記工程が、
    リード（４３０’）を保護ために第１基板に設けられているストップ層（４１１）に到達するまで第１基板をウェットエッチングする工程、及び
    第１基板の残りの部分をドライエッチングする工程、
    を含む請求項１７に記載の製造方法。
  19. リード（４３０’）により保護されていない絶縁層（４５５）の外側部分を除去する工程を更に含む請求項１７又は１８に記載の製造方法。
  20. 絶縁層（４５５）の外側部分を除去する前記工程が、絶縁層の厚みの０．１％〜７０％に等しい深さだけ前記外側部分を除去する工程を含む請求項１９に記載の製造方法。
  21. 第２基板（１４０）を除去する工程を更に含む請求項１〜２０のいずれか一項に記載の製造方法。
  22. １組の相互接続された電子デバイス（３１０ｌ、３１０ｕ）を含む電子アセンブリ（３００ａ）の製造方法であって、
    少なくとも１つの第１電子デバイス（３１０ｌ）の各第１端子（３２０ｌ）を、請求項１〜２１のいずれか一項に記載の方法を実行することにより製造された相互接続要素（１６０’）の対応するリード（１３０’）の第１端部（１３０ａ）に結合し且つ／又は少なくとも１つの第２電子デバイス（３１０ｕ）の各第２端子（３２０ｕ）を、前記相互接続要素（１６０’）の対応するリード（１３０’）の第２端部（１３０ｂ）に結合する工程を含む前記製造方法。
  23. 試験される電子デバイスの対応する端子に接触するための複数のプローブ（４６５）を含んだ試験カード（４６０；４６０’）の製造方法であって、
    回路化ボード（４４０）を、請求項１〜２１のいずれか一項に記載の方法を実行することにより製造される相互接続要素のリード（４３０’）の第２端部（４３０ｂ）に結合する工程を含み、リードの第１端部（４３０ａ）が前記プローブを形成する前記製造方法。
  24. 電子デバイスを接触させるための相互接続要素（１６０；１６０’）であって、請求項１〜２１のいずれか一項に記載の方法により得られる前記相互接続要素。
  25. １組の相互接続された電子デバイス（３１０ｌ、３１０ｌ；１４０）を含む電子アセンブリ（３００ａ；３００ａｂ）であって、請求項２２に記載の方法により得られる前記電子アセンブリ。
  26. 電子デバイスを試験するためのテストボード（４６０；４６０’）であって、請求項２３に記載の方法により得られる前記テストボード。
JP2008558829A 2006-03-16 2007-03-16 持ち上がったリードによる電子デバイスの相互接続 Expired - Fee Related JP5043870B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
IT000478A ITMI20060478A1 (it) 2006-03-16 2006-03-16 Sistema per contattare dispositivim elettronici e relativo metodo di produzione basato su filo conduttore annegato in materiale isolante
ITMI2006A000478 2006-03-16
PCT/EP2007/052497 WO2007104799A1 (en) 2006-03-16 2007-03-16 Interconnection of electronic devices with raised leads

Publications (2)

Publication Number Publication Date
JP2009530800A true JP2009530800A (ja) 2009-08-27
JP5043870B2 JP5043870B2 (ja) 2012-10-10

Family

ID=36939154

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008558829A Expired - Fee Related JP5043870B2 (ja) 2006-03-16 2007-03-16 持ち上がったリードによる電子デバイスの相互接続

Country Status (10)

Country Link
US (1) US7892954B2 (ja)
EP (1) EP2002471B1 (ja)
JP (1) JP5043870B2 (ja)
CN (1) CN101405852B (ja)
AT (1) ATE484846T1 (ja)
DE (1) DE602007009810D1 (ja)
ES (1) ES2359919T3 (ja)
IT (1) ITMI20060478A1 (ja)
PL (1) PL2002471T3 (ja)
WO (1) WO2007104799A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1395336B1 (it) 2009-01-20 2012-09-14 Rise Technology S R L Dispositivo di contatto elastico per componenti elettronici a colonne collassanti
DE102009008152A1 (de) * 2009-02-09 2010-08-19 Nb Technologies Gmbh Siliziumsolarzelle
US8278748B2 (en) 2010-02-17 2012-10-02 Maxim Integrated Products, Inc. Wafer-level packaged device having self-assembled resilient leads
ITMI20100407A1 (it) 2010-03-12 2011-09-13 Rise Technology S R L Cella foto-voltaica con regioni di semiconduttore poroso per ancorare terminali di contatto
US8940616B2 (en) * 2012-07-27 2015-01-27 Globalfoundries Singapore Pte. Ltd. Bonding method using porosified surfaces for making stacked structures
US8679902B1 (en) 2012-09-27 2014-03-25 International Business Machines Corporation Stacked nanowire field effect transistor
US9126452B2 (en) * 2013-07-29 2015-09-08 Xerox Corporation Ultra-fine textured digital lithographic imaging plate and method of manufacture
EP3286801B1 (en) * 2015-04-20 2022-12-28 InterDigital Madison Patent Holdings, SAS Strain relief antenna wiring connector in an electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256314A (ja) * 1994-07-07 1998-09-25 Tessera Inc マイクロエレクトロニクス素子の実装構造及びその製造方法
JP2000077477A (ja) * 1998-09-02 2000-03-14 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法並びにこれに用いる金属基板
JP2000512437A (ja) * 1997-05-15 2000-09-19 フォームファクター，インコーポレイテッド リソグラフ的に画定される超小型電子接触構造体

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2119567C2 (de) * 1970-05-05 1983-07-14 International Computers Ltd., London Elektrische Verbindungsvorrichtung und Verfahren zu ihrer Herstellung
US4937653A (en) 1988-07-21 1990-06-26 American Telephone And Telegraph Company Semiconductor integrated circuit chip-to-chip interconnection scheme
US5989936A (en) * 1994-07-07 1999-11-23 Tessera, Inc. Microelectronic assembly fabrication with terminal formation from a conductive layer
US5763941A (en) * 1995-10-24 1998-06-09 Tessera, Inc. Connection component with releasable leads
US6405429B1 (en) * 1999-08-26 2002-06-18 Honeywell Inc. Microbeam assembly and associated method for integrated circuit interconnection to substrates
US6461892B2 (en) * 2000-01-26 2002-10-08 Tessera, Inc. Methods of making a connection component using a removable layer
JP2001291850A (ja) * 2000-04-10 2001-10-19 Hitachi Cable Ltd 結晶シリコン薄膜の製造方法
US6589819B2 (en) * 2000-09-29 2003-07-08 Tessera, Inc. Microelectronic packages having an array of resilient leads and methods therefor
US6632733B2 (en) * 2001-03-14 2003-10-14 Tessera, Inc. Components and methods with nested leads

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256314A (ja) * 1994-07-07 1998-09-25 Tessera Inc マイクロエレクトロニクス素子の実装構造及びその製造方法
JP2000512437A (ja) * 1997-05-15 2000-09-19 フォームファクター，インコーポレイテッド リソグラフ的に画定される超小型電子接触構造体
JP2000077477A (ja) * 1998-09-02 2000-03-14 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法並びにこれに用いる金属基板

Also Published As

Publication number Publication date
ATE484846T1 (de) 2010-10-15
CN101405852B (zh) 2011-04-13
US20090309098A1 (en) 2009-12-17
PL2002471T3 (pl) 2011-05-31
US7892954B2 (en) 2011-02-22
ES2359919T3 (es) 2011-05-30
ITMI20060478A1 (it) 2007-09-17
DE602007009810D1 (de) 2010-11-25
WO2007104799A1 (en) 2007-09-20
JP5043870B2 (ja) 2012-10-10
CN101405852A (zh) 2009-04-08
EP2002471B1 (en) 2010-10-13
EP2002471A1 (en) 2008-12-17

Similar Documents

Publication Publication Date Title
JP5043870B2 (ja) 持ち上がったリードによる電子デバイスの相互接続
US7919875B2 (en) Semiconductor device with recess portion over pad electrode
KR100639738B1 (ko) 회로 장치의 제조 방법
JP3767398B2 (ja) 半導体装置およびその製造方法
US8535987B2 (en) Method of manufacturing substrate for semiconductor element, and semiconductor device
EP1122778A2 (en) Circuit device and manufacturing method of circuit device
EP1143509A2 (en) Method of manufacturing the circuit device and circuit device
JP5636265B2 (ja) 半導体パッケージ及びその製造方法
KR100749735B1 (ko) 캔틸레버형 프로브 제조 방법 및 이를 이용한 프로브 카드제조 방법
JP2007110117A (ja) イメージセンサのウエハレベルチップスケールパッケージ及びその製造方法
US20100108361A1 (en) Wiring substrate and method of manufacturing the wiring substrate
US20040097081A1 (en) Method for manufacturing circuit devices
US11315848B2 (en) Semiconductor device and method of manufacturing semiconductor device
KR20020075188A (ko) 회로 장치의 제조 방법
US20140117544A1 (en) Semiconductor device and manufacturing method thereof
US11251110B2 (en) Semiconductor device and method of manufacturing the semiconductor device
JP2005269627A (ja) 半導体リレー装置およびその配線基板の製造方法
US20120061809A1 (en) Method for manufacturing substrate for semiconductor element, and semiconductor device
JP4283240B2 (ja) 半導体装置の製造方法
JP6003369B2 (ja) 半導体装置の製造方法
KR100381349B1 (ko) 판형체, 리드 프레임 및 반도체 장치의 제조 방법
JP2001077142A (ja) 半導体装置及びその製造方法
JP2009164420A (ja) 半導体素子、半導体装置およびその半導体素子の製造方法
JP2004228493A (ja) 半導体装置の製造方法
JP2009212114A (ja) 突起電極の構造、素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100316

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100318

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100830

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100830

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101201

A072 Dismissal of procedure [no reply to invitation to correct request for examination]

Free format text: JAPANESE INTERMEDIATE CODE: A073

Effective date: 20110201

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20110215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120612

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120712

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150720

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees