JP4191908B2

JP4191908B2 - 積層型半導体装置

Info

Publication number: JP4191908B2
Application number: JP2001119978A
Authority: JP
Inventors: 淳芳村; 尚子大溝; 幹雄松井; 隆夫佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-04-18
Filing date: 2001-04-18
Publication date: 2008-12-03
Anticipated expiration: 2021-04-18
Also published as: JP2002314040A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体チップが搭載された基板を、複数積層した積層型半導体装置に関する。
【０００２】
【従来の技術】
積層型半導体装置とは、例えばチップ／異方性導電体／ガラスエポキシまたはポリイミドテープ等で構成された基板をｎ層積層したもので、各基板間はヴィア（ｖｉａ）を介して電気的に接続される。ヴィアに代えて、スルーホールで電気的接続を得る装置も積層型半導体装置に含まれる。
【０００３】
上記積層型半導体装置にあっては、基板をｎ層積層することにより高機能化や低コスト化が図れるが、例えば図１３に示すように、各層間にズレが生ずると上下の層の電気的な接続が不十分となり、致命的な不良となる。
【０００４】
図１３は、従来の積層型半導体装置を示しており、積層型半導体パッケージの積層時に層間ズレが生じた状態を示している。図１３において、２０はヴィア付ガラスエポキシまたはポリイミドテープで構成された基板２１に半導体チップ２２が搭載された機能層、２３は表面に接着材層２４が形成され、各機能層２０を接続するヴィア付基板、２５は組み込みＳＵＳ板、２６は上記組み込みＳＵＳ板２５に設けられ、各機能層２０の位置決めを行う位置決めピンである。
【０００５】
図１３では、上段の機能層２０と下段の機能層２０との間にズレΔＤが生じている。このような状態では、上下の機能層２０の電気的接続が取れなくなり、不良となる。
【０００６】
ところで、従来は、上記積層型半導体装置における積層後の層間ズレは、基板２１に形成された位置ズレ検出用マーク（またはアライメントマーク）を、表面よりＸ線にて観察するか、電極部分を切断し、切断面を観察することにより把握していた。
【０００７】
しかし、Ｘ線による表面からの位置ズレ検出用マークの観察では、高集積化のために、積層数が多くなってきた場合には対応できず、従来の位置ズレ検出用マーク形状では２層までが限界であった。
【０００８】
また、電極部分を切断し、切断面を観察する手法では、直交する２方向に切断し、それぞれの切断面を観察することでＸ、Ｙ各方向のズレ量を把握できるものの、狙った個所の切断やθ方向（回転方向）の位置ズレ量を把握することが難しいという問題があった。しかも、破壊試験のため、製造工程内での検査が不可能であった。
【０００９】
【発明が解決しようとする課題】
上記のように従来の積層型半導体装置は、積層数が多くなってきた場合に対応できないという問題があった。
【００１０】
また、狙った個所の切断や回転方向の位置ズレ量を把握することが難しく、破壊試験のため、製造工程内での検査ができないという問題があった。
【００１１】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、積層数が多くなっても、各層の認識が容易にできる積層型半導体装置を提供することにある。
【００１２】
また、この発明の他の目的は、３層以上積層した場合にも位置ズレ量を容易に把握でき、製造工程内での位置ズレ量の非破壊検査ができる積層型半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
この発明の積層型半導体装置は、半導体チップが搭載され、各々が同一パターン形状で且つ互いに異なる回転角で配置された位置ズレ検出用マークあるいはアライメント用マークを有する基板を３層以上積層してなることを特徴としている。
【００１４】
また、この発明の積層型半導体装置は、半導体チップが搭載され、各々が同一パターン形状で且つ互いに異なる回転角で配置された位置ズレ検出用マークあるいはアライメント用マークを有する第１の基板と、半導体チップが搭載され、前記位置ズレ検出用マークあるいはアライメント用マークの位置ズレ限度の基準となるマークを有する第２の基板とを３層以上積層してなることを特徴としている。
【００１５】
更に、この発明の積層型半導体装置は、半導体チップが搭載され、各々が同一パターン形状で且つ互いに異なる回転角で配置された第１の位置ズレ検出用マークあるいは第１のアライメント用マークを有する複数の第１の基板と、半導体チップが搭載され、上記第１の位置ズレ検出用マークあるいは第１のアライメント用マークと同一パターン形状で且つ異なる回転角で配置された第２の位置ズレ検出用マークあるいは第２のアライメント用マークと、上記第２の位置ズレ検出用マークあるいは第２のアライメント用マークと離隔して配置された第３の位置ズレ検出用マークあるいは第３のアライメント用マークとを有する第２の基板と、半導体チップが搭載され、各々が上記第３の位置ズレ検出用マークあるいは第３のアライメント用マークと同一パターン形状で且つ互いに異なる回転角で配置された第４の位置ズレ検出用マークあるいは第４のアライメント用マークを有する複数の第３の基板とを具備することを特徴としている。
【００１６】
更にまた、この発明の積層型半導体装置は、半導体チップが搭載され、各々が同一パターン形状で且つ互いに異なる回転角で配置された第１の位置ズレ検出用マークあるいは第１のアライメント用マークを有する複数の第１の基板と、半導体チップが搭載され、上記第１の位置ズレ検出用マークあるいは第１のアライメント用マークと同一パターン形状で且つ異なる回転角で配置された第２の位置ズレ検出用マークあるいは第２のアライメント用マークと、上記第２の位置ズレ検出用マークあるいは第２のアライメント用マークと離隔して配置された第３の位置ズレ検出用マークあるいは第３のアライメント用マークとを有する第２の基板と、半導体チップが搭載され、各々が上記第３の位置ズレ検出用マークあるいは第３のアライメント用マークと同一パターン形状で且つ互いに異なる回転角で配置された第４の位置ズレ検出用マークあるいは第４のアライメント用マークを有する複数の第３の基板と、前記第１及び第２の位置ズレ検出用マークあるいは前記第１及び第２のアライメント用マークの位置ズレ限度の基準となる第１のマークと、前記第３及び第４の位置ズレ検出用マークあるいは前記第３及び第４のアライメント用マークの位置ズレ限度の基準となる第２のマークとの少なくとも一方を有する第４の基板とを具備することを特徴としている。
【００１７】
この発明の積層型半導体装置は、半導体チップが搭載され、積層する数をｎとしたとき、ｎ角形の中心領域と、この中心領域から放射状に突出される少なくとも１つの突出領域とを有する位置ズレ検出用マークあるいはアライメント用マークを、それぞれ３６０°／ｎの回転角で順次配置したｎ個の基板を積層してなることを特徴としている。
【００１８】
また、この発明の積層型半導体装置は、半導体チップが搭載され、積層する数をｎとしたとき、ｎ角形の中心領域と、この中心領域から放射状に突出される少なくとも１つの突出領域とを有する位置ズレ検出用マークあるいはアライメント用マークを、それぞれ３６０°／ｎの回転角で順次配置したｎ個の第１の基板と、半導体チップが搭載され、前記位置ズレ検出用マークあるいはアライメント用マークの位置ズレ限度の基準となるマークを有する第２の基板とを積層してなることを特徴としている。
【００１９】
更に、この発明の積層型半導体装置は、半導体チップが搭載され、ｎ角形の中心領域と、この中心領域から放射状に突出される少なくとも１つの突出領域とを有する第１の位置ズレ検出用マークあるいは第１のアライメント用マークを、それぞれ３６０°／ｎの回転角で順次配置したｎ−１個の第１の基板と、半導体チップが搭載され、ｎ角形の中心領域と、この中心領域から放射状に突出される少なくとも１つの突出領域とを有し、上記第１の位置ズレ検出用マークあるいは第１のアライメント用マークに対して３６０°／ｎの回転角で配置される第２の位置ズレ検出用マークあるいは第２のアライメント用マークと、ｍ角形の中心領域と、この中心領域から放射状に突出される少なくとも１つの突出領域とを有する第３の位置ズレ検出用マークあるいは第３のアライメント用マークとを有する第２の基板と、半導体チップが搭載され、ｍ角形の中心領域と、この中心領域から放射状に突出される少なくとも１つの突出領域とを有する第４の位置ズレ検出用マークあるいは第４のアライメント用マークを、それぞれ上記第３の位置ズレ検出用マークあるいは第３のアライメント用マークに対して３６０°／ｍの回転角で順次配置したｍ−１個の第３の基板とを具備することを特徴としている。
【００２０】
更にまた、この発明の積層型半導体装置は、半導体チップが搭載され、ｎ角形の中心領域と、この中心領域から放射状に突出される少なくとも１つの突出領域とを有する第１の位置ズレ検出用マークあるいは第１のアライメント用マークを、それぞれ３６０°／ｎの回転角で順次配置したｎ−１個の第１の基板と、半導体チップが搭載され、ｎ角形の中心領域と、この中心領域から放射状に突出される少なくとも１つの突出領域とを有し、上記第１の位置ズレ検出用マークあるいは第１のアライメント用マークに対して３６０°／ｎの回転角で配置される第２の位置ズレ検出用マークあるいは第２のアライメント用マークと、ｍ角形の中心領域と、この中心領域から放射状に突出される少なくとも１つの突出領域とを有する第３の位置ズレ検出用マークあるいは第３のアライメント用マークとを有する第２の基板と、半導体チップが搭載され、ｍ角形の中心領域と、この中心領域から放射状に突出される少なくとも１つの突出領域とを有する第４の位置ズレ検出用マークあるいは第４のアライメント用マークを、それぞれ上記第３の位置ズレ検出用マークあるいは第３のアライメント用マークに対して３６０°／ｍの回転角で順次配置したｍ−１個の第３の基板と、前記第１及び第２の位置ズレ検出用マークあるいは前記第１及び第２のアライメント用マークの位置ズレ限度の基準となる第１のマークと、前記第３及び第４の位置ズレ検出用マークあるいは前記第３及び第４のアライメント用マークの位置ズレ限度の基準となる第２のマークの少なくとも一方を有する第４の基板とを具備することを特徴としている。
【００２１】
上記のような構成によれば、積層数が多くなっても、各層の認識が容易にできる。また、３層以上積層した場合にも位置ズレ量を容易に把握でき、製造工程内での位置ズレ量の非破壊検査も可能となる。
【００２２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１（ａ），（ｂ）はそれぞれ、この発明の第１の実施の形態に係る積層型半導体装置における機能層を示しており、（ａ）図は平面図、（ｂ）図は（ａ）図のＡ−Ａ’線に沿った断面図である。図１（ａ），（ｂ）において、１はヴィア付ガラスエポキシまたはポリイミドテープ、２はＣｕ配線、３はコア孔、４は半導体チップ、５は異方性導電膜、６は位置ズレ検出用マーク（あるいはアライメント用マーク）、７はプラグが埋め込まれたヴィアである。
【００２３】
半導体チップ４は、異方性導電膜５とＣｕ配線２によりヴィア付ガラスエポキシまたはポリイミドテープ１に搭載されている。上記位置ズレ検出用マーク（あるいはアライメント用マーク）６は、機能層を複数層積層するときの位置合わせ及び位置ズレ量を検出するためのものである。また、コア孔３は組み込みＳＵＳ板１４に実装する際に、位置決めピンを通して積層するためのものである。
【００２４】
図２は、上記図１（ａ），（ｂ）に示した機能層を積層した積層型パッケージを示している。図２において、８は表面に接着材層９が形成されたヴィア付基板、１０は半田ボール、１１は表層、１２はプラグが埋め込まれたヴィアである。
【００２５】
上記複数の機能層１３は、ヴィア付基板８を介在してヴィア１２を用いて積層され、各機能層１３とヴィア付基板８は接着材層９によって接着される。この際、上層と下層の機能層１３の位置は、上記位置ズレ検出用マーク（あるいはアライメント用マーク）６によって位置ズレ量が検出されて位置合わせが行われる。
【００２６】
図３は、上記図２に示した積層型パッケージを積層して形成した積層型半導体装置を示している。１４は組み込みＳＵＳ板で、この組み込みＳＵＳ板１４には位置決めピン１５が設けられ、各積層型パッケージ１６の位置決めが行われる。
【００２７】
図４（ａ），（ｂ）は、上記図２及び図３におけるヴィア付基板８の平面図であり、基板層間ズレ検出用マークに着目して示している。（ａ）図はヴィア付基板８の全体の平面図であり、（ｂ）図は（ａ）図における基板層間ズレ検出用マーク（図１における位置ズレ検出用マークあるいはアライメント用マークも同様）の形状を示している。
【００２８】
上記基板層間ズレ検出用マーク６は、４層積層する場合には、Ｌ字型のパターン形状になっており、例えば全体の幅Ｄ１は０．３±０．０５ｍｍ、コーナー部（中央領域）の幅Ｄ２は０．０７±０．０２ｍｍである。
【００２９】
図５（ａ）〜（ｄ）に示すように、最下層に位置するヴィア付基板に設けられている基板層間ズレ検出用マーク６−１に対して、２層目のヴィア付基板に設けられている基板層間ズレ検出用マーク６−２は反時計回りに９０°、３層目のヴィア付基板に設けられている基板層間ズレ検出用マーク６−３は反時計回りに１８０°、４層目（最上層）のヴィア付基板に設けられている基板層間ズレ検出用マーク６−４は反時計回りに２７０°回転して配置される。換言すれば、最下層から９０°の回転角で順次配置されている。この際、基板層間ズレ検出用マーク６−１〜６−４のコーナー部の中心６−１Ｃ〜６−４Ｃはそれぞれ同一位置（同一の座標）に配置されている。
【００３０】
よって、４層のヴィア付基板８を積層し、表面よりＸ線にてマークを観察したときに、基板層間に位置ズレがあると図６（ａ）に示すようなＬ字型のパターンがズレたパターン形状となるのに対し、基板層間に位置ズレがないと図６（ｂ）に示すような十字型のパターン形状となる。
【００３１】
従って、積層数が多くなっても、パターンの形状から各層の位置ズレの認識が容易にできる。また、表面よりＸ線にてマークを観察すれば良いので、製造工程内での位置ズレ量の非破壊検査が可能となる。
【００３２】
なお、上記第１の実施の形態では、４層積層する場合について説明したが、８層積層する場合には、上記Ｌ字型のパターンを最下層に位置するヴィア付基板に設けられている基板層間ズレ検出用マーク６−１に対して、２層目のヴィア付基板に設けられている基板層間ズレ検出用マーク６−２は４５°、３層目のヴィア付基板に設けられている基板層間ズレ検出用マーク６−３は９０°、４層目のヴィア付基板に設けられている基板層間ズレ検出用マーク６−４は１３５°と順次４５°ずつずらして配置すれば良い。
【００３３】
これによって、８層の各基板層間に位置ズレがないと図７に示すようなパターン形状となる。
【００３４】
また、３層、５層、６層の場合には、基板層間ズレ検出用マークを例えば図８（ａ）〜（ｃ）に示すように、３角形、５角形、６角形の中心位置から放射状に突出する一対の腕部（突出領域）を設けたパターンにし、それぞれ１２０°ずつ、７２°ずつ、６０°ずつずらして配置しても良い。上記腕部を１本にして６０°ずつ、３６°ずつ、３０°ずつずらして配置すれば、同様にして６層、１０層、１２層にも対応できる。
【００３５】
［第２の実施の形態］
図９（ａ）〜（ｅ）は、この発明の第２の実施の形態に係る積層型半導体装置について説明するためのもので、上記図２及び図３におけるヴィア付基板８における基板層間ズレ検出用マークを抽出して示している。基板層間ズレ検出用マークのパターン形状は上記図４と同様であるが、さらに４層目或いは８層目の基板の異なる位置にも基板層間ズレ検出用マークを追加し、ｎ層の層間ズレ検出を可能にしたものである。１層目から３層目の基板層間ズレ検出用マークは図５（ａ）〜（ｃ）と同様であり、図８（ａ）〜（ｅ）ではそれぞれ、４層目から８層目の基板層間ズレ検出用マークのパターン形状を示している。
【００３６】
すなわち、図８（ａ）に示すように、ヴィア付基板８には１層目乃至３層目のヴィア付基板に対応する位置に加えて、異なる位置に基板層間ズレ検出用マーク６−１’を設けている。５層目から７層目の基板層間ズレ検出用マーク６−５〜６−７は、上記基板層間ズレ検出用マーク６−１’に対してそれぞれ反時計回りに９０°、１８０°、２７０°回転して配置される。この際、基板層間ズレ検出用マーク６−４〜６−７のコーナー部の中心６−４Ｃ’〜６−７Ｃはそれぞれ同一位置（同一の座標）に配置されている。
【００３７】
８層目のヴィア付基板８には、４層目乃至７層目のヴィア付基板に対応する位置に加えて、異なる位置に基板層間ズレ検出用マーク６−８’を更に設けている。９層以上積層する場合には、上記基板層間ズレ検出用マーク６−８’を用いて同様に位置合わせと位置ズレ量の測定を行う。
【００３８】
このような構成によれば、より多数を積層したときにも位置合わせと位置ズレ量の測定が容易になる。
【００３９】
なお、上述した説明では、Ｌ字型の基板層間ズレ検出用マークを９０°の回転角で積層する場合を例にとって説明したが、４５°の回転角で積層するようにしても良いのは勿論であり、図８（ａ）〜（ｃ）に示したようなパターン形状の基板層間ズレ検出用マークを用いても良い。
【００４０】
［第３の実施の形態］
図１０（ａ），（ｂ）はそれぞれ、この発明の第３の実施の形態に係る積層型半導体装置について説明するためのもので、上記図２及び図３におけるヴィア付基板８の平面図であり、基板層間ズレ検出用マーク（位置ズレ検出用マークあるいはアライメント用マーク）に着目して示している。（ａ）図はヴィア付基板８の全体の平面図であり、（ｂ）図は（ａ）図における基板層間ズレ検出用マークの形状を示している。図示するように、基板層間ズレ検出用マークに段差を設けたものである。
【００４１】
上記基板層間ズレ検出用マーク１７は、Ｌ字型のパターンに段差を形成した形状になっており、例えば全体の幅Ｄ１は０．３±０．０５ｍｍ、コーナー部（中央領域）の幅Ｄ２は０．０７±０．０２ｍｍ、段差部の幅Ｄ３，Ｄ４，Ｄ５，Ｄ６はそれぞれ０．１ｍｍである。
【００４２】
図１１（ａ）〜（ｄ）に示すように、最下層に位置するヴィア付基板に設けられている基板層間ズレ検出用マーク１７−１に対して、２層目のヴィア付基板に設けられている基板層間ズレ検出用マーク１７−２は反時計回りに９０°、３層目のヴィア付基板に設けられている基板層間ズレ検出用マーク１７−３は反時計回りに１８０°、４層目（最上層）のヴィア付基板に設けられている基板層間ズレ検出用マーク１７−４は反時計回りに２７０°回転して配置される。この際、基板層間ズレ検出用マーク１７−１〜１７−４のコーナー部の中心１７−１Ｃ〜１７−４Ｃはそれぞれ同一位置（同一の座標）に配置されている。
【００４３】
このようなパターン形状を用いれば、複数の基板層間ズレ検出用マークを重ねたときに、上記段差部を位置ズレ量を測定するための目盛りに用いて層間ズレ量をより正確に把握できる。
【００４４】
なお、上記図８（ａ）〜（ｃ）に示したようなパターン形状の場合にも、上記段差部を設けても良いのは勿論である。また、基板層間ズレ検出用マークを４５°の回転角で配置し、８層積層するようにしても良い。
【００４５】
［第４の実施の形態］
図１２は、この発明の第４の実施の形態に係る積層型半導体装置について説明するためのもので、上記図２及び図３におけるヴィア付基板８を積層した状態を示す平面図であり、基板層間ズレ検出用マークに着目して示している。図示するように、積層するヴィア付基板８の１つに、位置ズレ限度の基準となるマーク（ここでは円形）１８を設けたものである。そして、他の層のＬ字型のマークの中心位置（ＸＹ方向の交点）があれば、位置ズレ限度内とする。図１２に示す例では、基板層間ズレ検出用マーク６−１，６−２，６−４が設けられている１層目、２層目及び４層目のヴィア付基板は位置ズレ限度内、基板層間ズレ検出用マーク６−３が設けられている３層目のヴィア付基板は位置ズレ限度を超えていると判断する。
【００４６】
従って、このようなパターン形状を用いれば、上記位置ズレ限度の基準となるマークを用いて層間ズレ量を容易に把握できる。
【００４７】
なお、上記図８（ａ）〜（ｃ）に示したようなパターン形状の場合にも、上記位置ズレ限度の基準となるマークを設けても良いのは勿論であり、第２の実施の形態のように、複数の基板層間ズレ検出用マークを離隔して設ける場合には、それぞれに位置ズレ限度の基準となるマークを設ければ良い。
【００４８】
以上第１乃至第４実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４９】
【発明の効果】
以上説明したように、この発明によれば、積層数が多くなっても、各層の認識が容易にできる積層型半導体装置が得られる。
【００５０】
また、３層以上積層した場合にも位置ズレ量を容易に把握でき、製造工程内での位置ズレ量の非破壊検査ができる積層型半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る積層型半導体装置における機能層を示しており、（ａ）図は平面図、（ｂ）図は（ａ）図のＡ−Ａ’線に沿った断面図。
【図２】図１（ａ），（ｂ）に示した機能層を積層した積層型パッケージを示す図。
【図３】図２に示した積層型パッケージを積層して形成した積層型半導体装置を示す図。
【図４】図２及び図３におけるヴィア付基板の平面図であり、基板層間ズレ検出用マークに着目して示しており、（ａ）図はヴィア付基板の全体の平面図、（ｂ）図は（ａ）図における基板層間ズレ検出用マークを拡大して示す図。
【図５】４層積層する場合の基板層間ズレ検出用マークのパターン形状について説明するためのもので、（ａ）図〜（ｄ）図は最下層からに最上層に位置するヴィア付基板に設けられている基板層間ズレ検出用マーク。
【図６】４層のヴィア付基板を積層し、表面よりＸ線にてマークを観察したときのパターン形状を示しており、（ａ）図は基板層間に位置ズレがある場合、（ｂ）図は基板層間に位置ズレがない場合。
【図７】８層のヴィア付基板を積層し、表面よりＸ線にてマークを観察したときに、基板層間に位置ズレがない場合のパターン形状を示す図。
【図８】基板層間ズレ検出用マークの変形例について説明するためのもので、（ａ）図は３層の場合、（ｂ）図は５層の場合、（ｃ）図は６層の場合のパターン形状を示す図。
【図９】この発明の第２の実施の形態に係る積層型半導体装置について説明するためのもので、上記図２及び図３におけるヴィア付基板における基板層間ズレ検出用マークを抽出して示しており、（ａ）図〜（ｅ）図はそれぞれ、４層目から８層目の基板層間ズレ検出用マークのパターン形状を示す図。
【図１０】この発明の第３の実施の形態に係る積層型半導体装置について説明するためのもので、上記図２及び図３におけるヴィア付基板の平面図であり、（ａ）図はヴィア付基板の全体の平面図、（ｂ）図は（ａ）図における基板層間ズレ検出用マークを拡大して示す図。
【図１１】４層積層する場合の基板層間ズレ検出用マークのパターン形状について説明するためのもので、（ａ）図〜（ｄ）は最下層から最上層に位置するヴィア付基板に設けられている基板層間ズレ検出用マーク。
【図１２】この発明の第４の実施の形態に係る積層型半導体装置について説明するためのもので、上記図２及び図３におけるヴィア付基板８を積層した状態を示す平面図であり、基板層間ズレ検出用マークに着目して示す図。
【図１３】従来の積層型半導体装置を示しており、積層型半導体パッケージの積層時に層間ズレが生じた状態を示す図。
【符号の説明】
１…ヴィア付ガラスエポキシまたはポリイミドテープ、
２…Ｃｕ配線、
３…コア孔、
４…半導体チップ、
５…異方性導電膜、
６，６−１〜６−４，１７，１７−１〜１７−４…位置ズレ検出用マーク（あるいはアライメント用マーク）、
７…ヴィア、
８…ヴィア付基板、
９…接着材層、
１０…半田ボール、
１１…表層、
１２…プラグが埋め込まれたヴィア、
１３…機能層、
１４…組み込みＳＵＳ板、
１５…位置決めピン、
１６…積層型パッケージ。

Claims

半導体チップが搭載され、各々が同一のＬ字型のパターン形状で且つ互いに異なる９０°または４５°の回転角で配置された位置ズレ検出用マークあるいはアライメント用マークを有する基板を、前記Ｌ字型のパターンのコーナー部を重ね合わせた状態で９０°または４５°の回転角で３層以上積層してなり、前記各層の基板の位置ズレ検出用マークあるいはアライメント用マークを重ね合わせたときに、一部の領域のみが重なり合い、重なり部以外の領域にて前記各層の基板の位置ズレ及びズレ量の認識を行うことを特徴とする積層型半導体装置。
半導体チップが搭載され、各々が同一のＬ字型のパターン形状で且つ互いに異なる９０°または４５°の回転角で配置された位置ズレ検出用マークあるいはアライメント用マークを有する複数の第１の基板と、半導体チップが搭載され、前記位置ズレ検出用マークあるいはアライメント用マークの位置ズレが限度内か否かを判断するための基準となる円形のマークを有し、前記第１の基板に積層される第２の基板とを具備し、
前記各層の第１の基板の位置ズレ検出用マークあるいはアライメント用マークを重ね合わせたときに、一部の領域のみが重なり合い、重なり部以外の領域にて前記各層の基板の位置ズレ及びズレ量の認識を行うことを特徴とする積層型半導体装置。
前記位置ズレ検出用マークあるいはアライメント用マークは、上面より位置ズレ及びズレ量を測定するための目盛りとして働く段差部を有することを特徴とする請求項１または２に記載の積層型半導体装置。
前記位置ズレ検出用マークあるいはアライメント用マークの位置ズレが限度内か否かを判断するための基準となる円形のマークを有する基板を更に積層してなることを特徴とする請求項１に記載の積層型半導体装置。
半導体チップが搭載され、Ｌ字型のパターン形状の第１の位置ズレ検出用マークあるいは第１のアライメント用マークを有する第１の基板と、
半導体チップが搭載され、上記第１の位置ズレ検出用マークあるいは第１のアライメント用マークと同一のＬ字型のパターン形状で且つ異なる９０°または４５°の回転角で配置された第２の位置ズレ検出用マークあるいは第２のアライメント用マークと、上記第２の位置ズレ検出用マークあるいは第２のアライメント用マークと離隔して配置されたＬ字型のパターン形状の第３の位置ズレ検出用マークあるいは第３のアライメント用マークとを有し、前記第１の基板に積層される第２の基板と、
半導体チップが搭載され、各々が上記第３の位置ズレ検出用マークあるいは第３のアライメント用マークと同一のＬ字型のパターン形状で且つ互いに異なる９０°または４５°の回転角で配置された第４の位置ズレ検出用マークあるいは第４のアライメント用マークを有し、前記第２の基板に積層される複数の第３の基板とを具備し、
前記第１及び第２の基板の第１及び第２の位置ズレ検出用マークあるいは第１及び第２のアライメント用マークを重ね合わせたときに、一部の領域のみが重なり合い、重なり部以外の領域にて前記第１及び第２の基板の位置ズレ及びズレ量の認識を行い、前記第２及び第３の基板の第３及び第４の位置ズレ検出用マークあるいは第３及び第４のアライメント用マークを重ね合わせたときに、一部の領域のみが重なり合い、重なり部以外の領域にて前記第２及び第３の基板の位置ズレ及びズレ量の認識を行うことを特徴とする積層型半導体装置。
半導体チップが搭載され、Ｌ字型のパターン形状の第１の位置ズレ検出用マークあるいは第１のアライメント用マークを有する第１の基板と、
半導体チップが搭載され、上記第１の位置ズレ検出用マークあるいは第１のアライメント用マークと同一のＬ字型のパターン形状で且つ異なる９０°または４５°の回転角で配置された第２の位置ズレ検出用マークあるいは第２のアライメント用マークと、上記第２の位置ズレ検出用マークあるいは第２のアライメント用マークと離隔して配置されたＬ字型のパターン形状の第３の位置ズレ検出用マークあるいは第３のアライメント用マークとを有し、前記第１の基板に積層される第２の基板と、
半導体チップが搭載され、各々が上記第３の位置ズレ検出用マークあるいは第３のアライメント用マークと同一のＬ字型のパターン形状で且つ互いに異なる９０°または４５°の回転角で配置された第４の位置ズレ検出用マークあるいは第４のアライメント用マークを有し、前記第２の基板に積層される複数の第３の基板と、
前記第１及び第２の位置ズレ検出用マークあるいは前記第１及び第２のアライメント用マークの位置ズレが限度内か否かを判断するための基準となる第１のマークと、前記第３及び第４の位置ズレ検出用マークあるいは前記第３及び第４のアライメント用マークの位置ズレが限度内か否かを判断するための基準となる第２のマークとの少なくとも一方を有し、前記第３の基板に積層される第４の基板とを具備し、
前記第１及び第２の基板の第１及び第２の位置ズレ検出用マークあるいは第１及び第２のアライメント用マークを重ね合わせたときに、一部の領域のみが重なり合い、重なり部以外の領域にて前記第１及び第２の基板の位置ズレ及びズレ量の認識を行い、前記第２及び第３の基板の第３及び第４の位置ズレ検出用マークあるいは第３及び第４のアライメント用マークを重ね合わせたときに、一部の領域のみが重なり合い、重なり部以外の領域にて前記第２及び第３の基板の位置ズレ及びズレ量の認識を行うことを特徴とする積層型半導体装置。
前記第１乃至第４の位置ズレ検出用マークあるいは前記第１乃至第４のアライメント用マークは、上面より位置ズレ及びズレ量を測定するための目盛りとして働く段差部を有することを特徴とする請求項５または６に記載の積層型半導体装置。
前記第１及び第２の位置ズレ検出用マークあるいは前記第１及び第２のアライメント用マークの位置ズレが限度内か否かを判断するための基準となる円形の第１のマークと、前記第３及び第４の位置ズレ検出用マークあるいは前記第３及び第４のアライメント用マークの位置ズレが限度内か否かを判断するための基準となる円形の第２のマークとの少なくとも一方を有する第４の基板を更に積層してなることを特徴とする請求項５に記載の積層型半導体装置。
半導体チップが搭載され、積層する数をｎ（ｎ＝３，５，６）としたとき、ｎ角形の中心領域と、この中心領域から放射状に突出される１つの突出領域とを有する位置ズレ検出用マークあるいはアライメント用マークを、それぞれ３６０°／ｎの回転角で順次配置したｎ個の基板、あるいは積層する数を２ｎとしたとき、ｎ角形の中心領域と、この中心領域から放射状に突出される一対の突出領域とを有する位置ズレ検出用マークあるいはアライメント用マークを、それぞれ３６０°／２ｎの回転角で順次配置した２ｎ個の基板を積層してなり、前記ｎ層または２ｎ層の基板の位置ズレ検出用マークあるいはアライメント用マークを重ね合わせたときに、前記中心領域が重なり合い、前記突出領域にて前記ｎ層または２ｎ層の基板の位置ズレ及びズレ量の認識を行うことを特徴とする積層型半導体装置。
半導体チップが搭載され、積層する数をｎ（ｎ＝３，５，６）としたとき、ｎ角形の中心領域と、この中心領域から放射状に突出される１つの突出領域とを有する位置ズレ検出用マークあるいはアライメント用マークを、それぞれ３６０°／ｎの回転角で順次配置したｎ個の第１の基板、あるいは積層する数を２ｎとしたとき、ｎ角形の中心領域と、この中心領域から放射状に突出される一対の突出領域とを有する位置ズレ検出用マークあるいはアライメント用マークを、それぞれ３６０°／２ｎの回転角で順次配置した２ｎ個の第１の基板と、半導体チップが搭載され、前記位置ズレ検出用マークあるいはアライメント用マークの位置ズレが限度内か否かを判断するための基準となる円形のマークを有する第２の基板とを積層してなり、
前記ｎ個の第１の基板の位置ズレ検出用マークあるいはアライメント用マークを重ね合わせたときに、前記中心領域が重なり合い、前記突出領域にて前記ｎ層の基板の位置ズレ及びズレ量の認識を行うことを特徴とする積層型半導体装置。
前記位置ズレ検出用マークあるいはアライメント用マークは、前記突出領域に、上面より位置ズレ及びズレ量を測定するための目盛りとして働く段差部を有することを特徴とする請求項９または１０に記載の積層型半導体装置。
前記位置ズレ検出用マークあるいはアライメント用マークの位置ズレが限度内か否かを判断するための基準となる円形のマークを有する基板を更に積層してなることを特徴とする請求項９に記載の積層型半導体装置。
半導体チップが搭載され、ｎ（ｎ＝３，５，６）角形の第１の中心領域と、この第１の中心領域から放射状に突出される１つまたは一対の第１の突出領域とを有する第１の位置ズレ検出用マークあるいは第１のアライメント用マークを、前記第１の突出領域が１つの時にはそれぞれ３６０°／ｎ、前記第１の突出領域が一対の時にはそれぞれ３６０°／２ｎの回転角で順次配置したｎ−１個の第１の基板と、
半導体チップが搭載され、ｎ角形の第２の中心領域と、この第２の中心領域から放射状に突出される１つまたは一対の第２の突出領域とを有し、上記第１の位置ズレ検出用マークあるいは第１のアライメント用マークに対して前記第２の突出領域が１つの時には３６０°／ｎ、前記第２の突出領域が一対の時には３６０°／２ｎの回転角で配置される第２の位置ズレ検出用マークあるいは第２のアライメント用マークと、ｍ（ｍ＝３，５，６）角形の第３の中心領域と、この第３の中心領域から放射状に突出される１つまたは一対の第３の突出領域とを有する第３の位置ズレ検出用マークあるいは第３のアライメント用マークとを有し、前記第１の基板に積層される第２の基板と、
半導体チップが搭載され、ｍ角形の第４の中心領域と、この第４の中心領域から放射状に突出される１つまたは一対の第４の突出領域とを有する第４の位置ズレ検出用マークあるいは第４のアライメント用マークを、それぞれ上記第３の位置ズレ検出用マークあるいは第３のアライメント用マークに対して前記第４の突出領域が１つの時には３６０°／ｍ、前記第４の突出領域が一対の時には３６０°／２ｍの回転角で順次配置し、前記第２の基板に積層されるｍ−１個の第３の基板とを具備し、
前記第１及び第２の基板の第１及び第２の位置ズレ検出用マークあるいは第１及び第２のアライメント用マークを重ね合わせたときに、前記第１及び第２の中心領域が重なり合い、前記第１及び第２の突出領域にて前記第１及び第２の基板の位置ズレ及びズレ量の認識を行い、前記第２及び第３の基板の第３及び第４の位置ズレ検出用マークあるいは第３及び第４のアライメント用マークを重ね合わせたときに、前記第３及び第４の中心領域が重なり合い、前記第３及び第４の突出領域にて前記第２及び第３の基板の位置ズレ及びズレ量の認識を行うことを特徴とする積層型半導体装置。
半導体チップが搭載され、ｎ（ｎ＝３，５，６）角形の第１の中心領域と、この第１の中心領域から放射状に突出される１つまたは一対の第１の突出領域とを有する第１の位置ズレ検出用マークあるいは第１のアライメント用マークを、前記第１の突出領域が１つの時にはそれぞれ３６０°／ｎ、前記第１の突出領域が一対の時にはそれぞれ３６０°／２ｎの回転角で順次配置したｎ−１個の第１の基板と、
半導体チップが搭載され、ｎ角形の第２の中心領域と、この第２の中心領域から放射状に突出される１つまたは一対の第２の突出領域とを有し、上記第１の位置ズレ検出用マークあるいは第１のアライメント用マークに対して前記第２の突出領域が１つの時には３６０°／ｎ、前記第２の突出領域が一対の時には３６０°／２ｎの回転角で配置される第２の位置ズレ検出用マークあるいは第２のアライメント用マークと、ｍ（ｍ＝３，５，６）角形の第３の中心領域と、この第３の中心領域から放射状に突出される１つまたは一対の第３の突出領域とを有する第３の位置ズレ検出用マークあるいは第３のアライメント用マークとを有し、前記第１の基板に積層される第２の基板と、
半導体チップが搭載され、ｍ角形の第４の中心領域と、この第４の中心領域から放射状に突出される１つまたは一対の第４の突出領域とを有する第４の位置ズレ検出用マークあるいは第４のアライメント用マークを、それぞれ上記第３の位置ズレ検出用マークあるいは第３のアライメント用マークに対して前記第４の突出領域が１つの時には３６０°／ｍ、前記第４の突出領域が一対の時には３６０°／２ｍの回転角で順次配置し、前記第２の基板に積層されるｍ−１個の第３の基板と、
前記第１及び第２の位置ズレ検出用マークあるいは前記第１及び第２のアライメント用マークの位置ズレが限度内か否かを判断するための基準となる円形の第１のマークと、前記第３及び第４の位置ズレ検出用マークあるいは前記第３及び第４のアライメント用マークの位置ズレが限度内か否かを判断するための基準となる円形の第２のマークの少なくとも一方を有し、前記第３の基板に積層される第４の基板とを具備し、
前記第１及び第２の基板の第１及び第２の位置ズレ検出用マークあるいは第１及び第２のアライメント用マークを重ね合わせたときに、前記第１及び第２の中心領域が重なり合い、前記第１及び第２の突出領域にて前記第１及び第２の基板の位置ズレ及びズレ量の認識を行い、前記第２及び第３の基板の第３及び第４の位置ズレ検出用マークあるいは第３及び第４のアライメント用マークを重ね合わせたときに、前記第３及び第４の中心領域が重なり合い、前記第３及び第４の突出領域にて前記第２及び第３の基板の位置ズレ及びズレ量の認識を行うことを特徴とする積層型半導体装置。
前記第１乃至第４の位置ズレ検出用マークあるいは前記第１乃至第４のアライメント用マークは、上面より位置ズレ及びズレ量を測定するための目盛りとして働く段差部を有することを特徴とする請求項１３または１４に記載の積層型半導体装置。
前記第１及び第２の位置ズレ検出用マークあるいは前記第１及び第２のアライメント用マークの位置ズレが限度内か否かを判断するための基準となる円形の第１のマークと、前記第３及び第４の位置ズレ検出用マークあるいは前記第３及び第４のアライメント用マークの位置ズレが限度内か否かを判断するための基準となる円形の第２のマークの少なくとも一方を有する第４の基板を更に積層してなることを特徴とする請求項１３に記載の積層型半導体装置。