JP2008147472A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】上パッケージのはんだボールと下パッケージのパッドとを直接接続させる構成を備える小型の半導体装置およびその製造方法を提供すると共に、接合部の強度のばらつき等の問題点を効果的に解消する。
【解決手段】本発明に係る半導体装置は、上パッケージのはんだボールと下パッケージのパッドとを直接接続させて形成される半導体装置において、前記パッドの一部がフィデューシャルマークを兼用する。さらに、前記フィデューシャルマークを兼用するパッドと、その他のパッドとは、形状が相違し、かつ面積が実質的に等しく形成される。
【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関し、さらに詳細には、上パッケージのはんだボールと下パッケージのパッドとを直接接続させて形成される半導体装置およびその製造方法に関する。
電子機器における小型化・薄型化等を可能にするための重要な要素技術のひとつとしてパッケージオンパッケージ技術がある。その代表的な例として、上パッケージのはんだボールと下パッケージのパッドとを直接接続させる構成が挙げられ、高密度かつ高機能な半導体装置の実現を可能としている。
パッケージオンパッケージ技術においては、パッケージ同士を接合する際のパッケージ位置の認識精度が、半導体装置の品質に影響するため、極めて重要となる。ここで、従来の半導体装置の製造方法の例として、特許文献１に記載の方法がある（図６）。この方法によれば、実装基板１１１上に金属配線１２１ 、１２２ 、…を形成し、金属配線１２１ 、１２２ 、…それぞれと交差した開口１１４が形成される絶縁層１１３を形成する。金属配線１２１ 、１２２ 、…と同時に、正方形状の第１の位置合わせマーク１１６を形成し、またこの位置合わせマーク１１６に一部重なる開口を絶縁層１１３に形成して第２の位置合わせマーク１１７とする。金属配線１２１ 、１２２ 、…それぞれと開口１１４との交差部にパッド１５１ 、１５２ 、…を形成し、バンプ電極を形成するもので、位置合わせマーク１１６および１１７の特定される角部（角Ａ、角Ｂ）の位置ずれの認識で、パッド１５１ 、１５２ 、…の位置ずれが認識できる。
また、従来の半導体装置の製造方法の他の例として、特許文献２に記載の方法がある（図７）。この方法によれば、一方主面上に電極を有する回路素子と、一方主面上に設けられた接続バンプ用電極２０２と認識バンプ用電極２０３とを有する基板２０１とを準備し、接続バンプ用電極２０２と認識バンプ用電極２０３とにそれぞれワイヤーボンディング法を用いて接続バンプ２１２と認識バンプ２１３とを形成する。光学的手段を用いて撮影した認識バンプ２１３の画像に基づき、認識バンプ２１３の位置を検出し、その位置に基づき、回路素子を接続バンプ２１２を介して基板２０１上に接合する。認識バンプ２１３の上部は凸形状であるため、電極２０３とのコントラストが得やすく、認識バンプ２１３の位置を正確に検出できる。
特開平９−３２１０８６号公報 特開２００５−９３８３９号公報
昨今、電子機器における小型化・薄型化が一層進み、半導体装置に対する高密度化、小型化の要請はさらに高まっている。しかしながら、半導体装置の小型化等を可能にするパッケージオンパッケージ技術において、例えば図７に示す従来の半導体装置のように、製造過程でパッケージ位置を認識するための認識バンプ等を設けなければならない構成は、半導体装置の小型化を図る上での阻害要因となっている。
本発明は、上記事情に鑑みてなされ、特に小型の半導体装置およびその製造方法を提供すると共に、その実施過程において生じ得る接合部の強度のばらつき等の問題点を効果的に解消することを目的とする。
本発明は、以下に記載するような解決手段により、前記課題を解決する。
本発明に係る半導体装置は、上パッケージのはんだボールと下パッケージのパッドとを直接接続させて形成される半導体装置において、前記パッドの一部がフィデューシャルマーク（認識マーク）を兼用することを特徴とする。
また、前記フィデューシャルマークを兼用するパッドと、その他のパッドとは、形状が相違し、かつ面積が実質的に等しく形成されることを特徴とする。
また、前記フィデューシャルマークを兼用するパッドが、前記下パッケージにおける対角位置に二箇所設けられることを特徴とする。
また、前記フィデューシャルマークを兼用するパッドが、前記下パッケージにおいて三角形を構成する位置に三箇所設けられることを特徴とする。
本発明に係る半導体装置の製造方法は、キャリアに収納された下パッケージの位置を、下パッケージに設けられたフィデューシャルマークを兼用するパッドによって認識し、前記認識位置に基づいて、上パッケージのはんだボールと、下パッケージのパッドとの位置合わせを行い、それらを直接接続させて、半導体装置を形成することを特徴とする。
請求項１によれば、一つのフィデューシャルマーク兼用パッドが、パッドとしての機能を果たすとともに、フィデューシャルマークとしての機能を果たす効果を生じる。その結果、従来の半導体装置のように、パッド領域の外周部分もしくは内周部分に、専用のフィデューシャルマークを形成するための領域を別途設ける必要がなくなるため、基板および下パッケージの小型化を図ることが可能となる。
請求項２によれば、パッドとフィデューシャルマーク兼用パッドとが相違する形状に形成されることによって、認識装置によるパッドとフィデューシャルマーク兼用パッドとの判別を可能としつつ、フィデューシャルマーク兼用パッドの位置を認識することが可能となる。さらに、パッドとフィデューシャルマーク兼用パッドの面積が実質的に等しく形成されることによって、上パッケージと下パッケージとの接合時に、フィデューシャルマーク兼用パッドとパッドとにおけるはんだが濡れ広がる面積を実質的に等しくすることが可能となり、はんだの形成形状および接合強度に影響を与えず、均一でばらつきのない接合を実現することが可能となる。
請求項３および請求項４によれば、対角位置に二箇所もしくは三角形を構成する位置に三箇所等のように、フィデューシャルマーク兼用パッドが複数個所設けられる構成によって、下パッケージの位置認識の精度を向上させることができる。
請求項５によれば、専用のフィデューシャルマークの形成工程を省略することが可能となり、その形成に要していた材料費の削減および工期の削減が可能となる。また、基板および下パッケージを従来のものと比べて小型に形成することが可能となり、キャリアに収納できるパッケージ数を増加させることが可能となるため、半導体装置の生産効率を向上させることが可能となる。
以下、図面を参照して、本発明の実施の形態について詳しく説明する。図１は、本発明の実施の形態に係る半導体装置１の一例を示す断面図である。また、図２は、その半導体装置１の下パッケージ３の構成を示す概略図である。図３は、その半導体装置１の上パッケージ２の構成を示す概略図である。図４は、本発明の実施の形態に係る半導体装置の製造方法を説明するための概略図である。図５は、本発明の第二の実施の形態に係る半導体装置１の下パッケージ３の構成を示す概略図である。なお、図面の符号に関して、符号１７は符号１７ａ〜１７ｅの総称として用いる。
図１に示す半導体装置１は、上パッケージ２のはんだボール１１と下パッケージ３のパッド１６（および後述のフィデューシャルマーク兼用パッド１７）とを直接接続させて構成される。これは、いわゆるパッケージオンパッケージと称される構成である。
上パッケージ２は、一例として、基板１０の中に半導体チップ１２が埋め込まれ、樹脂で周囲を覆われて構成される（図１）。また、上パッケージ２における下パッケージ３に対向させる面上には、半導体チップ１２と電気的に接続されてはんだボール１１が設けられる。
図２等に示すように、下パッケージ３は、一例として、基板１５上に半導体チップ１８がフリップチップ実装されて構成される。また、下パッケージ３の表面上には、パッド１６およびパッド２０（図示しない）が設けられる。パッド２０は半導体チップ１８と電気的に接続される。パッド１６を介して外部端子（本実施例では上パッケージ２のはんだボール１１）と半導体チップ１８との電気的接続が行われる。
パッド１６は、一例として、直径０．３ｍｍ程度の円形形状を有する。もちろん、その形状、大きさに限定されるものではない。また、下パッケージ３の表面上に設けられるパッド１６の個数は、パッケージの種類によって様々であるが、その配置は、下パッケージ３の外周部において、平行する二列状（図２）、あるいは三列状をなすように形成されるのが一般的である。
例えば、図２等のように、通常のパッド１６が円形形状に形成される場合に、そのうちの一部を円形形状以外の形状に形成する。この円形形状以外の形状を有するパッドが、フィデューシャルマーク兼用パッド１７となる。フィデューシャルマークとは、下パッケージの表面上に設けられて、下パッケージの位置を認識するためのマークである。そのマークを認識することによって、下パッケージの位置が把握される。把握された下パッケージの位置に応じて、上パッケージの搭載位置座標が決定される。本実施例におけるフィデューシャルマーク兼用パッド１７は、フィデューシャルマークの機能を果たすのと同時に、パッド１６同様に上パッケージ２と下パッケージ３とを電気的に接続する際の端子としての機能も果たす。なお、フィデューシャルマーク兼用パッド１７の形状は、パッド１６の形状と同一でなければどのような形状であっても構わないが、フィデューシャルマークとしての機能を果たすことができる程度に、パッド１６の形状と相違していることが必要である。
本実施例では、フィデューシャルマーク兼用パッド１７を四角形形状として設ける（図２および図５）。もちろん、三角形、六角形等であっても構わない。またフィデューシャルマーク兼用パッド１７の個数および配置は、第一の実施例として、図２に示す１７ａおよび１７ｂのように、下パッケージ３における対角位置に二箇所設ける構成が好適である。なお、その配置は対角位置には限定されず、下パッケージ３の位置を認識することが可能であれば、どのような配置でもよい。また、第二の実施例として、図５に示す１７ｃ、１７ｄおよび１７ｅのように、下パッケージにおいて三角形を構成する位置に三箇所設ける構成が好適である。なお、その配置はコーナー部に配置されるものに限定されず、下パッケージ３の位置を認識することが可能であれば、どのような配置でもよい。いずれの場合においても、そのような実施例に限定されるものではなく、フィデューシャルマーク兼用パッド１７を複数個設けて、様々な配置とすることが考えられる。
また、フィデューシャルマーク兼用パッド１７は、その面積が、パッド１６の面積と実質的に等しくなるように形成される。ここで、「実質的に」とは、物理的に完全同一の面積を有する形状を形成することは不可能であるという趣旨であるとともに、はんだボール１１との接合強度に関して悪影響がでない程度の面積範囲（後述）を含むという趣旨である。
つづいて、上記構成に基づく効果について説明する。
本願発明に係る半導体装置１は、下パッケージ３において、フィデューシャルマーク兼用パッド１７が設けられる。これにより、一つのフィデューシャルマーク兼用パッド１７が、電気的接続端子としての役割を担うパッド機能を果たすとともに、下パッケージ３と上パッケージ２とを接続させる際に下パッケージ３の位置認識の役割を担うフィデューシャルマーク機能を果たすという、二役の効果を生じる。特に、フィデューシャルマーク兼用パッド１７は、パッド１６と相違する形状に形成されることによって、下パッケージ位置認識装置（図示しない）によって、他のパッド１６と、フィデューシャルマーク兼用パッド１７とを判別しつつ、フィデューシャルマーク兼用パッド１７の位置を認識することが可能となる。さらに、フィデューシャルマーク兼用パッド１７が、少なくとも二箇所以上の複数個所設けられる構成によって、下パッケージ３の位置認識の精度を向上させることができるという効果を生じる。
加えて、フィデューシャルマーク兼用パッド１７が設けられる本願発明に係る半導体装置１は、従来の半導体装置のように、パッド領域の外周部分もしくは内周部分にフィデューシャルマークを設ける構成と比較して、フィデューシャルマークを形成するための専用領域を別途設ける必要がなくなる。その結果、基板１５ひいては下パッケージ３の小型化を図ることが可能となる。また、下パッケージ３が小型化されることによって、キャリア３１に収納できるパッケージ数（下パッケージ３の個数）を増加させることが可能となるため、半導体装置１の生産効率を向上させることが可能となるという効果も生じる。
しかしながら、単に、パッドとフィデューシャルマークとを兼用させる思想のみにより、フィデューシャルマーク兼用パッド１７を形成してしまうと、次のような弊害が生じ得る。その弊害とは、フィデューシャルマーク兼用パッド１７とパッド１６とが、形状が相違することに伴って、面積が相違することとなった場合に、上パッケージ２と下パッケージ３とを接合させる際に、フィデューシャルマーク兼用パッド１７とパッド１６とでは、はんだボール１１のはんだが濡れ広がる面積が相違してしまい、接合後のはんだの形成形状および接合強度にばらつきが生じ、一方のはんだ接合部が破断しやすくなってしまうという問題である。より詳しくは、ばらつきの原因として、パッド同士の面積が相違するケースであって、他のパッドよりも面積が広いパッドの場合、リフローの際にはんだがパッドに多く濡れ広がって、元の基板に残るはんだ部分が薄く（細く）なってしまい、一方、他のパッドよりも面積が狭いパッドの場合、リフローの際にはんだが元の基板に多く残り、パッドに濡れ広がるはんだ部分が薄く（細く）なってしまうという現象が考えられる。
その問題に対して、本願発明では、フィデューシャルマーク兼用パッド１７と、その他の通常のパッド１６とにおいて、面積が実質的に等しく形成されるという構成を採用することにより解決を図っている。すなわち、そのような構成によって、電気的接続を担うパッドとしてフィデューシャルマーク兼用パッド１７が用いられる際に、フィデューシャルマーク兼用パッド１７と、パッド１６とで、上パッケージ２と下パッケージ３との接合時に、はんだが濡れ広がる面積を実質的に等しくすることが可能となり、はんだの形成形状および接合強度に影響を与えず、均一でばらつきのない接合を実現することができるという顕著な効果を奏することができる。その結果、半導体装置１の品質が安定し、接合不良に起因する不良品率を低下させることができるという効果が生じる。
すなわち、本願発明に係る半導体装置１の技術的思想に基づけば、上パッケージ２と下パッケージ３との接合時に、はんだの形成形状および接合強度に影響を与えない程度の、フィデューシャルマーク兼用パッド１７とパッド１６との面積差の範囲までを、実質的に面積が等しい範囲であると定義する。
次に、図４を参照して、本発明に係る半導体装置１の製造方法について説明する。
前述の構成を備える上パッケージ２と下パッケージ３とを準備し、下パッケージ３をキャリア３１に収納した後（図４（ａ））、キャリア３１における下パッケージ３の位置を、下パッケージ位置認識装置（図示しない）を用いて、下パッケージ３に設けられたフィデューシャルマーク兼用パッド１７によって認識し、そこで認識された下パッケージ３の位置に基づいて、上パッケージ２のはんだボール１１と、下パッケージ３のパッド１６およびフィデューシャルマーク兼用パッド１７との位置合わせを行い、それらを直接接続させて（図４（ｂ））、半導体装置１を形成する（図４（ｃ））。このとき、フィデューシャルマーク兼用パッド１７と、その他のパッド１６とは、形状が相違し、かつ面積が実質的に等しく形成される構成を備える。なお、一例として、前記直接接続は、はんだボール１１をリフローさせて行われる。その後に、上パッケージ２と下パッケージ３との間にアンダーフィル（図示しない）を塗布する工程が続くことが一般的である。
つづいて、上記製造方法による効果について説明する。
例えば図７に示す従来の半導体装置では、下パッケージを構成する基板２０１の表面に、専用フィデューシャルマークとして認識バンプ２１３を形成して、その専用フィデューシャルマーク（認識バンプ２１３）によって、下パッケージ（基板２０１）の位置を認識していたのに対し、本実施例においては、パッドとしても機能するフィデューシャルマーク兼用パッド１７によって、下パッケージ３の位置を認識することが可能となる。その結果、専用フィデューシャルマークの形成工程を省略することが可能となり、その形成に要していた材料費の削減および工期の削減が可能となる。
さらに、基板１５および下パッケージ３を従来のものと比べて小型に形成することが可能となる。その結果、キャリア３１に収納できるパッケージ数（下パッケージ３の個数）を増加させることが可能となるため、半導体装置１の生産効率を向上させることが可能となるという効果も生じる。
以上の説明の通り、本願発明に係る半導体装置および半導体装置の製造方法によれば、とりわけ小型化が重要であり且つその要請が顕著である半導体装置の分野において、パッケージオンパッケージの構成を備える半導体装置の顕著な小型化を可能にするとともに、材料費の削減および工期の削減を可能とし、さらに、品質の安定した半導体装置を提供し、接合不良に起因する不良品率の低下を可能とするものである。
なお、本願発明に係る半導体装置および半導体装置の製造方法は、はんだバンプ工法による場合に限定されず、圧接工法による場合にも適用が可能である。
本発明の実施の形態に係る半導体装置の一例を示す断面図である。 図１に示す半導体装置の下パッケージの構成を示す概略図である。 図１に示す半導体装置の上パッケージの構成を示す概略図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための概略図である。 本発明の第二の実施の形態に係る半導体装置の下パッケージの構成を示す概略図である。 従来の実施の形態に係る半導体装置の一例を示す概略図である。 従来の実施の形態に係る半導体装置の他の例を示す概略図である。
符号の説明
１ 半導体装置
２ 上パッケージ
３ 下パッケージ
１０ 基板
１１ はんだボール
１２ 半導体チップ
１５ 基板
１６ パッド
１７、１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ フィデューシャルマーク兼用パッド
１８ 半導体チップ
３１ キャリア

Claims (5)

  1. 上パッケージのはんだボールと下パッケージのパッドとを直接接続させて形成される半導体装置において、
    前記パッドの一部がフィデューシャルマークを兼用すること
    を特徴とする半導体装置。
  2. 前記フィデューシャルマークを兼用するパッドと、その他のパッドとは、形状が相違し、かつ面積が実質的に等しく形成されること
    を特徴とする請求項１記載の半導体装置。
  3. 前記フィデューシャルマークを兼用するパッドが、前記下パッケージにおける対角位置に二箇所設けられること
    を特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記フィデューシャルマークを兼用するパッドが、前記下パッケージにおいて三角形を構成する位置に三箇所設けられること
    を特徴とする請求項１または請求項２記載の半導体装置。
  5. キャリアに収納された下パッケージの位置を、下パッケージに設けられたフィデューシャルマークを兼用するパッドによって認識し、
    前記認識位置に基づいて、上パッケージのはんだボールと、下パッケージのパッドとの位置合わせを行い、それらを直接接続させて、半導体装置を形成すること
    を特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256741A (ja) * 2011-06-09 2012-12-27 Shinko Electric Ind Co Ltd 半導体パッケージ

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8618669B2 (en) * 2008-01-09 2013-12-31 Ibiden Co., Ltd. Combination substrate
US8415792B2 (en) * 2010-08-04 2013-04-09 International Business Machines Corporation Electrical contact alignment posts
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9343386B2 (en) * 2013-06-19 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment in the packaging of integrated circuits
KR102274742B1 (ko) * 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
US9953963B2 (en) * 2015-11-06 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit process having alignment marks for underfill
US11456259B2 (en) * 2019-03-27 2022-09-27 Pyxis Cf Pte. Ltd. Panel level packaging for devices
US11393759B2 (en) * 2019-10-04 2022-07-19 International Business Machines Corporation Alignment carrier for interconnect bridge assembly

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04102339A (ja) * 1990-08-22 1992-04-03 Seiko Epson Corp 半導体素子及びその実装方法
JPH10199921A (ja) * 1997-01-09 1998-07-31 Hitachi Ltd 位置認識用マーク付半導体装置
JP2004253667A (ja) * 2003-02-21 2004-09-09 Sony Corp 半導体装置及びその製造方法、並びに半導体パッケージ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3284048B2 (ja) 1996-05-31 2002-05-20 東芝マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
US6278193B1 (en) * 1998-12-07 2001-08-21 International Business Machines Corporation Optical sensing method to place flip chips
TW457545B (en) * 2000-09-28 2001-10-01 Advanced Semiconductor Eng Substrate to form electronic package
US6668449B2 (en) * 2001-06-25 2003-12-30 Micron Technology, Inc. Method of making a semiconductor device having an opening in a solder mask
KR100416000B1 (ko) * 2001-07-11 2004-01-24 삼성전자주식회사 다수의 핀을 갖는 부품이 실장되는 인쇄회로기판
US6570263B1 (en) * 2002-06-06 2003-05-27 Vate Technology Co., Ltd. Structure of plated wire of fiducial marks for die-dicing package
JP3804649B2 (ja) 2003-09-19 2006-08-02 株式会社村田製作所 電子回路装置の製造方法および電子回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04102339A (ja) * 1990-08-22 1992-04-03 Seiko Epson Corp 半導体素子及びその実装方法
JPH10199921A (ja) * 1997-01-09 1998-07-31 Hitachi Ltd 位置認識用マーク付半導体装置
JP2004253667A (ja) * 2003-02-21 2004-09-09 Sony Corp 半導体装置及びその製造方法、並びに半導体パッケージ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256741A (ja) * 2011-06-09 2012-12-27 Shinko Electric Ind Co Ltd 半導体パッケージ
US9406620B2 (en) 2011-06-09 2016-08-02 Shinko Electric Industries Co., Ltd. Semiconductor package

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