JP2009076851A - 実装基板構造物及びその製造方法 - Google Patents

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Abstract

【課題】実装基板構造物のファインピッチ化とアンダーフィリング・プロセスの品質向上に適用可能とし、かつ、不均一なはんだバンプにより発生する接続不良を解決し、製品の信頼性を向上させ、経済的なコストで製造可能な実装基板構造物及びその製造方法を提供する。
【解決手段】本発明は、実装基板およびその製造方法に関する。実装基板は、その表面に複数の回路と複数の導電パッドを備える回路層を有し、導電パッドは回路よりも高い位置にある基板本体と；絶縁保護層は複数の開口を有して導電パッドを露出させ、開口の寸法は、導電パッドよりも大きいかまたは同等である、基板本体の表面上に配された絶縁保護層を含む。これによって、本発明の実装基板構造物は、ファインピッチのフリップ・チップ実装構造に用いることが可能になる。
【選択図】図１

Description

本発明は、実装基板構造物及びその製造方法に関し、より詳しくは、ファインピッチのフリップ・チップ型実装構造物に適用するのに適した実装基板構造物及びその製造方法に関する。
半導体プロセスの性能が向上し、それにより形成される半導体チップは、より高機能かつ充実した機能を持つようになり、それに伴い、より複雑なものとなっている。同時に、半導体が伝達可能なデータ量はますます大きくなっている。それに伴い、半導体のピンも増加させる必要がある。
チップ技術の向上に伴いピン密度が上昇し、かつピン数が増加するため、従来のワイヤ・ボンディングでは導電性に対する需要を満足させることができなくなっている。従来のワイヤ・ボンディングと比較すると、フリップ・チップ型プロセスは、チップを下に向けて、はんだバンプにより基板を導通させる技術である。さらに、Ｉ／Ｏピンをチップの表面全体に分布させることができるので、次のような利点を得ることができる。即ち、チップの信号入力点および信号出力点を大きく増加させることができる、信号の伝達経路を短縮することができる、音緩衝を軽減できる、温度導電率を向上させることができる、さらには、圧縮実装が可能となることである。よって、フリップ・チップ・プロセスはこの業界では既に主流となっている。
従来の実装基板は図１に示す通りである。実装基板１の表面には、複数の導電パッド１２とともに複数の回路１１を含む回路層と、複数の開口１３１を設けて導電パッド１２を露出させたはんだマスク１３が設けられている。開口１３１の寸法は導電パッド１２よりも小さい。さらに、はんだバンプ１４，１４'は、実装基板１がはんだバンプ１４，１４'によってチップ（図示せず）と導通するように、めっきまたはプリントによって導電パッド１２の表面に形成される。
さらに、従来の他の実装基板は図２に示す通りである。実装基板２の表面には、複数の導電パッド２２とともに複数の回路２１を含む回路層と、導電パッド２２を露出させる複数の開口２３１を含むはんだマスク２３とが設けられている。開口２３１の寸法は、導電パッド２２よりも大きい。よって、実装基板２は、チップの電極パッド上に配されたはんだバンプによってチップ（図示せず）と導通可能である。
http://extra.ivf.se/ngl/E-BGA/ChapterE2.htm section2.2.1
図１の実装基板１の表面上の構造物は導通に用いられ得るが、はんだバンプ１４，１４'は、めっきまたはプリントによって均一な品質に制御することが難しいので、高さや寸法が望ましいものとならない。または、図２の実装基板２はチップと導通しているが、はんだバンプ１４，１４'は、開口２３１と導電パッド２２の間の空隙がはんだバンプ１４，１４'で満たされているため、高さが抑えられ、その結果、アンダーフィリング・プロセスの品質が影響を受け、製品の信頼性が低下する。しかしながら、はんだバンプ１４，１４'の高さが高くなれば、ハンダ材料の量が増加するのでコストが上がる。
よって、従来の構造物および方法は、はんだバンプをはんだパッド上に形成するときに、はんだバンプを均一な高さと寸法に制御するのが難しいため、バンプ間の微細なピッチを調整するのに不利である。基板と多数のＩ／Ｏジョイントを備えるチップからなるフリップ・チップ構造に関して、チップと基板の間のジョイントは、全てのはんだバンプが十分な高さを有していない場合には、一つ一つが十分に導通されない可能性がある。または、隣り合うジョイントが、はんだバンプが部分的に大きすぎるために、同時に導通されてしまうかもしれず、そのため、無傷のチップがフリップ・チップ・プロセスの失敗によってスクラップにされるかもしれない。さらに、半導体チップは技術が向上するにつれて、チップの誘導係数は下がり、抵抗応力に対向するためのチップの強度が下がる。多数のＩ／Ｏジョイントを有するフリップ・チップ構造を得ることができたとしても、その構造に用いられるチップには応力が加えられるため、ダメージを受けてスクラップにされやすい。さらに、基板が薄板からなる場合、均一な高さと寸法を持たないはんだバンプによって不均一な応力が加えられるため、ダメージを受けやすい。よって、生産量が減少する。
さらに、半導体チップの電極パッドの密度が上がるにつれて、チップと基板の間のはんだバンプの寸法は小さくなり、同時にチップと基板の間の高さの違いも小さくなる。その結果、チップと基板との間の空隙にアンダーフィリング材を充填するときに空隙が発生しやすくなる。これは、チップのポップコーン化等の重大な問題を引き起こす。
よって、ファインピッチに好都合で、かつ上述した短絡のない実装基板構造物が急ぎ求められている。
上記のような従来技術の欠点に鑑みて、本発明の目的は、実装基板構造物のファインピッチ化とアンダーフィリング・プロセスの品質向上に適用可能とし、かつ、不均一なはんだバンプにより発生する接続不良を解決し、製品の信頼性を向上させ、経済的なコストで製造可能な実装基板構造物及びその製造方法を提供することである。
上記の目的を達成するために、本発明は、表面に複数の回路と該回路よりも高い位置にある複数の導電パッドとを含む基板本体と、基板本体の表面に配されかつ導電パッドを露出させる複数の開口を有する絶縁保護層とを含む実装基板構造物を提供する。保護層の開口は、導電パッドと等しいかそれよりも大きい寸法を有する。
上記構造物においては、導電パッドの高さは絶縁保護層と等しいかそれよりも低いのが好ましく、さらに、絶縁保護層よりも高いのがより好ましい。
上記構造物において、導電パッドの表面に、Ｎｉ／Ａｕ、プリフラックス(organic solderability preservatives)（ＯＳＰ）、無電解ニッケル浸漬金（ＥＮＩＧ），Ｎｉ／Ｐｄ／Ａｕ、スズ、はんだ、Ｐｂフリーはんだ、銀、およびそれらの組み合わせからなる群から選択された一つからなる表面仕上層を施すことができる。
上記構造物において、絶縁保護層は、はんだマスクまたは誘電体層であってもよい。
本発明は、実装基板の製造方法において、基板本体を提供し、かつ基板本体の誘電体層の表面に導電層を形成すること；導電層上に第一の抵抗層を形成し、該第一の抵抗層に複数のオープン・エリアを形成して導電層を部分的に露出させること；複数の回路と複数の導電パッドを備える回路層を、電気メッキにより、導電層を介してオープン・エリア内に形成すること；第一の抵抗層と回路層の表面に第二の抵抗層を形成し、第二の抵抗層に複数の開口を形成して導電パッドを露出させること；導電パッドの表面に保護層を形成すること；第二の抵抗層と第一の抵抗層を除去した後に第一の抵抗層で被覆された導電層を除去し、同時に、マイクロエッチングによって、導電パッドが回路よりも高い位置となるように、回路を薄くすること；保護層を除去すること；および基板本体の表面に絶縁保護層を形成し、かつ絶縁保護層に複数の開口を形成して導電パッドを露出させることを含む実装基板の製造方法をさらに提供する。絶縁保護層の開口の寸法は、導電パッドと等しいかあるいはそれよりも大きい。
上記構造物において、保護層は、好ましくはスズ、ニッケル、金、銀、クロムおよびチタンからなる群から選択された一つからなる電気メッキにより形成される。
上記方法は、導電パッドの表面に、Ｎｉ／Ａｕ，ＯＳＰ，ＥＮＩＧ，Ｎｉ／Ｐｄ／Ａｕ，スズ，はんだ、Ｐｂフリーはんだ、銀およびそれらの組み合わせからなる群から選択された一つで形成され得る表面仕上層を形成することをさらに含み得る。
上記方法において、絶縁保護層は、はんだマスクまたは誘電体層であってもよい。
したがって、本発明における実装基板構造物およびその製造方法は、フリップ・チップ構造物に適用可能である。特に、回路のファインピッチ化が向上した場合の、十分な高さを有する導電パッドによる利点は次のごとくである。即ち、はんだバンプの材料が少量ですむ；アンダーフィリング・プロセスの実施が容易である；およびチップと実装基板との間の距離が狭くなることに起因するアンダーフィリングの失敗または空隙の発生等の問題を防止することができる。
さらに、本発明において形成された導電パッドは、その高さの制御が容易であり、その高さおよび寸法が均一である。よって、基板と多数のＩ／Ｏピンを有するチップからなるフリップ・チップ構造に照らして、チップおよび基板間の接触不良、はんだバンプが大きすぎるために起こる２つの隣り合うジョイント間での導通に起因する短絡、さもなければ、フリップ・チップ・プロセスの失敗により無傷のチップがスクラップになる等の従来技術における不利益が本発明では防止できる。実装基板が薄板である場合、均一な高さと寸法を持たないはんだバンプによってもたらされる不均一な応力に起因するダメージもまた防止できる。生産量の減少もまた防止できる。
その結果、本発明によって提供される実装基板とその製造方法を容易に得られ、また実施することができるので、製品量を伸ばしコストを削減することができる。
本発明の他の目的、効果および新規な特徴は、添付の図面を参照して、以下の詳細な説明に従いより明らかになるであろう。
本発明の実施を説明する特定の実施形態によって、当業者は、本明細書中に開示された内容により本発明の他の利点および効果を容易に理解することができるであろう。本発明は、他の各種実施形態で実施および適用することもできる。見かけを異ならせたり、適用例を異ならせたりすることにより、本発明の主旨から逸脱することなく、本明細書中の詳細を多彩に変形および変更することができる。
図３Ａないし図３Ｉ'を参照すると、本発明における実装基板構造物を製造するための断面図によるフローチャートである。
まず、基板本体３０が図３Ａに示されている。金属または非金属からなる薄い導電層３１を基板本体３０の誘電体層の表面に形成する。
図３Ｂに示されるように、第一の抵抗層３２を導電層３１上に形成する。複数のオープン・エリア３２１を第一の抵抗層３２に形成し、導電層３１を部分的に露出する。
次に、複数の回路３３と複数の導電パッド３４を含む回路層を、図３Ｃに示されるように、電気メッキを用いて、導電層３１を介して、オープン・エリア３２１に形成する。ここで、本発明における回路３３と導電パッド３４は銅で形成されている。
図３Ｄに示されるように、第二の抵抗層３５を、第一の抵抗層３２の表面と回路層の表面に形成する。複数の開口３５１を第二の抵抗層３５に形成して、導電パッド３４を露出させる。
さらに、図３Ｅに示されるように、スズ、ニッケル、金、銀、クロム、およびチタンからなる群の一つで形成されるのが好ましい保護層３６を導電パッド３４の表面にめっきする。本実施例において、保護層３６はスズで形成されている。
図３Ｆに示されるように、第一の抵抗層３２と第二の抵抗層３５は除去される。さらに、第一の抵抗層３２によって被覆されている導電層３１もまたマイクロエッチングによって除去され、かつ同時に回路層３３も薄くされる。その結果、導電パッド３４の位置は回路３３よりも高くなる。
保護層３６は、図３Ｇに示されるように、除去される。導電パッド３４が回路３３よりも高い位置にある構造物が得られる。
最後に、図３Ｈに示されるように、絶縁保護層３７を基板本体３０の表面上に形成する。複数の開口３７１を絶縁保護層３７に形成して、導電パッド３４を露出させる。開口３７１は、導電パッド３４よりも大きい寸法を有する。または、開口３７１は、図３Ｈ'に示されるように、導電パッドと同等の寸法を有する。本実施形態において、導電パッド３４の高さは絶縁保護層３７よりも高い。
本発明は、その表面に複数の回路３３と複数の導電パッド３４を備える回路層を有し、導電パッド３４は回路３３よりも高い位置にある基板本体３０と；基板本体３０の表面上に配され、複数の開口３７１を有して導電パッド３４を露出させる絶縁保護層３７を含む実装基板の構造物をさらに提供する。保護層３７の開口３７１の寸法は、導電パッド３４と等しいか（図３Ｈ'）、それよりも大きい（図３Ｈ）。
図３Ｉおよび３Ｉ'に示されるように、本発明の実装基板に配された導電パッド３４にはさらに表面仕上げによるプロセスを施し得る。導電パッド３４の表面に配される表面仕上層３８は、Ｎｉ/Ａｕ、ＯＳＰ，ＥＮＩＧ，Ｎｉ/Ｐｄ/Ａｕ，スズ、はんだ、Ｐｂフリーはんだ、銀、およびそれらの組み合わせからなる群から選択された一つによって形成され得る。
本発明は、好ましい実施形態と関連して説明されているが、特許請求の範囲に記載する発明の範囲から逸脱することなく、他の多数の変形および変更を実施することが可能であることに留意すべきである。
本発明は、実装基板に関する分野に有用である。
従来の実装基板の断面図である。 従来の他の実装基板の断面図である。 図３Ａは、本発明の実施形態における実装基板の製造過程を断面図で示したフローチャートである。 図３Ｂは、本発明の実施形態における実装基板の製造過程を断面図で示したフローチャートである。 図３Ｃは、本発明の実施形態における実装基板の製造過程を断面図で示したフローチャートである。 図３Ｄは、本発明の実施形態における実装基板の製造過程を断面図で示したフローチャートである。 図３Ｅは、本発明の実施形態における実装基板の製造過程を断面図で示したフローチャートである。 図３Ｆは、本発明の実施形態における実装基板の製造過程を断面図で示したフローチャートである。 図３Ｇは、本発明の実施形態における実装基板の製造過程を断面図で示したフローチャートである。 図３Ｈおよび図３Ｈ'は、本発明の実施形態における実装基板の製造過程を断面図で示したフローチャートである。 図３Ｉおよび図３Ｉ'は、本発明の実施形態における実装基板の製造過程を断面図で示したフローチャートである。

Claims (9)

  1. 複数の回路と複数の導電パッドを備える回路層を表面に有し、前記導電パッドが前記回路よりも高い位置にある基板本体と、
    前記基板本体の表面上に配され、複数の開口を有して前記導電パッドを露出させる絶縁保護層とを含む実装基板構造物。
  2. 前記回路層の下に配される導電層をさらに含む、請求項１に記載の実装基板構造物。
  3. 前記絶縁保護層は、はんだマスクおよび誘電体層のいずれかであり、かつ前記開口の寸法は前記導電パッドと等しいかまたはそれよりも大きい、請求項１または２に記載の実装基板構造物。
  4. Ｎｉ/Ａｕ、プリフラックス（ＯＳＰ）、無電解ニッケル浸漬金（ＥＮＩＧ）、Ｎｉ/Ｐｄ/Ａｕ、スズ、はんだ、Ｐｂフリーはんだ、銀、およびそれらの組み合わせからなる群から選択された一つで形成された表面仕上層を前記導電パッド上にさらに配する、請求項１〜３のいずれかに記載の実装基板構造物。
  5. 基板本体を提供し、かつ前記基板本体の誘電体層の表面に導電層を形成することと、
    第一の抵抗層を前記導電層上に形成し、前記第一の抵抗層に複数のオープン・エリアを形成して導電層を部分的に露出させることと、
    複数の回路と複数の導電パッドを有する回路層を、電気メッキによって、前記導電層を介して、前記オープン・エリアに形成することと、
    前記第一の抵抗層と前記回路層の表面上に第二の抵抗層を形成し、かつ前記第二の抵抗層に複数の開口を形成して前記導電パッドを露出させることと、
    保護層を前記導電パッドの表面に形成することと、
    前記第二の抵抗層と前記第一の抵抗層を除去した後に、前記第一の抵抗層で被覆した前記導電層を除去し、同時に、マイクロエッチングによって、前記導電パッドの位置が前記回路よりも高くなるように、前記回路を薄くすることと、
    前記保護層を除去することと、
    前記基板本体の表面上に絶縁保護層を形成し、かつ前記絶縁保護層に複数の開口を形成して前記導電パッドを露出させることを含む実装基板の製造方法。
  6. 前記保護層は電気メッキによって形成される、請求項５に記載の方法。
  7. 前記保護層は、スズ、ニッケル、金、銀、クロムおよびチタンからなる群から選択される一つで形成される、請求項５または６に記載の方法。
  8. Ｎｉ/Ａｕ，ＯＳＰ，ＥＮＩＧ，Ｎｉ/Ｐｄ/Ａｕ，スズ、はんだ、Ｐｂフリーはんだ、銀、およびそれらの組み合わせからなる群から選択された一つで形成される表面仕上層を、導電パッドの表面に形成することをさらに含む、請求項５〜７のいずれかに記載の方法。
  9. 前記絶縁保護層は、はんだマスクおよび誘電体層のいずれかであり、前記開口の寸法は、前記導電パッドと等しいかまたはそれよりも大きい、請求項５に記載の方法。
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