JP2017201677A - 回路基板の製造方法 - Google Patents
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Abstract
【課題】高周波マイクロ波通信信号の完全性を維持する。【解決手段】コア誘電体層１１１と第一パターン回路層１１３と第二パターン回路層１１５とを有するコア層を設ける。第一パターン回路層上及び第二パターン回路層上に無電解ニッケルめっき層を形成する。無電解ニッケルめっき層は、第一の厚さを有する。第一の厚さは１マイクロメートルと１０マイクロメートルの間である。無電解ニッケルめっき層に減厚処理を施し、該無電解ニッケルめっき層を第一の厚さから第二の厚さに薄くして薄型化無電解ニッケルめっき層１２０Ａを形成する。第二の厚さは０．０１マイクロメートルと０．９マイクロメートルの間である。薄型化無電解ニッケルめっき層上に無電解パラジウムめっき層１３０を形成する。無電解パラジウムめっき層上に表面金属不動態化層１４０を形成する。【選択図】図１Ｅ
Description
本発明は、回路基板に関し、特に、回路基板の製造方法に関する。
現在の回路基板の製造方法においては、パッドを形成した後、多くの場合、無電解ニッケル／パラジウム／金めっきによる表面被覆層を規定するべく無電解ニッケルめっき層、無電解パラジウムめっき層及び無電解金めっき層が上記パッド上に順次形成され、該パッドを効果的に保護するようになっている。上記の回路基板を高周波マイクロ波通信に用いるには、上記無電解ニッケルめっき層の厚さを１マイクロメートル未満として高周波マイクロ波信号への干渉を低減しなければならない。しかし、一般的な厚さ（厚さ１マイクロメートル超）を有する無電解ニッケルめっき層に比べて厚さが薄い無電解ニッケルめっき層の観点から、現在の無電解ニッケルめっき層は上記パッド上に直接的にめっきして形成され、その厚さを１マイクロメートル未満とすることは困難である。プロセス制御が難しく、低品質、厚みムラ及び被覆率不良などのような問題が生じ易い。さらに、無電解ニッケルめっき層の厚さが薄く、該無電解ニッケルめっき層の被覆率が貧弱であるため、その後に上記無電解ニッケルめっき層上に形成される無電解パラジウムめっき層の被覆率が悪い。このため、高周波マイクロ波通信で使用される場合、信号の完全性を維持することが困難である。
高周波マイクロ波通信で用いるには信号の完全性が維持されなければならない。
本発明は、薄型化無電解ニッケルめっき層を形成し得る回路基板の製造方法を提供する。この薄型化無電解ニッケルめっき層の厚みと品質とは高周波数マイクロ波通信のニーズを満たすように容易に且つ効率的に制御される。
本発明の回路基板の製造方法は以下の製造工程を含む。コア層を設ける。前記コア層は、コア誘電体層、第一パターン回路層及び第二パターン回路層を含む。前記コア誘電体層は、互いに逆向きである上側表面及び下側表面を有する。前記第一パターン回路層は前記コア誘電体層の前記上側表面上に配置され、前記第二パターン回路層は前記コア誘電体層の前記下側表面上に配置される。前記第一パターン回路層上及び前記第二パターン回路層上に無電解ニッケルめっき層を形成して前記第一パターン回路層及び前記第二パターン回路層を覆う。前記無電解ニッケルめっき層は第一の厚さを有し、該第一の厚さは１マイクロメートルと１０マイクロメートルの間である。前記無電解ニッケルめっき層に減厚処理を施し、該無電解ニッケルめっき層を前記第一の厚さから第二の厚さに薄くして薄型化無電解ニッケルめっき層を形成する。前記第二の厚さは０．０１マイクロメートルと０．９マイクロメートルの間である。前記薄型化無電解ニッケルめっき層上に無電解パラジウムめっき層を形成して前記薄型化無電解ニッケルめっき層を覆う。前記無電解パラジウムめっき層上に表面金属不動態化層を形成して前記無電解パラジウムめっき層を覆う。
本発明の一実施形態によれば、前記第一の厚さは２マイクロメートルと６マイクロメートルの間である。
本発明の一実施形態によれば、前記第二の厚さは０．０８マイクロメートルと０．２マイクロメートルの間である。
本発明の一実施形態によれば、前記表面金属不働態化層は無電解金めっき層又は無電解銀めっき層を有する。
本発明の一実施形態によれば、前記回路基板の製造方法は、前記コア層形成後且つ前記無電解ニッケルめっき層形成前に、又は、前記表面金属不働態化層形成後に、前記コア誘電体層の前記上側表面上及び前記下側表面上にソルダレジスト層を形成する工程をさらに有する。
本発明の一実施形態によれば、前記回路基板の製造方法は、前記コア誘電体層の前記上側表面上に第三パターン回路層を形成し、該第三パターン回路層上にプリフラックス層を形成して前記第三パターン回路層を覆う工程をさらに有する。
本発明の一実施形態によれば、前記無電解ニッケルめっき層は、リン含有無電解ニッケルめっき層である。
本発明の一実施形態によれば、前記減厚処理はエッチング処理である。
本発明の一実施形態によれば、前記無電解パラジウムめっき層の厚さは０．０３マイクロメートルと０．２マイクロメートルの間である。
本発明の一実施形態によれば、前記表面金属不働態化層の厚さは０．０３マイクロメートルと０．２マイクロメートルの間である。
本発明の一実施形態によれば、前記コア層はさらに、前記コア誘電体層を貫通して前記第一パターン回路層と前記第二パターン回路層とを電気的に接続する少なくとも一つの導電性ビアを有する。
本発明の一実施形態において、回路基板は、コア層と、薄型化無電解ニッケルめっき層と、無電解パラジウムめっき層と、表面金属不動態化層と、を備えている。前記コア層は、コア誘電体層、第一パターン回路層及び第二パターン回路層を有し、前記コア誘電体層は互いに逆向きである上側表面及び下側表面を有し、前記第一パターン回路層は前記コア誘電体層の前記上側表面上に設けられ、前記第二パターン回路層は前記コア誘電体層の前記下側表面上に設けられている。前記薄型化無電解ニッケルめっき層は、前記第一パターン回路層上及び前記第二パターン回路層上に設けられて該第一パターン回路層及び前記第二パターン回路層を覆うとともに厚さを有し、その厚さが０．０１マイクロメートルと０．９マイクロメートルの間である。前記無電解パラジウムめっき層は、前記薄型化無電解ニッケルめっき層上に設けられており、該薄型化無電解ニッケルめっき層を覆っている。表面金属不動態化層は、前記無電解パラジウムめっき層上に設けられており、該無電解パラジウムめっき層を覆っている。
本発明の一実施形態によれば、上記の回路基板はさらに、前記コア誘電体層の前記上側表面に設けられた第三パターン回路層と、該第三パターン回路層上に設けられ該第三パターン回路層を覆うプリフラックス層と、を有する。
以上より、本発明の回路基板の製造方法によれば、第一パターン回路層上及び第二パターン回路層上の無電解ニッケルめっき層の被覆率がより良好で、より完全となるように、まず、コア層の第一パターン回路層上及び第二パターン回路層上に１マイクロメートル超である第一の厚さを有する無電解ニッケルめっき層が形成される。その後、第一の厚さを有する無電解ニッケルめっき層上に１マイクロメートル未満である第二の厚さを有する薄型化無電解ニッケルめっき層を形成するための減厚処理が施される。銅パッド上に直接形成された従来の無電解ニッケルめっき層と比較して、本発明の回路基板の製造方法により形成された薄型化無電解ニッケルめっき層は、より良好な被覆率を有し、また、第一パターン回路層、第二パターン回路層、又はその上に続いて形成される無電解パラジウムめっき層と比較してその厚さ制御が比較的単純である。したがって、高周波マイクロ波通信で使用される場合、本発明の回路基板の製造方法により形成された回路基板の信号は完全に維持することができ、該回路基板は、高品質の信号伝送結果を提供することができる。
上記の本開示の特徴及び利点をよりわかりやすくするため、以下、図面とともに実施形態を詳細に説明する。
添付図は本発明のさらなる理解を供するために含まれ、本発明中に組み込まれてその一部を構成する。図は本発明の実施形態を例示し、説明と共に、本発明の原理を説明する。
以下の詳細な説明においては、説明のため、開示された実施形態の一貫した理解を提供する目的で、多数の特定の詳説を記載する。ただし、これら特定の詳説なしに一つ以上の実施形態が実施し得るであろうことは明らかである。他の例において、図面を簡単にするため周知の構造および装置を模式的に示す。
図１Ａから図１Ｆは、本発明の実施形態に係る回路基板の製造方法を示す概略断面図である。実施形態の回路基板の製造方法に関し、まず、図１Ａを参照すると、コア層１１０が設けられている。具体的には、コア層１１０は、コア誘電体層１１１、第一パターン回路層１１３及び第二パターン回路層１１５を備えている。コア誘電体層１１１は、互いに逆向きである上側表面１１２と下側表面１１４とを有している。第一パターン回路層１１３は、コア誘電体層１１１の上側表面１１２上に配置され、第二パターン回路層１１５は、コア誘電体層１１１の下側表面１１４上に配置されている。さらに、実施形態のコア層１１０は、コア誘電体層１１１を貫通し第一パターン回路層１１３及び第二パターン回路層１１５と接続する導電性ビア１１７を選択的に少なくとも一つ備えることができる。ここで、第一パターン回路層１１３及び第二パターン回路層１１５は、例えば、それぞれパッドを有していてもよく、第一パターン回路層１１３及び第二パターン回路層１１５の材料は、例えば、銅である。ただし、本発明はこれに限定されない。
次に、図１Ｂを参照すると、無電解ニッケルめっき層１２０は、第一パターン回路層１１３及び第二パターン回路層１１５上に形成され、第一パターン回路層１１３及び第二パターン回路層１１５を覆っている。ここで、図１Ｂに示すように、第一パターン回路層１１３及び第二パターン回路層１１５が無電解ニッケルめっき層１２０で完全に覆われるとともに、コア誘電体層１１１の上側表面１１２の一部および下側表面１１４の一部が露出している。前記無電解ニッケルめっき層１２０は、例えば、リン含有無電解ニッケルめっき層であってもよい。特に、無電解ニッケルめっき層１２０は第一の厚さＴ１を有し、この第一の厚さＴ１は、１マイクロメートルから１０マイクロメートルの間をとり得る。好ましくは、第一の厚さＴ１は、２マイクロメートルから６マイクロメートルの間である。つまり、実施形態の無電解ニッケルめっき層１２０は、１マイクロメートル超である第一の厚さＴ１を有する。すなわち、無電解ニッケルめっき層１２０は、完全被覆という結果を達成するのに十分な厚さを有している。これにより、無電解ニッケルめっき層１２０は、第一パターン回路層１１３及び第二パターン回路層１１５に対して良好でより完全な被覆性を有し得る。
次に、図１Ｃを参照し、無電解ニッケルめっき層１２０に対して減厚処理、すなわち厚さ低減処理又は薄肉化処理が施され、無電解ニッケルめっき層１２０を上記第一の厚さＴ１より薄い第二の厚さＴ２に減厚して薄型化無電解ニッケルめっき層１２０Ａを形成する。第二の厚さＴ２は、０．０１マイクロメートルと０．９マイクロメートルの間である。好ましくは、第二の厚さＴ２は０．０８マイクロメートルと０．２マイクロメートルの間である。ここで、減厚処理は、例えば、エッチング処理である。すなわち、無電解ニッケルめっき層１２０は、ニッケルのエッチング液等のエッチング手段によって減厚され、上記の薄型化無電解ニッケルめっき層１２０Ａが形成される。結果的に、薄型化無電解ニッケルめっき層１２０Ａの厚さは、制御が非常に簡単である。また、薄型化無電解ニッケルめっき層１２０Ａは、より良好な歩留まりとより良好なプロセス品質を有し得る。従って、パッド上に直接形成された従来の無電解ニッケルめっき層に比べて、実施形態の薄型化無電解ニッケルめっき層１２０Ａは、極めて薄い厚さを達成することができる上に、より良好な均一性と被覆率とを有する。
図１Ｄを参照し、その後、薄型化無電解ニッケルめっき層１２０Ａ上に無電解パラジウムめっき層１３０が形成され、薄型化無電解ニッケルめっき層１２０Ａを覆う。ここで、薄型化無電解ニッケルめっき層１２０Ａは、無電解パラジウムめっき層１３０によって完全に被覆され、コア誘電体層１１１における上側表面１１２の一部と下側表面１１４の一部とが露出される。無電解パラジウムめっき層１３０の厚さは、例えば、０．０３マイクロメートルと０．２マイクロメートルの間をとり得る。本実施形態では、まず、第一パターン回路層１１３上及び第二パターン回路層１１５上に１マイクロメートル超である第一の厚さＴ１を有する無電解ニッケルめっき層１２０を形成し、その後、この第一の厚さＴ１を有する無電解ニッケルめっき層１２０に対して減厚処理を施し、１マイクロメートル未満である第二の厚さＴ２を有する薄型化無電解ニッケルめっき層１２０Ａを形成するため、薄型化無電解ニッケルめっき層１２０Ａに被覆が完全なものとなる。したがって、無電解パラジウムめっき層１３０は、より良好でより完全な被覆率を有し得る。
最後に、図１Ｅを参照し、無電解パラジウムめっき層１３０上に表面金属不働態化層１４０が形成されて無電解パラジウムめっき層１３０を覆う。ここで、無電解パラジウムめっき層１３０は表面金属不働態化層１４０によって完全に被覆され、コア誘電体層１１１における上側表面１１２の一部と下側表面１１４の一部とが露出される。表面金属不働態化層１４０は、例えば、無電解金めっき層又は無電解銀めっき層である。例えば、無電解金めっき層又は無電解銀めっき層は、それぞれ、液浸金層或いは液浸銀層であってもよく、表面金属不働態化層１４０の厚さは０．０３マイクロメートルと０．２マイクロメートルの間である。ここに至り、回路基板１００Ａの製造は完了することとなる。
本実施形態における回路基板の製造方法において、第一パターン回路層１１３と第二パターン回路層１１５とを効果的に保護するためには、表面金属不働態化層１４０を形成した後、コア誘電体層１１１の上側表面１１２上及び下側表面１１４上に対して、選択的にソルダレジスト層１５０を形成し、該ソルダレジスト層１５０を有する回路基板１００Ｂを形成してもよい。図１Ｆに示すように、回路基板１００Ｂにおけるソルダレジスト層１５０の頂面１５２と、表面金属不働態化層１４０の頂面１４２との間には高さの差Ｈがあり、コア誘電体層１１１に対するソルダレジスト層１５０の正射影は、コア誘電体層１１１に対する第一パターン回路層１１３及び第二パターン回路層１１５の正射影と重複しない。したがって、複数のソルダレジスト非限定（ＮＳＭＤ：ｎｏｎ−ｓｏｌｄｅｒ ｍａｓｋ ｄｅｆｉｎｅｄ）パッドＰ１を規定することができる。
当然のことながら、本発明は、ソルダレジスト層１５０と、第一パターン回路層１１３及び第二パターン回路層１１５との構成関係を制限するものではない。図２を参照し、他の実施形態では、コア層１１０を設けた後であって無電解ニッケルめっき層１２０を形成する前に、コア誘電体層１１１の上側表面１１２上及び下側表面１１４上にソルダレジスト層１５０Ａを形成してもよい。図２に示すように、ソルダレジスト層１５０Ａは、第一パターン回路層１１３の一部と第二パターン回路層１１５の一部とを覆い、その後、薄型化無電解ニッケルめっき層１２０Ａ、無電解パラジウムめっき層１３０及び表面金属不働態化層１４０が、ソルダレジスト層１５０Ａによって露出された第一パターン回路層１１３上及び第二パターン回路層１１５上に順次形成され、ソルダレジスト層１５０Ａによって露出された第一パターン回路層１１３及び第二パターン回路層１１５を覆う。これにより、複数のソルダレジスト限定（ＳＭＤ：ｓｏｌｄｅｒ ｍａｓｋ ｄｅｆｉｎｅｄ）パッドＰ２を規定することができる。
図３は、本発明の他の実施形態に係る回路基板を示す概略断面図である。以下の実施形態で示される構成の成分表記及び部分的な詳細は前述の実施形態と同一又は類似であってもよく、同一の符号は同一又は類似の構成を示し、前述の実施形態を参照し得る繰り返しの詳説は本実施形態では省略する。図３を参照し、本実施形態の回路基板１００Ｄは、図２の回路基板１００Ｃと同様であり、その差は、本実施形態における回路基板１００Ｄの製造方法が、コア誘電体層１１１の上側表面１１２上に第三パターン回路層１１９を形成する工程と、該第三パターン回路層１１９上にプリフラックス（ＯＳＰ：ｏｒｇａｎｉｃ ｓｏｌｄｅｒａｂｉｌｉｔｙ ｐｒｅｓｅｒｖａｔｉｖｅ）層１６０を形成して第三パターン回路層１１９を覆う工程をさらに有することである。ここで、第三パターン回路層１１９は、例えば、第一パターン回路層１１３と同時に形成してもよく、該第三パターン回路層１１９を一時的に保護してもよい。無電解ニッケルめっき層１２０及び表面金属不働態化層１４０が形成された後、第三パターン回路層１１９の保護が取り除かれる。その後、この第三パターン回路層１１９上にプリフラックス層１６０が形成されるが、これに限定されない。また、図３に示すように、第一パターン回路層１１３は、導電性ビア１１７により第二パターン回路層１１５と電気的に接続されている。ただし、図示しない他の実施形態では、第三パターン回路層１１９が選択的に導電性ビア１１７によって第二パターン回路層１１５と電気的に接続されていてもよく、その場合も依然として本発明の範囲内である。
図４は、本発明の他の実施形態に係る回路基板を示す概略断面図である。以下の実施形態で示される構成の成分表記及び部分的な詳細は前述の実施形態と同一又は類似であってもよく、同一の符号は同一又は類似の構成を示し、前述の実施形態を参照し得る繰り返しの詳説は本実施形態では省略する。図４を参照し、本実施形態の回路基板１００Ｅは、図１Ｆの回路基板１００Ｂと同様であり、その差は、本実施形態における回路基板１００Ｅの製造方法が、コア誘電体層１１１の上側表面１１２上に第三パターン回路層１１９を形成する工程と、該第三パターン回路層１１９上にプリフラックス（ＯＳＰ）層１６０Ａを形成して第三パターン回路層１１９を覆う工程をさらに有することである。ここで、第三パターン回路層１１９は、第一パターン回路層１１３と同時に形成してもよい。プリフラックス層１６０Ａは、無電解ニッケルめっき層１２０及び表面金属不働態化層１４０の形成後に形成し得るが、これに限定されない。また、図４に示すように、図示しない他の実施形態では、第三パターン回路層１１９が選択的に導電性ビア１１７によって第二パターン回路層１１５と電気的に接続されていてもよく、その場合も依然として本発明の範囲内である。
要約すると、本発明における回路基板の製造方法は、まず、コア層における第一パターン回路層上及び第二パターン回路層上に１マイクロメートル超の厚さを有する無電解ニッケルめっき層を形成することにより、第一パターン回路層及び第二パターン回路層に対する無電解ニッケルめっき層の被覆率が良好である。その後、第一の厚さを有する無電解ニッケルめっき層に対して減厚処理が施され、０．９マイクロメートル未満である第二の厚さを有する薄型化無電解ニッケルめっき層が形成される。銅パッド上に直接めっきされる従来の無電解ニッケルめっき層と比較して、本発明における回路基板の製造方法で形成された薄型化無電解ニッケルめっき層は、極めて薄い厚さを有し、より良好な均一性と被覆率とを有する薄型化無電解ニッケルめっき層を形成することができる。薄型化無電解ニッケルめっき層の厚さは薄いため、高周波マイクロ波信号への干渉を低減することができる。さらに、薄型化無電解ニッケルめっき層はより良好な均一性と被覆率とを有し得、従来の第一パターン回路層及び第二パターン回路層、又は続いて形成される無電解パラジウムめっき層と比較してその厚さ制御が比較的簡単である。したがって、高周波マイクロ波通信で使用される場合、本発明の回路基板の製造方法により形成された回路基板の信号は完全に維持することができ、回路基板は、高品質の信号伝送結果を提供することができる。
上記の実施形態を参照して本発明を説明したが、上述した実施形態を本発明の精神から逸脱することなく改良し得ることは当業者に明らかであろう。従って、本発明の範囲は、上記の詳細な説明ではなく添付の特許請求の範囲によって規定される。
この製造方法により、電子機器の回路基板を製造し得る。
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ 回路基板
１１０ コア層
１１１ コア誘電体層
１１２ 上側表面
１１３ 第一パターン回路層
１１４ 下側表面
１１５ 第二パターン回路層
１１７ 導電性ビア
１１９ 第三パターン回路層
１２０ 無電解ニッケルめっき層
１２０Ａ 薄型化無電解ニッケルめっき層
１３０ 無電解パラジウムめっき層
１４０ 表面金属不働態化層
１４２ 頂面
１５０、１５０Ａ ソルダレジスト層
１５２ 頂面
１６０、１６０Ａ プリフラックス層
Ｈ 高さの差
Ｐ１、Ｐ２ パッド
Ｔ１ 第一の厚さ
Ｔ２ 第二の厚さ
１１０ コア層
１１１ コア誘電体層
１１２ 上側表面
１１３ 第一パターン回路層
１１４ 下側表面
１１５ 第二パターン回路層
１１７ 導電性ビア
１１９ 第三パターン回路層
１２０ 無電解ニッケルめっき層
１２０Ａ 薄型化無電解ニッケルめっき層
１３０ 無電解パラジウムめっき層
１４０ 表面金属不働態化層
１４２ 頂面
１５０、１５０Ａ ソルダレジスト層
１５２ 頂面
１６０、１６０Ａ プリフラックス層
Ｈ 高さの差
Ｐ１、Ｐ２ パッド
Ｔ１ 第一の厚さ
Ｔ２ 第二の厚さ
Claims (13)
- 互いに逆向きである上側表面及び下側表面を有するコア誘電体層と、前記コア誘電体層の前記上側表面上に設けられた第一パターン回路層と、前記コア誘電体層の前記下側表面上に設けられた第二パターン回路層と、を有するコア層を設ける工程と、
前記第一パターン回路層上及び前記第二パターン回路層上に、１マイクロメートルと１０マイクロメートルの間である第一の厚さを有する無電解ニッケルめっき層を形成して前記第一パターン回路層及び前記第二パターン回路層を覆う工程と、
前記無電解ニッケルめっき層に減厚処理を施し、該無電解ニッケルめっき層を前記第一の厚さから０．０１マイクロメートルと０．９マイクロメートルの間である第二の厚さに薄くして薄型化無電解ニッケルめっき層を形成する工程と、
前記薄型化無電解ニッケルめっき層上に無電解パラジウムめっき層を形成して前記薄型化無電解ニッケルめっき層を覆う工程と、
前記無電解パラジウムめっき層上に表面金属不動態化層を形成して前記無電解パラジウムめっき層を覆う工程と、
を備える、回路基板の製造方法。 - 前記第一の厚さが２マイクロメートルと６マイクロメートルの間である、請求項１に記載の回路基板の製造方法。
- 前記第二の厚さが０．０８マイクロメートルと０．２マイクロメートルの間である、請求項１又は２に記載の回路基板の製造方法。
- 前記表面金属不働態化層が無電解金めっき層又は無電解銀めっき層を有する、請求項１乃至３の何れか一項に記載の回路基板の製造方法。
- 前記コア層形成後且つ前記無電解ニッケルめっき層形成前に、又は、前記表面金属不働態化層形成後に、前記コア誘電体層の前記上側表面上及び前記下側表面上にソルダレジスト層を形成する工程をさらに有する、請求項１乃至４の何れか一項に記載の回路基板の製造方法。
- 前記コア誘電体層の前記上側表面上に第三パターン回路層を形成し、
前記第三パターン回路層上にプリフラックス層を形成して前記第三パターン回路層を覆う工程をさらに有する、請求項１乃至５の何れか一項に記載の回路基板の製造方法。 - 前記無電解ニッケルめっき層は、リン含有無電解ニッケルめっき層である、請求項１乃至６の何れか一項に記載の回路基板の製造方法。
- 前記減厚処理はエッチング処理である、請求項１乃至７の何れか一項に記載の回路基板の製造方法。
- 前記無電解パラジウムめっき層の厚さが０．０３マイクロメートルと０．２マイクロメートルの間である、請求項１乃至８の何れか一項に記載の回路基板の製造方法。
- 前記表面金属不働態化層の厚さが０．０３マイクロメートルと０．２マイクロメートルの間である、請求項１乃至９の何れか一項に記載の回路基板の製造方法。
- 前記コア層は、前記コア誘電体層を貫通して前記第一パターン回路層と前記第二パターン回路層とを電気的に接続する少なくとも一つの導電性ビアをさらに有する、請求項１乃至１０の何れか一項に記載の回路基板の製造方法。
- コア誘電体層、第一パターン回路層及び第二パターン回路層を有し、前記コア誘電体層が互いに逆向きである上側表面及び下側表面を有し、前記第一パターン回路層が前記コア誘電体層の前記上側表面上に設けられ、前記第二パターン回路層が前記コア誘電体層の前記下側表面上に設けられているコア層と、
前記第一パターン回路層上及び前記第二パターン回路層上に設けられ、該第一パターン回路層及び前記第二パターン回路層を覆うとともに厚さを有し、その厚さが０．０１マイクロメートルと０．９マイクロメートルの間である薄型化無電解ニッケルめっき層と、
前記薄型化無電解ニッケルめっき層上に設けられ、該薄型化無電解ニッケルめっき層を覆う無電解パラジウムめっき層と、
前記無電解パラジウムめっき層上に設けられ、該無電解パラジウムめっき層を覆う表面金属不動態化層と、
を備える回路基板。 - 前記コア誘電体層の前記上側表面に設けられた第三パターン回路層と、該第三パターン回路層上に設けられ該第三パターン回路層を覆うプリフラックス層と、をさらに有する、請求項１２に記載の回路基板。
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