JP2013219402A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】電極間において強度の高い接合が可能で、かつ低コスト化が可能な半導体装置及びその製造方法を提供すること。
【解決手段】本発明は、第1半導体チップ10と、第1半導体チップ10に設けられた第1電極12と、第1半導体チップ10が実装される第2半導体チップ20と、第2半導体チップ20に設けられた、突起24を有する第2電極22と、第1電極12と第2電極22を接合し、前記突起24の側面の少なくとも一部を覆う半田バンプ14とを具備している半導体装置及びその製造方法である。
【選択図】図1

Description

本発明は半導体装置及びその製造方法に関し、特にフリップチップボンディング(以下FCB)の実装技術を用いた半導体装置及びその製造方法に関する。
近年、情報化社会の進展に伴い、半導体装置には小型化・高機能化が求められている。これらを実現する方法の一つとして、FCBの実装技術がある。
FCBは、半導体チップなど実装部(以下例として第1半導体チップ)の電極上に、接合端子(以下例として半田バンプ)を形成し、基板または別の半導体チップなどの被実装部(以下例として第2半導体チップ)に半田バンプ面を下にして実装する技術である。加熱により溶融した半田バンプが基板上の電極表面を覆い、電極を構成する金属と半田とで合金層が形成されることで、第1半導体チップ上の電極と第2半導体チップ上の電極とが接合される。
接合を得るには、電極を構成する金属と半田バンプとの間に良好な濡れ性が確保されていることが必要となる。そのための手段としてフラックスを用いる方法が採用されてきた。これは、第1半導体チップの電極と第2半導体チップの電極を熱圧着により半田バンプで仮接合した後、フラックスを用いて半田バンプの酸化膜を除去し、電極を構成する金属との濡れ性を生じさせ、半田バンプで本接合する方法である。
また、フラックスを用いない方法として、特許文献1にはNガスとHガスとの混合ガスを還元ガスとして使用し、電極表面と半田バンプ表面との酸化膜を除去する方法が開示されている。
特開平6−268028号公報
フラックスを用いる方法においては、フラックスの残渣が残った場合、残渣中の活性成分が、電極を構成する金属と半田との合金層の腐食を引き起こし、電極間の接合部の強度を低下させる原因となり得ることが課題となっていた。また、フラックスの洗浄に用いる洗浄液の処理が課題とされていた。
還元ガスを用いる方法においては、仮接合する際に加熱して、半田融点以上まで温度を上昇させる。半田バンプが半田融点付近で高温保持されると、半田バンプの酸化が促進され、電極を構成する金属と半田との間の濡れ性が悪くなる。このことは、電極間の接合部の強度を低下させる原因となり得る。また、仮接合する工程での加熱時間、及び還元反応に要する時間が比較的長いため、コスト増の要因となっていた。
そこで本発明は、電極間において強度の高い接合が可能で、かつ低コスト化が可能な半導体装置及びその製造方法を提供することを目的とする。
本発明は、実装部と、前記実装部に設けられた第1電極と、前記実装部が実装される被実装部と、前記被実装部に設けられた、突起を有する第2電極と、前記第1電極と前記第2電極を接合し、前記突起の側面の少なくとも一部を覆う、半田を含む接合端子とを具備し、前記実装部と前記被実装部との少なくとも一方は半導体チップを含むことを特徴とする半導体装置である。本発明によれば、電極間において強度の高い接合が可能で、かつ低コスト化が可能な半導体装置を得ることができる。
上記構成において、前記接合端子は、半田からなる構成とすることができる。
上記構成において、前記接合端子は、金属ポストと、前記金属ポストの前記第2電極と対向している面に設けられた半田層からなる構成とすることができる。
上記構成において、前記被実装部は、前記突起内の下部に前記第2電極の表面より熱伝導率の低い材料層を有する構成とすることができる。この構成によれば、突起の先端部から熱が逃げにくくなるため、仮接合の工程での加熱時間の短縮でき、半田の酸化膜の成長を抑制することができる。このため、強度の高い接合部が得られる。また、加工時間の短縮も可能となる。
本発明は、前記実装部に設けられた前記第1電極を、前記被実装部に設けられた前記突起を有する前記第2電極に、前記突起の先端部と、前記第1電極に設けられた前記接合端子と、を接触させることにより仮接合する工程と、前記第1電極と、前記第2電極と、前記接合端子に含まれている前記半田と、を還元ガス中に暴露する工程と、前記第1電極を前記第2電極に、前記突起の側面の少なくとも一部を前記接合端子に含まれる前記半田で覆うことにより本接合する工程とを含み、前記実装部と前記被実装部との少なくとも一方は半導体チップを含むことを特徴とする半導体装置の製造方法である。本発明によれば、電極間において強度の高い接合が可能で、かつ低コスト化が可能な半導体装置を得ることができる。
上記構成において、前記仮接合する工程は、前記第2電極の側面と、前記半田の前記突起の先端部との接触面以外の表面と、が露出するように仮接合する工程を含む構成とすることができる。この構成によれば、還元反応が効率的かつ安定的に進むため、強度の高い接合が可能で、低コスト化も可能となる。
上記構成において、前記仮接合する工程は、前記突起の先端部の温度が前記半田の融点以上になり、かつ前記第2電極の前記突起の先端部を除いた部分の温度が前記半田の融点未満になるように加熱する工程を含む構成とすることができる。この構成によれば、突起の先端部でのみ、電極を構成する金属と半田との合金層が形成される。
上記構成において、前記仮接合する工程は、前記実装部と前記被実装部との少なくとも一方に超音波振動を加え、前記金属ポストの表面と前記突起の先端部とを擦り合わせる工程を含む構成とすることができる。この構成によれば、前記突起先端の酸化膜が除去され、半田との濡れ性が確保される。このため、突起の先端部でのみ、電極を構成する金属と半田との合金層が形成される。
上記構成において、前記仮接合する工程は、前記突起の側面と、前記半田の前記金属ポストとの接触面以外及び前記半田の前記突起の先端部との接触面以外の表面と、を露出させる工程を含む構成とすることができる。この構成によれば、還元反応が効率的かつ安定的に進む。このため、強度の高い接合部が得られる。また、加工時間の短縮も可能となる。
上記構成において、前記本接合する工程は、前記実装部と前記被実装部との少なくとも一方を、正対しないように仮接合された前記第1電極と前記第2電極とが正対する方向に移動させる工程を含む構成とすることができる。この構成により、半田内部の巻き込みボイドが抑制できる。このため、電極間の機械的接合の強度を高くすることができる。
本発明によれば、被実装部の電極に突起が設けられているため、仮接合時の加熱時間を短縮し、接合端子の酸化膜の成長を抑制することができる。また、実装部と被実装部の間の距離が広い状態で還元ガスを流入させるため、還元反応が安定的かつ効率的に進む。結果として、接合部の強度向上、並びに低コスト化が可能となる。
図1(a)は実施例1に係る半導体装置100の上面図であり、図1(b)はA−A1間の断面図である。 図2(a)は実施例1に係る第1半導体チップ10の下面図であり、図2(b)はB−B1間の断面図である。 図3(a)は実施例1に係る第2半導体チップ20の上面図であり、図3(b)はC−C1間の断面図である。 図4(a)から図4(c)は実施例1に係る半導体装置100の製造工程を示す断面図である。 図5(a)は実施例2に係る第2半導体チップ20の上面図であり、図5(b)はD−D1間の断面図である。 図6(a)から図6(c)は実施例2に係る半導体装置の製造工程を示す断面図である。 図7(a)は実施例3に係る第1半導体チップ10の下面図であり、図7(b)はE−E1間の断面図である。 図8(a)から図8(d)は実施例3に係る半導体装置の製造工程を示す断面図である。
以下、図面を用い本発明に関する実施例について説明する。
実施例1は、実装部と被実装部には、共に例えばシリコンからなる半導体チップ、接合端子には半田バンプを用いた例である。
図1(a)及び図1(b)を参照に、実施例1に係る半導体装置100を説明する。図1(a)は半導体装置100の上面図、(b)はA−A1に沿った断面図である。なお、図1(a)においては、第1半導体チップ10を透視して第1電極12を図示している。第1半導体チップ10の下面は、例えば厚さ5μmのポリイミドからなる絶縁層16で覆われている。絶縁層16に設けられた、例えば幅40μmの開口部には、Cu等の金属からなる第1電極12が形成されている。第2半導体チップ20の上面は、例えば厚さ5μmのポリイミドからなる絶縁層26で覆われている。絶縁層26に設けられた例えば幅40μmの開口部には、Cu等の金属からなる第2電極22が形成されている。第2電極22の中央部には例えば幅10μmの突起24が設けられており、突起24内下部には第2電極22を形成する金属より熱伝導率が低い材料層26aが設置されている。製造工程簡略化の観点から、絶縁層26と材料層26aとは同じ工程で形成することが好ましい。つまり、絶縁層26と材料層26aとは同じ材料であることが好ましい。第1電極12と第2電極22とは、半田バンプ14により接合されている。また、第1電極12及び第2電極22の形状に指定はないが、半田バンプ14は溶融した際に表面張力によって球状になるため、上面図から見た平面形状は円形とすることが好ましい。
図2(a)から図4(c)を用い、半導体装置100の製造方法について説明する。
図2(a)は第1半導体チップ10の下面図、図2(b)はB−B1に沿った断面図である。図2(b)に示すように、第1電極12の下部に半田バンプ14が設けられている。図3(a)は第2半導体チップ20の上面図、図3(b)はC−C1に沿った断面図である。図3(b)に示すように、第2電極22には半田バンプは設けられていない。図4(a)から図4(c)を参照に、第1半導体チップ10を第2半導体チップ20にFCBを用いて実装する方法について説明する。
図4(a)から図4(b)を参照に、第1電極12と第2電極22とを、半田バンプ14を介して仮接合する工程を説明する。図4(a)に示すように、第1半導体チップ10はフリップチップボンダーのツール18に吸着されており、第2半導体チップ22はフリップチップボンダーのステージ28上に固定されている。また、ツール18はヒーターを内蔵している。第1電極12と第2電極22とが正対するように位置合わせを行い、第1半導体チップ10を矢印110の方向に移動させる。図4(b)に示すように、半田バンプ14と、第2電極22に設けられた突起24の先端部とを接触させ、第1半導体チップ10上部のツール18内のヒーターで加熱する。ツール18から発生した熱は、半田バンプ14を通して突起24へと伝わる。このとき、突起24内の下部に熱伝導率の低い材料層26aが設けられているため、突起24の先端部から第2電極22の他の部分へは熱が伝わりにくくなる。結果的に、突起24の先端部を選択的に半田融点以上の温度とすることができる。半田バンプ14と突起24の先端部とで、第2電極22を構成する金属と半田との合金層が形成され、第1電極12と第2電極22とが仮接合される。仮接合された状態で、第1電極12と第2電極22との接合状態の電気的なチェック、及び第1半導体チップ10の電気的な動作チェックを行い、不良品ならば第1半導体チップ10を交換し、良品ならば次の工程に進む。
仮接合の後、例えばNガスとHガスとの混合ガスや蟻酸等の還元ガスを第1半導体チップ10と第2半導体チップ20の間に流入させ、還元反応を引き起こすことで半田バンプ14表面の酸化膜を除去する。
図4(b)から図4(c)を参照に、第1電極12と第2電極22とを、本接合する工程を説明する。還元反応の後、第1半導体チップ10を矢印110の方向へ移動させる。半田バンプ14表面の酸化膜が除去されているため、第2電極22との間に濡れ性が得られ、半田バンプ14は突起24の先端部から突起24の側面、第2電極22の底面へと濡れ広がる。第2電極22を構成する金属と半田とで合金層が形成され、第1電極12と第2電極22とが本接合される。このとき、半田バンプ14が突起24の側面の一部を覆えば接合は成るが、接合強度の観点からは、突起24の側面全体を覆うことが好ましい。より高い接合強度を得るには、半田バンプ14が第2電極22の全面を覆うことが好ましい。
実施例1によれば、突起24内の下部には熱伝導率の低い材料層26aが設けられているため、半田バンプ14から伝わる熱は突起24の先端部から第2半導体チップ20に伝道しにくい。また、突起24の幅は10μmと、第2電極22全体の幅である40μmに対して狭い。そのため、仮接合時の加熱時間の短縮が可能になり、半田バンプ14の酸化膜の成長を抑制できる。これにより、第2電極22を構成する金属と半田との濡れ性が得られるため、第1電極12と第2電極22との接合部の強度が高くなる。
図4(b)に示すように、仮接合された状態においては、第1半導体チップ10と第2半導体チップ20との距離は40μmと、電極に突起24を設けない場合よりも大きくなる。また、半田バンプ14と第2電極22の露出面積が広い。そのため、還元ガスが半田バンプ14表面及び第2電極22表面へと十分に行き渡り、還元反応が安定的かつ効率的になる。このため、還元反応に要する時間が短くなり、また第1電極12と第2電極22との接合部の強度が高くなる。
実施例1によれば、上記のように、仮接合する工程での加熱時間、及び還元反応に要する時間が短くなる。そのため、FCB実装に要する時間を、例えば電極に突起がない場合の1/10に短縮することができる。それに伴い半導体装置(パッケージ)一個当たりのフリップチップボンダー占有時間を短縮できるため、半導体装置の製造コストを1/10に抑えることができる。
また、仮接合された状態においては、突起24の先端部が半田バンプ14と接触しているのみなので、不良品発生時に第1半導体チップ10の取り外しを容易に行うことができる。
図4(c)に示すように、本接合の工程では、半田バンプ14と第2電極22との間に濡れ性が得られているため、半田バンプ14は表面張力によって第2電極22の表面を伝わりながら広がる。このとき半田バンプ14が、突起24の先端部から第2電極22の外側へと空気を押し出すため、半田バンプ14内部の巻き込みボイドを抑制できる。これにより、第1電極12と第2電極22との接合面積を広くせしめ、機械的接合の強度を高くすることができる。
実施例2は、突起が第2電極の端部に設けられている例である。図5(a)から図6(c)を用いて実施例2に関する半導体装置の製造方法について説明する。なお、第1半導体チップ10は実施例1と同じであるため、説明を省略する。
図5(a)は実施例2に係る第2半導体チップ20の上面図であり、図5(b)は図5(a)のD−D1線に沿った断面図である。突起34は絶縁層26上の第2電極32が露出している開口部33に隣接した部分の上面に設けられている。絶縁層26は、第2電極を構成する金属よりも熱伝導率が低い材料、例えばポリイミドである。また、図5(a)に示すように、第2半導体チップ20に設けられた一個以上の第2電極32それぞれにおいて、開口部33と突起34との相対的位置関係は全て同じである。
図6(a)から図6(c)を参照に、第1半導体チップ10を第2半導体チップ20にFCBを用いて実装する方法を説明する。
図6(a)から図6(b)を参照に、第1電極12と第2電極32とを半田バンプ14を介して仮接合を行う方法を説明する。図6(a)に示すように、半田バンプ14と突起34が正対するように位置合わせを行い、第1半導体チップ10を矢印110の方向に移動させる。図6(b)に示すように、半田バンプ14と第2電極32に設けられた突起34の先端部とを接触させ、第1半導体チップ10の上部に設けられたツール18内のヒーターで加熱する。ツール18から発生した熱は、半田バンプ14を通して突起34へと伝わる。このとき、突起34の下部の絶縁層26は熱伝導率が低いため、突起34の先端部から第2電極32の他の部分へ熱伝道しにくい。結果的に、突起34の先端部を選択的に半田融点以上の温度とすることができる。半田バンプ14と突起34の先端部で、第2電極32を構成する金属と半田との合金層が形成され、第1電極12と第2電極32とが仮接合される。仮接合された状態で、第1電極12と第2電極32との接合状態の電気的なチェック、及び第1半導体チップ10の電気的な動作チェックを行い、不良品ならば第1半導体チップ10を交換し、良品ならば次の工程に進む。
仮接合の後、還元ガスを第1半導体チップ10と第2半導体チップ20の間に流入させ、還元反応を引き起こすことで半田バンプ14表面の酸化膜を除去する。
図6(b)から図6(c)を参照に、第1電極12と第2電極32とを本接合する方法を説明する。還元反応の後、第1半導体チップ10を図6(b)の矢印120の方向へと移動させ、第1電極12と第2電極32とを正対させる。半田バンプ14表面の酸化膜が除去されているので、第2電極32との間に濡れ性が得られる。そのため、図6(c)に示すように、半田バンプ14は突起34の先端部から、突起34の側面、さらに第2電極32の底面へと濡れ広がる。第2電極32を構成する金属と半田とで合金層が形成され、第1電極12と第2電極32とが本接合される。このとき、半田バンプ14が突起34の側面の一部を覆えば接合は成るが、接合強度の観点から、突起34の開口部33側の側面全体を覆うことが好ましい。より高い接合強度を得るには、半田バンプ14が第2電極32の表面全体を覆うことが好ましい。
実施例2によれば、本接合の工程で半田バンプ14と第2電極34との間に濡れ性が得られているため、半田バンプ14は表面張力により第2電極32の表面を伝わりながら広がる。このとき半田バンプ14が、第2電極32の一方の端から他方の端へと空気を押し出す。そのため、実施例1よりも半田バンプ14内部の巻き込みボイドを抑制する効果が大きくなり、機械的接合の強度をより高くすることができる。
実施例2では、本接合の工程において、第1半導体チップ10を移動させて第1電極12と第2電極32を正対させる例を示したが、第2半導体チップ20を移動させてもよい。
実施例3は、接合端子がCu等の金属で構成された金属ポストと、金属ポストの第2電極と対抗する面にメッキされた半田層と、により構成されている例である。図7(a)から図8(d)を用いて、実施例3に係る半導体装置の製造方法を説明する。なお、第2半導体チップ20は実施例1と同じであるため、説明を省略する。
図7(a)は、第1半導体チップ10の下面図であり、図7(b)は図7(a)のE−E1線に沿った断面図である。第1電極12の下部に金属ポスト42が設けられ、金属ポスト42の下面は半田層44で覆われている。
図8(a)から図8(d)を参照に、第1半導体チップ10を第2半導体チップ20にFCBを用いて実装する方法を説明する。
図8(a)から図8(c)を参照に、第1電極12と第2電極22とを、金属ポスト42及び半田層44を介して仮接合を行う。図8(a)に示すように、第1電極12と第2電極22とが正対するように位置合わせを行い、第1半導体チップ10を矢印110の方向に移動させる。図8(b)に示すように、半田44の表面と第2電極22に設けられた突起24の先端部とを接触させ、第1半導体チップ10の上部に配置されたツール18内のヒーターで加熱する。ツール18から発生した熱は半田層44を通して突起24へと伝わる。それと同時に、第1半導体チップ10に矢印130の方向の超音波振動を加え、金属ポスト42と突起24の先端部を擦り合わせる。これにより、突起24の先端部の酸化膜が除去される。
図8(c)に示すように、超音波振動を停止させる。第1半導体チップ10を矢印140の方向へと持ち上げ、半田層44と突起24の先端部が接触した位置になるまで、第1半導体チップ10と第2半導体チップ20とを引き離す。突起24の先端部は酸化膜が除去され、表面の金属と半田層44との濡れ性が確保されているため、突起24の先端部には半田層44が濡れ広がる。このため、突起24の先端部において、第2電極22を構成する金属と半田との合金層が形成される。一方、第2電極22の他の部分は酸化膜が除去されていないため、表面の金属と半田層44との濡れ性が得られない。このため、第2電極22を構成する金属と半田との合金層は形成されない。結果的に、突起24の先端部においてのみ第2電極22を構成する金属と半田との合金層が形成され、第1電極12と第2電極22とが仮接合される。仮接合された状態で、第1電極12と第2電極22との接合状態の電気的なチェック、及び第1半導体チップ10の電気的な動作チェックを行い、不良品ならば第1半導体チップ10を交換し、良品ならば次の工程に進む。
仮接合の後、還元ガスを第1半導体チップ10と第2半導体チップ20の間に流入させ、還元反応を引き起こすことで第2電極22表面及び半田層44表面の酸化膜を除去する。
図8(d)を参照に、第1電極12と第2電極22とを本接合する工程を説明する。第1半導体チップ10を矢印110の方向へ移動させる。第2電極22表面及び半田層44表面の酸化膜が除去されているので、濡れ性が得られる。そのため、半田層44は突起24の先端部から突起24の側面、さらに第2電極22の底面へと濡れ広がる。第2電極22を構成する金属と半田とで合金層が形成され、第1電極12と第2電極22とが本接合される。このとき、半田層44は突起24の側面の一部を覆えば接合は成るが、接合強度の観点から、突起24の側面全体を覆うことが好ましい。より高い接合強度を得るには、半田層44が第2電極22の表面全体を覆うことが好ましい。
実施例3によれば、図8(b)に示すように、突起24の先端部と金属ポスト42とを擦り合わせることで、酸化膜を除去できる。突起24は第2電極22全体よりも小さいので、第2電極22全体を擦り合わせるよりも、酸化膜の除去を効率的に行うことができ、加工時間を短縮できる。
また、接合端子が金属ポスト42と、その下面にメッキされた半田層44とで構成されているため、実施例1及び実施例2のように接合端子が半田バンプのみで構成されている場合よりも、半田の量を少なくすることができる。
実施例3では、突起24内下部に材料層26aが設けられているとしたが、材料層26aはなくてもよい。また、第1半導体チップ10の上部から加熱する例を示したが、第2半導体チップ20の下部から加熱してもよい。
実施例3では、第1半導体チップ10に超音波振動を加える例を示したが、第2半導体チップ20に加えてもよいし、第1半導体チップ10と第2半導体チップ20の両方に加えてもよい。
実施例1から実施例3では、実装部と被実装部が共に半導体チップである例を示したが、半導体チップの代わりに、半導体チップを搭載した配線基板等の絶縁性基板でもよい。また、いずれか一方が半導体チップを搭載していない基板であってもよい。すなわち、実装部と被実装部との少なくとも一方が半導体チップを含んでいればよい。
10 第1半導体チップ
12 第1電極
14 半田バンプ
16 絶縁層
18 ツール
20 第2半導体チップ
22 第2電極
24 突起
26 絶縁層
26a 材料層
28 ステージ
34 突起
42 金属ポスト
44 半田層
100 半導体装置

Claims (10)

  1. 実装部と、
    前記実装部に設けられた第1電極と、
    前記実装部が実装される被実装部と、
    前記被実装部に設けられた、突起を有する第2電極と、
    前記第1電極と前記第2電極を接合し、前記突起の側面の少なくとも一部を覆う半田を含む接合端子とを具備し、
    前記実装部と前記被実装部との少なくとも一方は半導体チップを含むことを特徴とする半導体装置。
  2. 前記接合端子は、半田からなることを特徴とする請求項1記載の半導体装置。
  3. 前記接合端子は、金属ポストと、前記金属ポストの前記第2電極と対向している面に設けられた半田層とにより構成されていることを特徴とする請求項1記載の半導体装置。
  4. 前記被実装部は、前記突起内の下部に前記第2電極の表面より熱伝導率の低い材料層を有することを特徴とする請求項1から3のいずれか一項記載の半導体装置。
  5. 前記実装部に設けられた前記第1電極を、前記被実装部に設けられた前記突起を有する前記第2電極に、前記突起の先端部と、前記第1電極に設けられた前記接合端子と、を接触させることにより仮接合する工程と、
    前記第1電極と、前記第2電極と、前記接合端子に含まれている前記半田と、を還元ガス中に暴露する工程と、
    前記第1電極を前記第2電極に、前記突起の側面の少なくとも一部を前記接合端子に含まれる前記半田で覆うことにより本接合する工程とを含み、
    前記実装部と前記被実装部との少なくとも一方は半導体チップを含むことを特徴とする半導体装置の製造方法。
  6. 前記仮接合する工程は、前記第2電極の側面と、前記半田の前記突起の先端部との接触面以外の表面と、が露出するように仮接合する工程であることを特徴とする、請求項5記載の半導体装置の製造方法。
  7. 前記仮接合する工程は、前記突起の先端部の温度が前記半田の融点以上になり、かつ前記第2電極の前記突起の先端部を除いた部分の温度が前記半田の融点未満になるように加熱する工程を含むことを特徴とする請求項5から6記載の半導体装置の製造方法。
  8. 前記仮接合する工程は、前記実装部と前記被実装部との少なくとも一方に超音波振動を加え、前記金属ポストの表面と前記突起の先端部とを擦り合わせる工程を含むことを特徴とする請求項5から6記載の半導体装置の製造方法。
  9. 前記仮接合する工程は、前記突起の側面と、前記半田の前記金属ポストとの接触面以外及び前記半田の前記突起の先端部との接触面以外の表面と、を露出させる工程を含むことを特徴とする請求項8記載の半導体製造方法。
  10. 前記本接合する工程は、前記実装部と前記被実装部との少なくとも一方を、正対しないように仮接合された前記第1電極と前記第2電極とが正対する方向に移動させる工程を含むことを特徴とする請求項5から9いずれか一項記載の半導体装置の製造方法。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218136A (ja) * 1992-02-03 1993-08-27 Nec Corp フリップチップ・ボンディング方法
JPH06268028A (ja) * 1993-03-16 1994-09-22 Fujitsu Ltd 半導体装置の製造方法
JPH1092878A (ja) * 1996-09-18 1998-04-10 Matsushita Electric Ind Co Ltd バンプ付きワークの実装方法
JPH10270498A (ja) * 1997-03-27 1998-10-09 Toshiba Corp 電子装置の製造方法
JP2002093842A (ja) * 2000-09-12 2002-03-29 Hitachi Ltd 半導体デバイスおよびその製造方法
JP2004200247A (ja) * 2002-12-16 2004-07-15 Seiko Epson Corp 端子、端子の形成方法、半導体チップ、半導体実装基板、電子デバイスおよび電子機器
JP2006041559A (ja) * 2005-10-17 2006-02-09 Seiko Epson Corp 半導体装置及び電子機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218136A (ja) * 1992-02-03 1993-08-27 Nec Corp フリップチップ・ボンディング方法
JPH06268028A (ja) * 1993-03-16 1994-09-22 Fujitsu Ltd 半導体装置の製造方法
JPH1092878A (ja) * 1996-09-18 1998-04-10 Matsushita Electric Ind Co Ltd バンプ付きワークの実装方法
JPH10270498A (ja) * 1997-03-27 1998-10-09 Toshiba Corp 電子装置の製造方法
JP2002093842A (ja) * 2000-09-12 2002-03-29 Hitachi Ltd 半導体デバイスおよびその製造方法
JP2004200247A (ja) * 2002-12-16 2004-07-15 Seiko Epson Corp 端子、端子の形成方法、半導体チップ、半導体実装基板、電子デバイスおよび電子機器
JP2006041559A (ja) * 2005-10-17 2006-02-09 Seiko Epson Corp 半導体装置及び電子機器

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