JPWO2009044695A1 - 電子部品の実装方法等 - Google Patents

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Abstract

本発明は、電子部品の信頼性を損なう要因となる端子間ブリッジや未接合バンプや残留粒子の発生を抑制できる電子部品の実装方法に関する。具体的には、第１の電子部品又は基板（１０）と第２の電子部品又は基板（２０）を導電性接着剤（３０）に含有されるはんだ粒子（３１）の凝集、一体化により相対する電極端子（１１），（２１）間をはんだ接合する電子部品の実装方法において、少なくともこれら電極端子（１１），（２１）いずれかの表面上に、電極端子からはり出した吸引膜（１０１）を形成する。この吸引膜（１０１）は、その融点を導電性接着剤中のはんだ粒子（３１）の融点より高く、導電性接着剤の樹脂成分（３２）の硬化温度より低いものとする。

Description

本願発明は電子部品の実装方法、および電子部品実装用構造体に関する。
近年の電子機器の高性能化及び小型化への要求を実現するためには、電子機器を構成する集積回路のような電子部品を、半導体パッケージ部品等の配線基板に実装する際に、より小さな面積により多くの電極端子を密集させて配設することが望ましい。
このような要望を実現するために、電極端子は、実装面（接合面）の外周部のみに配置された構成から、実装面全体に配置（エリア配置）された構成になってきている。これに伴い、接続形態も、ワイヤボンディングやリードによる方式から、はんだバンプや金バンプを介したフリップチップ方式に変化している。
図１は、フリップチップ方式を採用した関連技術に係る電子部品の実装構造１００の概略を示す断面図である。
図１では、複数の電極端子１０５が実装面（図中下面）にマトリックス状に配設された半導体チップ１０２と、複数の電極端子１０３が実装面（図中上面）の外周部である非接合領域を除く領域にマトリックス状に配設されたパッケージ基板１０４と、が、互いの実装面を対向させるように接合されている。半導体チップ１０２側の各電極端子（チップ側電極端子）１０５と、パッケージ基板１０４側の各電極端子（基板側電極端子）１０３とが、マトリックス状に配設されたはんだバンプ１０１を介して接続されている。
また、パッケージ基板１０４の裏面（実装面と反対側の面。）には、電極端子（基板側電極端子）１０３と導通する複数の外部電極端子１０６が配設されている。この外部電極端子１０６にも、はんだバンプ１０７が形成されている。半導体チップ１０２とパッケージ基板１０４との間の空隙は、絶縁性樹脂１０８によって充填されている。また、半導体チップ１０２及びパッケージ基板１０４の周囲は、樹脂１０９で覆われている。
図１に示す電子部品の実装構造１００を得るには、まず、半導体チップ１０２の電極端子（チップ側電極端子）１０５と、パッケージ基板１０４の電極端子（基板側電極端子）１０３と、の少なくとも一方の電極端子に、はんだバンプ１０１を形成する。はんだバンプ１０１は、はんだボール印刷法、はんだペースト印刷法、蒸着法などによって形成される。
次に、形成されたはんだバンプ１０１のまわりにフラックスを供給する。次いで、半導体チップ１０２の電極端子１０５とパッケージ基板１０４の電極端子１０３とが、相対するように位置合せして、パッケージ基板１０４の上に半導体チップ１０２を搭載する。
この後、加熱処理を施して、電極端子１０５、１０３同士をはんだ接続する。このとき、はんだバンプが、半導体チップ１０２の電極端子１０５とパッケージ基板１０４の電極端子１０３との両方に形成されている場合、上下一対のはんだバンプ１０１同士が溶融して、一体化されることで、電極端子１０１、１０３同士がはんだ接続される。また、一方の電極端子のみにはんだバンプ１０５が形成されている場合、はんだバンプ１０５が他方の電極端子にまで濡れ広がって、電極端子１０１、１０３同士がはんだ接続される。
この後、洗浄液によりフラックス洗浄する洗浄工程、毛細管現象を利用して絶縁性樹脂１０８を電極端子間の空隙に充填させ、加熱硬化させるアンダーフィルの工程を実施する。さらに、半導体チップ１０２を樹脂１０９で被覆して封止することによって、電極端子同士の接続が完了する。
このように、フリップチップ方式による電子部品の実装構造１００では、半導体チップ１０２やパッケージ基板１０４の実装面（接合面）の全領域ないしは略全領域に、電極端子１０５、１０３がマトリックス状に配置される。そのため、ワイヤボンディングやリードによる接続のような、外周部での接続に限られる局部ライン接続に較べて、より多くの電極端子を設置することができる。したがって、フリップチップ方式の実装方法は、電子機器の高性能化及び小型化に寄与できる。
ところで、はんだ接続による実装構造では、上記の洗浄工程は重要である。フラックスの洗浄が不十分である場合、残留した活性剤が吸湿し、そのイオン成分が電気的絶縁性を低下させる。この場合、マイグレーションによって、実装構造体の信頼性が低下する。
近年、電子デバイスの多ピン化の要求に伴い、電極端子ピッチ及び電極端子間の隙間が、共に狭小化してきている。このため、フラックス洗浄の難易度が高くなっており、洗浄不良の割合が増大するおそれがある。
また、狭ピッチの電極端子に、はんだボール搭載法によってはんだボールを形成する場合、はんだボールの小径化が望まれる。しかしながら、はんだボールの小径化は、技術的に困難である。たとえ、はんだボールを小径化することができたとしても、製造中に所定径のはんだボールの回収率が低下すること等に起因して、製造コストが著しく上昇する。
一方、はんだペースト印刷法によってはんだを形成する場合、微細パターンが形成されたマスクによる印刷では、印刷歩留りが低下する。さらに、バンプとして必要な高さの維持が困難である。したがって、多ピン化、狭ピッチ化された電極端子に対して、はんだペースト印刷法によってはんだを形成することは非常に困難である。
狭ピッチ接続という観点では、スタッドバンプやメッキバンプを集積回路の電極上に形成し、対向する電極を加熱及び加圧し、さらに超音波振動を加えて、金属の固相拡散現象によりバンプ同士もしくはバンプと対向電極とを一体化させることも考えられる。しかし、高い圧力や超音波振動の印加のため、バンプ直下に形成される素子や配線層が損傷するおそれがある。
また、スタッドバンプはエリアアレイで形成することが難しく、多ピン化の面で不利である。加えて、エリアアレイのスタッドバンプは、コストの面でも実用的ではない。
それゆえ、フラックス洗浄後の残渣による信頼性低下を抑制でき、低コストで微細接続でき、過大な応力を加えることなく実装できる新しい実装技術が要望されている。
日本国特許第２８０７９４０号（以下、特許文献１と呼ぶ。）には、低コストで微細接続でき、過大な応力を加えることなく接続でき、フラックス洗浄が不要な、新しい導電性接着剤が提供されている。この導電性接着剤は、樹脂成分と、該樹脂成分中に含有されるフラックス材料及びはんだ粒子と、からなる。
特許文献１に記載の導電性接着剤を、第１の電子デバイスと第２の電子デバイスとの接合面全域に供給し、加熱処理する。この際、フラックス材は、はんだ粒子が電子デバイスの電極端子に付着することを促進させ、導電性接着剤の樹脂成分は、硬化する。したがって、電子デバイス間の電気的接続と、機械的接続と、絶縁材の封入と、を一括して行うことができる。
この方法では、加熱処理中に、はんだ粒子が凝集し、はんだ粒子同士の少なくとも一部分が金属接合によって成長する。その結果、電極端子間の電気的導通が得られる。
また、銀、銀、銅、ニッケルなどの導電性粒子を含む導電性接着剤を硬化させ、樹脂成分の収縮力によって、粒子同士を接触させて電極端子間を電気的に接続する技術もある。しかし、当該技術と比較すると、特許文献１に記載の技術では、接続部の電気抵抗が比較的小さいため、電子部品の動作特性の面で有利であると考えられる。
しかし、特許文献１に記載の導電性接着剤を用いる電子部品の実装方法には、
いくつかの課題を有している。
一課題として、はんだ粒子が過度に成長することにより、隣接するはんだバンプ同士が一体化してしまう現象（いわゆる、端子間ブリッジ）が発生するということが挙げられる。また、はんだ粒子の成長が不足し、対向する電極間が導通されない現象（いわゆる、未接合バンプ）が発生するという課題もある。
円形の電極端子直径が電極端子間ピッチの２分の１程度の場合において、導電性接着剤中のはんだ粒子の含有率（体積含有率）に着目した実験が行われた。その結果によれば、はんだ粒子の体積含有率が４０％を超えると、端子間ブリッジの発生が顕著となることがわかった。一方、はんだ粒子の体積含有率が１５％未満の場合、未接合バンプの発生が顕著になる。
端子間ブリッジや未接合バンプは、はんだ粒子含有率の適正値からのずれ以外の要因でも発生する。その要因の例として、はんだ粒子の分布の均一性、導電性接着剤中の分散の均一性、加熱中における接合領域での温度分布の均一性などが挙げられる。このように、接合の安定性の面で課題がある。
また、別の課題として、電極端子の接続に寄与しない無用なはんだ粒子が凝集して残留することが挙げられる。このような無用なはんだは、第１の電子デバイスの電極端子と第２の電子デバイスの電極端子との接続に寄与する、隣接する有用なはんだバンプ同士の間に形成されている。この種の残留粒子は、加熱処理中、いずれの電極端子からも比較的遠い位置にあるはんだ粒子が、上記の有用なはんだバンプに取り込まれず、孤立して凝集した結果として発生する。無用な残留粒子が発生した場合、残留粒子と樹脂成分との界面が亀裂の伝播経路となる。そのため、亀裂の伝播が早まったり、クラック発生の起点となったりする。このように、接合体の信頼性が低下することになる。
さらに別の課題としては、電極端子の配置が一様ではなく、粗密な領域がある場合、端子間ブリッジや未接合バンプや残留粒子の発生等が起こりやすいということが挙げられる。このような不具合は、電極端子が密に配置された領域と電極端子が疎に配置された領域とで、導電性樹脂中におけるはんだ粒子の適正な体積含有率が異なるということに起因して生じる。
具体的には、はんだ粒子含有率が電極配置の密な領域に対して適正である場合、電極配置が疎な領域では、一電極端子あたりに供給されるはんだ粒子の量が過剰となる。そのため、端子間ブリッジや粒子の残留が発生し易くなる。
逆に、はんだ粒子含有率が電極配置の疎な領域に対して適正である場合、配置密度が密な領域では、はんだ粒子が不足するため、バンプの未接合が生じ易い傾向にある。
日本国特許第２８０７９４０号
本発明の目的は、上述した課題のいずれかを解決する電子部品の実装方法及び電子部品実装用構造体を提供することにある。その目的の一つは、電子部品の信頼性を損なう要因となる端子間ブリッジや未接合バンプや残留粒子の発生を抑制することができる電子部品の実装方法等を提供することである。
本発明の一形態に係る、電子部品の実装方法は、第１の接合面に複数の第１の電極端子が配列された第１の電子部品又は基板と、第２の接合面に複数の第２の電極端子が配列された第２の電子部品又は基板と、を接合する際に、第１の接合面と第２の接合面とを接合すると共に、互いに対応関係のある第１の電極端子と第２の電極端子とを電気的に接続する。そして、第１の接合面又は／及び第２の接合面の電極端子の表面と接触し、電極端子からはり出す部分を有する吸引膜であって、導電性粒子が吸着する吸引膜を形成する工程と、第１の接合面と第２の接合面との間に、導電性粒子を含有する導電性接着剤を供給する工程と、吸引膜の融点及び導電性粒子の融点以上まで昇温する工程と、を含んでいる。
本発明の別の形態に係る、電子部品の実装方法は、第１の接合面に複数の第１の電極端子が配列された第１の電子部品又は基板と、第２の接合面に複数の第２の電極端子が配列された第２の電子部品又は基板と、を接合する際に、第１の接合面と第２の接合面とを接合すると共に、互いに対応関係のある第１の電極端子と第２の電極端子とを電気的に接続する。そして、第１の接合面と第２の接合面との間に、導電性粒子を分散して含有するフィルム状の導電性接着剤を供給する工程と、フィルム状の導電性接着剤の片面又は両面に、電極端子の表面と接触し、電極端子から張り出す部分を有する吸引膜であって、導電性粒子が吸着する吸引膜を形成する工程と、吸引膜の融点及び導電性粒子の融点以上まで昇温する工程と、を含んでいる。
また、本発明の一形態に係る電子部品実装用構造体は、第１の接合面に複数の第１の電極端子が配列された第１の電子部品又は基板と、第２の接合面に複数の第２の電極端子が配列された第２の電子部品又は基板と、を備えている。そして、第１の接合面と第２の接合面とが接合されていると共に、互いに対応関係のある第１の電極端子と第２の電極端子とが導電性粒子によって電気的に接続されている。また、第１の接合面と第２の接合面との間には、導電性粒子を含有する導電性接着剤がフィルム状に形成されている。さらに、フィルム状の導電性接着剤の表面であって、第１の電子部品又は基板に接する面と第２の電子部品又は基板に接する面の少なくとも一方の面に、導電性粒子が吸着する吸引膜が形成されている。
本発明の上記及び他の目的、特徴、利点は、本発明を例示した添付の図面を参照する以下の説明から明らかとなろう。
関連技術に関する電子部品の実装構造の構成を示す断面図である。 本願発明の第１の実施形態である電子部品の実装方法を示すステップ図である。 電子部品の接合面に形成される吸引膜の配置の一例を示す平面図である。 電子部品の実装方法における、加熱プロファイルの一例を示すグラフである。 本願発明の第１の実施形態である電子部品の実装方法の、他の形態を示す模式的断面図である。 本願発明の第１の実施形態である電子部品の実装方法の、他の形態を示す模式的断面図である。 電子部品の実装方法における、加熱プロファイルの別の例を示すグラフである。 本願発明の第２の実施形態である電子部品の実装方法の一例を示す模式的断面図である。 本願発明の第２の実施形態である電子部品の実装方法の一例を示すステップ図である。 本願発明の第２の実施形態である電子部品の実装方法の別の例を示す模式的断面図である。 本願発明の第２の実施形態である電子部品の実装方法のさらに別の例を示す模式的断面図である。 本願発明の第２の実施形態である電子部品の実装方法の別の例を示すステップ図である。 本願発明の第３の実施形態の電子部品の電極端子、及びダミー電極の配置を示す平面図である。 図１３Ａに示す電極端子及びダミー電極に形成された吸引膜を示す平面図である。 第３の実施形態における、実装後の電子部品の模式的断面図である。 電子部品の接合面に形成される吸引膜及びダミー電極の一例を示す平面図である。 第４の実施形態における、実装後の電子部品の模式的断面図である。
符号の説明
１０ 第１の電子部品又は基板
１１ 電極端子（第１の電子部品又は基板側）
１２ 絶縁膜（第１の電子部品又は基板）
２０ 第２の電子部品又は基板
２１ 電極端子（第２の電子部品又は基板側）
２２ 絶縁膜（第２の電子部品又は基板）
３０ 第２の導電性接着剤
３１ はんだ粒子
３２ 樹脂成分
４０ フィルム状の導電性接着剤
４１ はんだ粒子
４２ 導電性接着剤（フィルム状）の樹脂成分
５１ 導電性接着剤の樹脂成分（第１の電子部品又は基板へ供給）
５２ 導電性接着剤の樹脂成分（第２の電子部品又は基板へ供給）
５３ 導電性接着剤（第１の電子部品又は基板へ供給）
５４ 導電性接着剤（第２の電子部品又は基板へ供給）
６１ ダミー電極（第１の電子部品又は基板側）
６２ ダミー電極（第２の電子部品又は基板側）
１０１ 吸引膜（第１の電子部品又は基板側）
１０２ 吸引膜（第２の電子部品又は基板側）
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
本願発明は、特に、フリップチップ方式で電子部品を実装する場合に適用して好適である。
［第１の実施形態］
図２（１）〜（５）は、本実施形態に係る電子部品の実装方法を示すステップ図である。
まず、図２（１）に示すように、パッケージ基板１０を用意する。パッケージ基板１０の表面には、直径が１２０μｍの円形の電極端子１１が、２５０μｍの等間隔で格子状に配設されている。また、電極端子１１以外のパッケージ基板１０の表面部分は、ソルダーレジスト（絶縁膜）１２で覆われている。これにより、露出している配線が、はんだ等の導電材料の介在によってショートしないように保護されている。
電極端子１１上には、吸引膜１０１が、電極端子１１からはり出すように形成されている。なお、図２では、パッケージ基板１０の裏面（上記の表面とは反対側の面）に配設される電極端子は図示していない。当該電極端子は、パッケージの外部との接続に用いられる。
パッケージ基板１１の厚み方向から見た吸引膜１０１の形状を、図３に示す。吸引膜１０１は、格子状に並んだ電極端子上から、当該電極端子に隣接する４つの電極端子が位置する方向から４５°傾斜した方向に向かって、はり出している。つまり、各電極端子からの距離が比較的遠い領域、いわば電極の配置密度が比較的低い領域へ向かって、吸引膜１０１が形成されている。本実施形態では、吸引膜１０１の、各電極端子の端部からのはり出し量（Ｌ）を、４５μｍとした。
なお、本実施形態では、吸引膜１０１は、電極端子１１の全域を覆っているが、必ずしも電極端子１１の全域を覆う必要はない。吸引膜１０１は、電極端子１１の一部を覆っていれば良い。
吸引膜１０１は、導電性粒子としてはんだ粒子を含有する第１の導電性接着剤によって形成される。具体的には、上記の吸引膜１０１と同一の形状の開口を有するメタルマスクを用いて、第１の導電性接着剤をスクリーン印刷法によってパッケージ基板１０上に供給する。その後、第１の導電性接着剤を乾燥させて、吸引膜１０１が形成される。
はんだ粒子は粒子直径が１６μｍ以下の錫／ビスマス（ＳｎＢｉ）合金であり、その組成はＳｎ４０ｗｔ％Ｂｉと共晶組成（Ｓｎ５７ｗｔ％Ｂｉ）よりも錫含有量が多い組成とした。
なお、本実施形態において、半導体チップと基板との接続に用いる後述の第２の導電性接着剤に含有されているはんだ粒子が、ＳｎＢｉ合金（共晶組成）からなるものとしている。そして、吸引膜の材質としては、そのＳｎＢｉ合金との濡れ性を考慮して、同一の金属種を選択した。しかし、吸引膜の材質は、第２の導電性接着剤中のはんだ粒子と同じ金属種に限定されず、当該はんだ粒子との濡れ性、および当該はんだ粒子の融点を考慮して適宜選択される。
つまり吸引膜は溶融したはんだに対する濡れ性が高く、溶融したはんだ粒子は吸引膜に吸引（吸着）される。なお、吸引膜は、第２の導電性接着剤中のはんだ粒子の融点よりも高い融点を有する。また、吸引膜の融点は、第２の導電性接着剤の樹脂成分の硬化温度より低いものとする。
また、吸引膜の形成方法については、本実施形態で用いたスクリーン印刷法に限定されず、例えばインクジェットによる吹き付けや、スパッタリングなどを用いても良い。
次に、第２の導電性接着剤３０を介して、パッケージ基板１０に半導体チップ２０を搭載する（図２（２）参照。）。
具体的には、まず、スクリーン印刷法を用いて、パッケージ基板１０の搭載面（第１の接合面）全体に第２の導電性接着剤３０を供給する。その後、パッケージ基板の電極端子１１と、半導体チップ２０の電極端子２１と、が同じ位置になるように、半導体チップ２０を位置合わせするとともに、第２の導電性接着剤３０上に半導体チップ２０を搭載する。
本実施形態では、ペースト状の第２の導電性接着剤を介して半導体チップ２０を搭載するため、チップ搭載時の反発応力が非常に小さい。そこで、高さ方向に対する位置を制御して、半導体チップ２０を搭載した。
第２の導電性接着剤３０は、エポキシ系樹脂をベースとしており、その中にフラックス活性作用を有する剤とはんだ粒子とを含有している。フラックス活性作用を有する剤は、（メタ）アクリル酸やマレイン酸などの不飽和酸、蓚酸やマロン酸などの有機二酸、クエン酸のような有機酸、トリメリット酸、テトラメリット酸、およびキレート剤などのうちの少なくとも１つ有している。
第２の導電性接着剤は、前述のように、錫／ビスマス（ＳｎＢｉ）共晶組成（融点：１３９℃）で粒子直径が１６μｍから２５μｍのはんだ粒子を、導電性粒子として含有している。はんだ粒子の体積含有率は３５％である。なお、導電性粒子は、ＳｎＢｉ共晶合金に限定されず、導電性接着剤の樹脂成分の硬化特性を考慮して設計されたＳｎＢｉ共晶以外のＳｎＢｉ合金、または錫／インジウム合金、錫／銀合金などの他の合金系の材料であっても良い。また、はんだ粒子の粒子直径は、上記の値に限定されず、接続ピッチ等に応じて適宜選択される。また、はんだ粒子の体積含有率は３５％に限定されず、２０％以上４０％以下の範囲であれば好適である。
なお、半導体チップ搭載の前処理として、パッケージ基板１０又は／及び半導体チップ２０の表面を、プラズマ処理などによって浄化することが好ましい。これにより、後述の加熱工程において、はんだ粒子の、吸引膜もしくは電極端子に対する吸着及び濡れの効果が促進される。本実施形態では、パッケージ基板１０と半導体チップ２０との両方に、アルゴンプラズマ処理を施した。
次に、加熱工程を実施する。加熱プロファイルとしては、２ステップ、もしくは３ステップのプロファイルが適している。
本実施形態では、図４に示すように、２ステップの加熱プロファイルを採用した。図中のＴａは、第２の導電性接着剤中のはんだ粒子の融点である。本実施形態において、Ｔａは、ＳｎＢｉ共晶の融点である１３９℃となる。また、図中のＴｂは、吸引膜の融点である。本実施形態において、Ｔｂは、約１７０℃である。
そこで、第１の加熱ステップの温度（Ｔ１）を１５０℃に設定し、７秒間（ｓ１）維持した。その後、第２の加熱ステップの温度（Ｔ２）として２１０℃まで加熱し、２０秒間（ｓ２）維持した後、冷却した。
図２（３）及び図２（４）は、第１の加熱ステップ（Ｔ１）中における、パッケージ基板１０と半導体チップ２０との接合部の概略的断面図である。
温度がはんだの融点を超えた段階で、はんだ粒子３１同士が凝集し、一体化していく。このとき、はんだ粒子３１は、半導体チップの電極端子２１及びパッケージ基板の吸引膜１０１に吸着し、第２の導電性接着剤３０中のはんだ粒子３１は、電極端子部へ集まる。そして、対応する電極端子間に吸着されたはんだ同士が一体化して、電極端子同士がはんだを介して電気的、機械的に接合されることになる（図２（４）参照。）。
次に、第２の加熱ステップの温度まで加熱して、吸引膜１０１を溶融させる。溶融した吸引膜１０１は、表面エネルギーを最も小さくしようとするため、はんだ粒子の凝集によって形成されたはんだ接続部と一体化する（図２（５）参照。）。その後、樹脂成分３２を完全硬化させるために、１５０℃で、１時間の硬化処理を実施する。
このように、吸引膜１０１は、製造プロセスの途中で接続部に取り込まれて、その痕跡をなくす。このようにして、実装後の実装体において、はんだ粒子と電極部との吸着能力の向上と、対応していない電極端子間の絶縁性と、を両立することができる。はんだ粒子の電極端子への吸着能力の向上は、どの電極にも帰属しない残留はんだ粒子発生の抑制を示し、接続信頼性の向上につながる。
本実施形態においては、パッケージ基板１０上にのみ吸引膜１０１を形成したが、図５に示すように、半導体チップ２０側にのみ、吸引膜１０２を形成しても良い。
また、図６に示すように、パッケージ基板１０と半導体チップ２０の両方に吸引膜１０１，１０２を形成しても良い。両方に吸引膜を形成する場合（図６）には、片方に吸引膜を形成する場合（図５）と比較して、はんだ粒子の吸着能力がより向上する。また、パッケージ基板１０と半導体チップ２０とに形成される吸引膜の形状は、必ずしも同一である必要はない。
吸引膜１０１は、電極端子から比較的遠い領域にあるはんだ粒子が吸引膜１０１と接触しやすい形状であり、かつ隣接した電極端子上の吸引膜に吸着されたはんだ粒子同士が橋渡しとなって電極端子間ブリッジを形成しないような形状であることが重要である。
本実施形態では、それぞれの電極端子に対して、最近接電極端子の中心同士を結ぶ方向から４５°傾斜した方向に、吸引膜がはり出している。これにより、各電極端子から比較的遠い領域付近にあるはんだ粒子が、吸引膜に吸着され、取り込まれる確率を上げている。
吸引膜１０１の、電極端子からのはり出し量（Ｌ）は、隣接した電極端子に形成される吸引膜同士の距離（Ｄ）を考慮して決定した（図３参照。）。吸引膜同士が過度に接近すると、後の工程で、それぞれの吸引膜に吸着されるはんだ粒子が接触し、一体化する。もしくは、はんだ粒子が２つの吸引膜に接触して、ブリッジを起こしてしまう。そのため、実際に実験を行った結果により、隣接した吸引膜同士の距離（Ｄ）は、はんだ粒子の直径の３倍以上であることが好ましい。したがって、本実施形態においては、吸引膜の、電極端子からのはり出し量（Ｌ）を４５μｍに設定した。
このように、吸引膜と最近接電極端子、または吸引膜同士の最小距離が、第２の導電性接着剤に含まれるはんだ粒子の直径の３倍以上であることが好ましい。これにより、吸引膜に吸着したはんだ同士の間でブリッジが形成されることを防ぐことができる。
次に、加熱プロセスおよび第２の導電性接着剤の設計について述べる。
本発明は、一旦形成した吸引膜が、加熱過程で溶融したはんだ粒子の吸着を促進する働きを有している。吸引膜は、最終的にはバンプ接続部に取り込まれて、信頼性の高い接続構造が維持されることを特徴としている。このプロセスを実現するには、第２の導電性接着剤を構成する樹脂成分の設計、および当該第２の導電性接着剤と加熱プロセスとのマッチングが重要である。
具体的には、はんだが溶融、凝集している段階から、吸引膜が溶融してはんだ接続部に取り込まれるまでの間、第２の導電性接着剤中の樹脂は低粘度を維持している必要がある。これは、はんだ粒子や吸引膜の移動を妨げないようにするためである。
したがって、加熱プロセスにおいて、吸引膜のはんだ接続部への吸収が完了するまでの間は、樹脂の粘度が１［Ｐａ・ｓ］以下（より好ましくは、０．１［Ｐａ・ｓ］以下）であることが望ましい。このような状況を作り出すプロセス側のアプローチとして、図４に示す加熱プロセスにおいて、良好なはんだ粒子の凝集挙動を維持しつつ、加える熱エネルギーはなるべく抑えて樹脂の硬化を遅らせることが考えられる。そのような観点で前記の加熱プロファイルを設定している。
本実施形態で用いた２ステップの加熱工程以外に、３ステップの加熱工程（図７参照。）も有効である。
３ステップの加熱工程では、まず、はんだ融点よりも高い第１の温度（Ｔ１）で数秒間維持し、その後第３の温度（Ｔ３）として、吸引膜の融点の温度より若干高い温度で数秒間維持する。そして、さらに加熱した後、冷却する。
つまり、吸引膜の融点より若干高い温度（Ｔ３）で数秒維持することにより、樹脂の粘度の上昇を抑えながら、より確実に吸引膜がバンプ接続部に取り込まれる。
また、第２の導電性接着剤に含有される樹脂は活性成分を含んでいることが好ましい。これにより、第２の導電性接着剤に含有されているはんだ粒子表面の酸化膜が速やかに除去される。したがって、はんだ粒子の良好な凝集、一体化を実現することができる。
上記のように、第１の実施形態においては、表面の全領域に複数の電極端子が配置された半導体チップ（第２の電子部品又は基板）２０と、半導体チップ側電極端子に対応した複数の電極端子１１が配置されたパッケージ基板（第１の電子部品又は基板）１０とを、電気的接続するフリップチップ実装の一方法を示している。この際、半導体チップ２０とパッケージ基板１０との間に介挿する第２の導電性接着剤に含有されているはんだ粒子が、電極端子部へ凝集し、一体化することを利用して、電極間が電気的に接続される。これと同時に、半導体チップ２０とパッケージ基板１０の隙間に、樹脂が封入される。
なお、その過程において、パッケージ基板１０の電極端子１１付近に、電極端子１１からはり出すように吸引膜を形成することによって、加熱工程におけるはんだ粒子の凝集、一体化段階において、電極端子へはんだ粒子がより確実に、かつ安定的に吸着される。
本実施形態に係る電子部品の実装方法では、第１の電子部品又は／及び第２の接合面の電極端子の表面と接触し、当該電極端子からはり出す形状の吸引膜を形成する。この吸引膜は、電極端子からはり出し部分が、隣接する電極端子に形成された吸引膜同士で重ならないように形成されている。吸引膜は電極端子からはり出しているため、はんだ粒子が凝集、一体化する加熱過程の際に、はんだ粒子と接触、吸着する確率が高くなる。したがって、どの電極端子にも帰属しない残留粒子、浮遊粒子の発生が抑制される。また、亀裂の伝播経路になりやすい樹脂と金属（はんだ）の界面が少なくなるため、接続信頼性が向上する。
また、電極端子ごとのはんだ粒子の吸着量がより制御されるため、端子間ブリッジや未接合の発生が抑制される。さらに、繰り返し使用される際にも、接合部の安定性が向上する。これらの効果によって、実装するための条件がより広くなり、より安定して電子部品を生産することができる。その結果、電子部品を実装した実装体の歩留まりが向上する。
［第２の実施形態］
図８は、第２の実施形態に係る電子部品の実装方法を説明するための概略図である。
半導体チップ２０とパッケージ基板１０との接続は、第１の実施形態と同様に実施される。本実施形態における実装方法が、第１の実施形態の実装方法と大きく異なるところは、フィルム状の導電性接着剤４０が用いられ、当該フィルム状の導電性接着剤４０の表面に吸引膜１０３が形成されている点である。
なお、図８に示すように、半導体チップ２０に接する面とパッケージ基板１０に接する面の少なくとも一方の面に、吸引膜１０３を形成した。本実施形態では、パッケージ基板１０に接する面にのみ吸引膜を形成した。なお、吸引膜の形状については、第１の実施形態と同様であるため、その説明を省略する。
本実施形態に係る実装方法のステップ図を、図９に示す。
まず、はんだ粒子を分散して含有したフィルム状の導電性接着剤４０を用意する。このフィルムは厚さ１００μｍであり、ＳｎＢｉ共晶のはんだ粒子の体積含有率は３０％である。フィルム状の導電性接着剤４０に、印刷法を用いて、吸引膜を形成する。吸引膜は、Ｓｎ４０Ｂｉ合金のはんだ粒子を含有する第１の導電性樹脂ペーストを印刷、乾燥させることで形成される。
なお、フィルム状の導電性接着剤４０は、ＰＥＴ（ポリエチレンテレフタレート）のベースフィルム状に形成し、吸引膜を形成後もＰＥＴの保護フィルムを被せ、保管環境下でフィルムの表面が汚染されないようにする。
次に、パッケージ基板１０上に別の導電性接着剤の樹脂成分５１を薄く塗布し、フィルム状の導電性接着剤４０を搭載する（図９（１）参照。）。このとき、パッケージ基板の電極端子１１と導電性接着剤フィルム４０上の吸引膜１０３とを位置合わせする。上述のように、別の導電性接着剤の樹脂成分５１を薄く塗布することで、パッケージ基板表面、および導電性接着剤フィルム表面の凹凸を平滑化することができる。これにより、ボイドの発生を抑える効果がある。
次に、半導体チップ２０の前面に別の導電性接着剤の樹脂成分を塗布したものを、パッケージ基板１０と相対すべき電極端子同士が同じ位置になるよう認識マークを用いて位置合わせの上、導電性接着剤フィルムの上に搭載する。
半導体チップ２０上に塗布する樹脂も、前記のパッケージ基板表面に供給する樹脂と同じく表面凹凸のキャンセルによるボイド抑制が目的である。
第１の実施形態では、ペースト状の導電性接着剤を供給したため、位置制御で半導体チップ２０を搭載する必要があったが、本実施形態においては、導電性接着剤をフィルム状で供給しているため、搭載時の反発力を得ることができ、荷重制御での搭載が可能になることで、より安定したプロセスとなる。
その後、加熱を行う。本実施形態において、加熱プロセスは、図７に示す３ステップのプロファイルを用いた。第１の加熱工程では、１５０℃（Ｔ１）で、１０〜１５秒間維持した。これは、フィルム状の導電性接着剤を用いているため、当該導電性接着剤を所定の粘度まで下げるのに、時間を要するためである。
次に、第２の加熱工程として、１８５℃（Ｔ３）で、１０〜１５秒間維持した。その後、第３の加熱工程として、２１０℃で、２０秒間加熱した後、冷却した。
上記のように、第２の加熱工程における温度（Ｔ３）では、樹脂成分の粘度上昇が抑えられた状態で、吸引膜が溶融する。溶融した吸引膜は、はんだ接続部と一体化するため、局部的に応力が集中する部位のない良好なはんだ接合部を形成することができる。
また、図１０に示すように、フィルム状の導電性接着剤４０の半導体チップ２０と接する方の面に吸引膜１０４を形成してもよい。さらに、図１１に示すように、フィルム状の導電性接着剤４０の両面に、それぞれ吸引膜１０３，１０４を形成してもよい。
本実施形態では、フィルム化した導電性接着剤４０とパッケージ基板１０、および半導体チップ２０の界面に別の導電性接着剤の樹脂成分５１，５２を供給した。しかし、図１２（１）〜（３）に示すように、別の導電性接着剤の樹脂成分５１，５２の代わりに、はんだ粒子を含有したペースト状の導電性接着剤５３，５４を供給して、半導体チップ２０を実装しても良い。
上記のように、フィルム状の導電性接着剤を用いた場合、フィルム状の導電性接着と、半導体チップ又は／及び基板と、の間にペースト状の導電性接着剤を供給することで、ボイドの発生を抑制する効果がある。また、ペースト状の導電性接着剤の代わりに、別の導電性接着剤の樹脂成分を供給することで、接合面の凹凸に起因するボイドの発生を抑制する効果がある。
また、本実施形態の電子部品の実装方法によれば、フィルム状の導電性接着剤を使用するため、導電性接着剤の供給量が均一化するため、容易に導電性接着剤を供給することができる。また、第１の実施形態では、ソルダーレジストやパシベーション膜のために凹凸が形成されている電極端子部へ吸引膜を形成した。しかし、本実施形態では、より平坦な表面を有するフィルム状の導電性接着剤上へ吸引膜を形成するため、半導体チップの実装がより容易になる。
［第３の実施形態］
第３の実施形態は、半導体チップ２０とパッケージ基板１０が、はんだ粒子を含有した第２の導電性接着剤を介してフリップチップ接続される点において第１の実施形態と同一である。さらに、電極端子サイズ、電極端子間隔などは第１の実施形態と同一である。
図１３Ａ及び図１３Ｂは、本実施形態で用いられるパッケージ基板の模式的平面図である。図１３Ａでは、パッケージ基板の電極端子１１の配置を示しており、図１３Ｂでは、電極端子１１に吸引膜１０１が形成された後の、パッケージ基板の外観が示されている。
本実施形態において、図１３Ａに示すように、電極端子１１がマクロ的に見て一様（規則的）に配置されておらず、電極端子が配置されていない領域が存在する。
そこで、本実施形態においては、パッケージ基板１０および半導体チップ２０の電極端子の配置が疎な領域に、電極端子として機能しないダミー電極６１を配置している。
電極端子の配置が疎な領域の近傍の電極端子には、供給されるはんだ粒子の量が過剰になり、電極端子間ブリッジを招く可能性が高まる。しかし、本実施形態のように、ダミー電極６１を配置することで、余分なはんだ粒子をダミー電極に吸着させることができる。これにより、電極端子間ブリッジの発生を回避することができる。
本実施形態においては、ダミー電極６１のサイズを電極端子１１と同じ直径１２０μｍとした。また、電極端子上と同様に、ダミー電極上にも吸引膜１０１を形成する（図１３Ｂ参照。）。これにより、吸引膜１０１が接合面全体に整然と並んだ状況を作り出すことができる。その結果として、図１４に示すように、ダミー電極６１，６２同士がはんだで接合された、良好な接合体を得ることが出来る。
本実施形態においては、電極端子と同一サイズのダミー電極を、電極端子と同一ピッチで配置した。しかし、ダミー電極のサイズ、配置などは、電極端子のレイアウトなどに応じて適宜選択することができる。また、ダミー電極上に吸引膜を形成するか否かの決定も、電極端子のレイアウトなどに応じて適宜選択することができる。
本実施形態では、電極端子は、接合面の全領域において、配置密度が均一ではない。つまり、一例として、図１３Ａに示すように、マクロ的に見ても電極端子の配置が不均一になっている。このような場合、有効な電極端子としては機能しないダミー電極を、電極端子の配置密度が比較的疎な場所に適宜設けることが好ましい。これにより、溶融したはんだ粒子が凝集、一体化する際に、余分なはんだ粒子がダミー電極部に吸着される。したがって、どの電極端子にも帰属しない残留はんだ粒子の発生を抑制することができる。
なお、このダミー電極上、もしくはダミー電極の位置に相当するシート状の導電性接着剤上に、吸引膜を形成することで、余剰のはんだ粒子はダミー電極へ効率よく吸着される。
［第４の実施形態］
第４の実施形態は、吸引膜とダミー電極とを形成する工程を含む電子部品の実装方法の他の実施形態である。
図１５には、半導体チップ上の電極端子２１、ダミー電極６２、及び吸引膜の配置が示されている。直径１２０μｍの電極端子２１が、２５０μｍ間隔で格子状に配設されている。そして、格子の隙間の中央位置に、直径１００μｍのダミー電極６２が配置されている。
また、電極端子上に形成された吸引膜１０１は、当該電極端子に隣接する２つの電極端子２１の方向に向かってはり出している。吸引膜１０１は、電極端子の端部から６０μｍはり出している。
図では、ダミー電極上に吸引膜が形成されていないが、ダミー電極上にも適宜吸引膜を形成してもよい。
第１の実施形態と同様のプロセスで実装された後の接続部断面（電極端子中心とダミー電極中心を結ぶライン上）を、図１６に示す。半導体チップ２０上のダミー電極には、余分なはんだ粒子が吸着されている。このようにすることで、はんだ接続部間に、どの電極端子にも帰属しない残留粒子の発生を抑制し、接続信頼性を高めることができる。また、格子状に配設された電極端子間隙間の中央部にあるはんだ粒子が最も不安定であり、近接の電極端子に取り込まれる際の不確実性が最も高い。そこで、本実施形態のように、吸引膜に加えダミー電極を適宜配設することで、残留粒子発生の抑制効果を高めることができる。
また、本実施形態において吸引膜同士もしくは吸引膜と電極が最も接近する箇所は、電極端子からはり出した吸引膜とダミー電極の隙間（図１５に示すＤの部分）である。吸引膜同士もしくは吸引膜と電極が最も接近する箇所は、はんだ粒子直径の３倍以上であることが望ましい。
なお、本実施形態では、半導体チップ２０側のみダミー電極６２を形成したが、パッケージ基板１０上に、もしくはその両方にダミー電極を形成することができるのは言うまでもない。
また、第２の導電性接着剤に含まれているはんだ粒子と、電極端子部もしくはシート状の導電性接着剤上に形成される吸引膜と、の主要構成元素を同一にすることが好ましい。これにより、はんだ粒子が凝集、一体化してなる接合バンプと、溶融した吸引膜と、がスムーズに一体化する。したがって、接合バンプに新たな界面が形成されることがないため、接合信頼性がより安定する。さらに、溶融はんだ粒子が吸引膜に対して良好な濡れ性を発現する。
以上、本願発明の実施形態を図面により詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、実施形態で示した各電極端子の寸法や間隔等の具体的数値、導電体材料や導電性接着剤やはんだ粒子や吸引膜等の具体的材料、各電極端子や吸引膜の配設パターンやダミー電極の形状等、は一例を示したものであって、目的、用途等に応じて適宜変更することができる。
また、実施形態においては、半導体チップとパッケージ基板とのフリップチップ接合を例示したが、適用範囲はそれに制約を受けるものではない。本発明は、半導体チップ同士の接合、半導体パッケージとマザーボードの接合などにも適用可能である。
つまり、電子部品同士の接合、または基板同士の接合に対しても、本発明を適用することができる。
この出願は、２００７年１０月５日に出願された日本国特許出願番号第２００７−２６１５９６号を基礎とする優先権を主張し、参照によりその開示の全てをここに取り込む。
本発明の望ましい実施形態について提示し、詳細に説明したが、添付の特許請求の範囲の趣旨または範囲から逸脱しない限り、さまざまな変更及び修正が可能であることを理解されたい。

Claims (13)

  1. 第１の接合面に複数の第１の電極端子が配列された第１の電子部品又は基板と、第２の接合面に複数の第２の電極端子が配列された第２の電子部品又は基板と、を接合する際に、前記第１の接合面と前記第２の接合面とを接合すると共に、互いに対応関係のある前記第１の電極端子と前記第２の電極端子とを電気的に接続する、電子部品の実装方法であって、
    前記第１の接合面又は／及び前記第２の接合面の電極端子の表面と接触し、該電極端子からはり出す部分を有する吸引膜であって、導電性粒子が吸着する前記吸引膜を形成する工程と、
    前記第１の接合面と前記第２の接合面との間に、前記導電性粒子を含有する導電性接着剤を供給する工程と、
    前記吸引膜の融点及び前記導電性粒子の融点以上まで昇温する工程と、
    を含む、電子部品の実装方法。
  2. 第１の接合面に複数の第１の電極端子が配列された第１の電子部品又は基板と、第２の接合面に複数の第２の電極端子が配列された第２の電子部品又は基板と、を接合する際に、前記第１の接合面と前記第２の接合面とを接合すると共に、互いに対応関係のある前記第１の電極端子と前記第２の電極端子とを電気的に接続する、電子部品の実装方法であって、
    前記第１の接合面と前記第２の接合面との間に、導電性粒子を分散して含有するフィルム状の導電性接着剤を供給する工程と、
    前記フィルム状の導電性接着剤の片面又は両面に、前記電極端子の表面と接触し、前記電極端子から張り出す部分を有する吸引膜であって、前記導電性粒子が吸着する前記吸引膜を形成する工程と、
    前記吸引膜の融点及び前記導電性粒子の融点以上まで昇温する工程と、
    を含む、電子部品の実装方法。
  3. 前記第１の接合面と前記第２の接合面との間に、前記導電性粒子を分散して含有する前記フィルム状の導電性接着剤を供給する前記工程において、
    前記フィルム状の導電性接着剤の表面と、前記第１の接合面又は／及び前記第２の接合面と、の間に、ペースト状の導電性接着剤又は液状の絶縁性樹脂をさらに供給する、請求項２に記載の電子部品の実装方法。
  4. 前記吸引膜は、各々の前記電極端子に接触して形成される吸引膜同士が重ならないように形成される、請求項１から３のいずれか１項に記載の電子部品の実装方法。
  5. 前記吸引膜の融点が前記導電性粒子の融点よりも高い、請求項１から４のいずれか１項に記載の電子部品の実装方法。
  6. 前記吸引膜の融点及び前記導電性粒子の融点以上まで昇温する前記工程は、
    前記導電性粒子の融点以上、前記吸引膜の融点未満の温度まで昇温し、維持する第１の加熱ステップと、
    前記加熱工程より後に、吸引膜の融点以上まで昇温する第２の加熱ステップと、
    を含んでいる、請求項５に記載の電子部品の実装方法。
  7. 前記第２の加熱ステップの後、冷却する工程をさらに有している、請求項６に記載の電子部品の実装方法。
  8. 前記吸引膜と該吸引膜に最近接する前記電極端子との最短距離、又は前記吸引膜同士の最短距離が、前記導電性接着剤に含まれている前記導電性粒子の直径の３倍以上である、請求項１から７のいずれか１項に記載の電子部品の実装方法。
  9. 前記導電性接着剤に含まれている前記導電性粒子と前記吸引膜とは、主要構成元素が同一である、請求項１から８のいずれか１項に記載の電子部品の実装方法。
  10. 前記第１の接合面又は／及び前記第２の接合面において、前記吸引膜の形成に加え、有効な電極端子として機能しない少なくとも１個のダミー電極を設け、
    前記導電性粒子の融点以上まで昇温する際に、前記導電性接着剤中の余分な導電性粒子を前記ダミー電極に吸着させる、請求項１から９のいずれか１項に記載の電子部品の実装方法。
  11. 前記第１の接合面と前記第２の接合面とを対向させて、
    互いに対応関係のある前記第１の電極端子と前記第２の電極端子とを位置合わせする工程を、さらに有している、請求項１から１０のいずれか１項に記載の電子部品の実装方法。
  12. 前記導電性粒子がはんだ粒子である、請求項１から１１のいずれか１項に記載の電子部品の実装方法。
  13. 第１の接合面に複数の第１の電極端子が配列された第１の電子部品又は基板と、
    第２の接合面に複数の第２の電極端子が配列された第２の電子部品又は基板と、を備え、
    前記第１の接合面と前記第２の接合面とが接合されていると共に、互いに対応関係のある前記第１の電極端子と前記第２の電極端子とが導電性粒子によって電気的に接続されている電子部品実装用構造体であって、
    前記第１の接合面と前記第２の接合面との間に、前記導電性粒子を含有する導電性接着剤がフィルム状に形成されており、
    前記フィルム状の前記導電性接着剤の表面であって、前記第１の電子部品又は基板に接する面と前記第２の電子部品又は基板に接する面の少なくとも一方の面に、前記導電性粒子が吸着する吸引膜が形成されている、電子部品実装用構造体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101711499B1 (ko) * 2010-10-20 2017-03-13 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN106465549A (zh) * 2014-04-09 2017-02-22 通用汽车环球科技运作有限责任公司 用于增强的粘合剂结合的系统和方法
JP6588214B2 (ja) * 2015-03-19 2019-10-09 新光電気工業株式会社 電子部品装置と電子部品装置の製造方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5136365A (en) * 1990-09-27 1992-08-04 Motorola, Inc. Anisotropic conductive adhesive and encapsulant material
JPH10308413A (ja) * 1997-05-07 1998-11-17 Casio Comput Co Ltd 電子部品及び電子部品搭載モジュール
JPH10313167A (ja) * 1997-05-12 1998-11-24 Canon Inc 配線基板
JP2000271782A (ja) * 1999-03-24 2000-10-03 Matsushita Electric Ind Co Ltd 半田接合用の金属ペーストおよび半田接合方法
JP3769688B2 (ja) * 2003-02-05 2006-04-26 独立行政法人科学技術振興機構 端子間の接続方法及び半導体装置の実装方法
JP2006245189A (ja) * 2005-03-02 2006-09-14 Matsushita Electric Ind Co Ltd 半導体素子のフリップチップ実装方法及び実装構造体
WO2006098268A1 (ja) * 2005-03-16 2006-09-21 Matsushita Electric Industrial Co., Ltd. 導電性粒子を用いたフリップチップ実装方法およびバンプ形成方法
WO2006098196A1 (ja) * 2005-03-17 2006-09-21 Matsushita Electric Industrial Co., Ltd. 半導体チップを備えた実装体およびその製造方法
JP4887997B2 (ja) * 2006-09-19 2012-02-29 日本電気株式会社 電子部品の実装方法
WO2008075537A1 (ja) * 2006-12-18 2008-06-26 Panasonic Corporation 電極構造体およびバンプ形成方法

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