JP2013247361A - 基板接合方法及び基板リフロ処理装置 - Google Patents

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Abstract

【課題】バンプ連結部分の信頼性向上のための基板接合方法及び基板リフロ処理装置を提供する。
【解決手段】本発明は、第1基板の第1接続部と第2基板の第2接続部が電気的に連結されるように第1基板と第2基板を接合する基板接合方法を提供する。本発明による基板接合方法は、第1基板の第1接続部と第2基板の第2接続部とが接触された仮締結状態で第1接続部及び第2接続部に存在する湿気と酸化物を除去するための事前熱処理段階と、第1接続部と第2接続部が接合されるように溶融結合する溶融熱処理段階と、を含む。
【選択図】図1

Description

本発明は基板接合方法及び基板リフロ処理装置に関する。
高性能携帯機器は情報通信技術の発達によって、その需要が増加している。このような要求を満たすために使用される半導体製品の大容量化及び高性能化に対する要求は、続いて増加する趨勢である。このような需要に対応するために、半導体素子は持続的に高集積化が進行されて来た。
特に、最近では、高性能化及び大容量化のための手段としてもパッケージ技術が適用されるが、パッケージの構造でさえバンプ(bump)の使用が必須的となる位、バンプの適用範囲が広くなっている趨勢である。
従来では、半導体装置でバンプを適用する場合、多数のパッドが形成された半導体基板上に当該多数のパッドと整列された位置に多様な方法で多数のバンプを形成し、半導体装置が実装される基板や互いに異なる半導体装置同士を、バンプを利用して電気的に連結する。このような構造に形成された多数のバンプの間又はバンプと基板との間を堅固に連結するために、バンプを一定な温度に加熱して構造的又は電気的連結を達成する方法が採用されている。このようなバンプの連結を効率的に達成するために、多様な種類の金属材料が使用され、1つ又は2つ以上の合金材料を利用してバンプを連結する工程を最適化させている。特にバンプを効果的に熱処理するためにはフォーミング(forming)ガス雰囲気でバンプの熱処理を実施して複数のバンプ間の連結の信頼性を高くする努力がなされている。
しかし、従来の方法でバンプの連結を実施する場合、相変わらず信頼性の問題が残っている。すなわち、多数のバンプ連結における、連結部分及びその周囲に残っている空気や湿気、酸化物等の介入により連結部分の信頼性が低下して、電子部品や機器の信頼性が低下する問題がある。また、最近では、環境に対する配慮への重要性が増加することに伴い、環境配慮への要求を満たすためにバンプの形成に適用できる材料やガス等の使用に制限が存在するので、工程条件の制約によって、上記問題はさらに深刻となっている。
韓国特許公開第10−2011‐0026671号公報
本発明の目的はバンプ連結部分の信頼性向上のための基板接合方法及び基板リフロ処理装置を提供することにある。本発明の目的はここの記載に制限されることはなく、言及されないその他の目的は、下の記載から当業者に明確に理解され得る。
本発明の一側面によれば、第1基板の第1接続部と第2基板の第2接続部とが接触された仮締結状態で、前記第1接続部及び前記第2接続部に存在する湿気と酸化物を除去するための事前熱処理段階と、前記第1接続部と前記第2接続部が接合されるように溶融結合する溶融熱処理段階と、を含む基板接合方法が提供され得る。
また、前記第1接続部と前記第2接続部との中少なくともいずれか1つはソルダバンプ(Solder Bump)であり得る。
また、前記事前熱処理段階は前記ソルダバンプの融点温度より低い温度雰囲気で進行され、前記溶融熱処理段階は、前記ソルダバンプの融点温度と同一であるか、或いは高い温度雰囲気で進行され得る。
また、前記事前熱処理段階は大気圧より低い圧力で進行され得る。
また、前記事前熱処理段階はフォーミングガス又は不活性ガスを含む雰囲気で進行され得る。
また、前記溶融熱処理段階は大気圧より低い圧力雰囲気とフォーミングガス又は不活性ガスを含む雰囲気で進行され得る。
また、前記第1基板と前記第2基板との中少なくともいずれか1つは、印刷回路基板又は半導体チップが搭載された印刷回路基板又はフリップチップタイプの半導体チップを包含することができる。
本発明の一側面によれば、第1基板と第2基板とがソルダバンプを媒介して仮締結された状態で、前記ソルダバンプの融点温度より低い温度雰囲気で熱処理する事前熱処理段階と、前記ソルダバンプを通じて前記第1基板と第2基板とが接合されるように、前記ソルダバンプの融点温度と同一であるか、或いは高い温度雰囲気で熱処理する溶融熱処理段階と、を含む基板接合方法が提供され得る。
また、前記事前熱処理段階は大気圧より低い圧力で進行され、フォーミングガス又は不活性ガスを含む雰囲気ガスが一定の時間供給され得る。
本発明の一側面によれば、第1基板上にソルダバンプを媒介して第2基板が仮締結された基板結合体を、ローディング/アンローディングするインデックスモジュールと、前記インデックスモジュールとゲートバルブを通じて連結され、内部空間について大気圧と真空圧との選択的転換が可能であるロードロックチャンバーと、前記ロードロックチャンバーとゲートバルブを通じて連結され、前記基板結合体を搬送するための搬送装置が具備されたトランスファーチャンバーと、前記トランスファーチャンバーとゲートバルブを通じて連結され、前記基板結合体に対する基板接合工程を処理するリフロチャンバーと、及び前記リフロチャンバーで処理された前記基板結合体をクーリングするクーリングチャンバーと、を含む基板リフロ処理装置が提供されることができる。
また、前記リフロチャンバーは前記基板結合体が置かれる少なくとも1つのステージを有する真空チャンバーと、前記真空チャンバー内にフォーミングガス又は不活性ガスを供給するガス供給部と、前記基板結合体のソルダバンプを真空雰囲気でリフロする加熱手段と、及び前記加熱手段を制御する制御部と、を包含することができる。
また、前記制御部は前記加熱手段を前記ソルダバンプの融点温度と同一であるか、或いは高い温度に制御する前に前記ソルダバンプの融点温度より低い温度に制御することができる。
本発明によると、バンプ連結部分の信頼性を向上させることができる。
本実施形態による基板リフロ処理装置を示す構成図である。 リフロチャンバーの断面図である。 図1に図示された基板リフロ処理装置で処理される基板結合体を示す図面である。 本発明の基板接合方法を説明するためのフローチャートである。
本明細書で使用される用語と添付された図面は本発明を容易に説明するためのものであり、本発明を用語と図面とによって限定するためではない。本発明に利用される技術の中で、本発明の思想と密接な関連がない公知の技術に関する詳細な説明は省略する。本明細書に記載される実施形態は、本発明が属する技術分野で通常の知識を有する者に本発明を明確に説明するためのものであり、本発明を本明細書に記載された実施形態に限定するためのものではなく、本発明の範囲は本発明の思想を逸脱しない修正例又は変形形態を含むと解釈されなければならない。
以下では、本発明による基板接合方法及び基板リフロ処理装置の一実施形態に関して説明する。
図1は本実施形態による基板リフロ処理装置を示す構成図である。
本実施形態の基板リフロ処理装置1000は、パッケージ工程で被処理体に提供されたソルダバンプをリフロする工程を遂行する。ここで、後述の図3に示したように、被処理体とは、第1基板10と第2基板20とが複数のソルダバンプ14を媒介させることで仮締結された基板結合体1であり得る。一例として、第1基板10と第2基板20とは、電気基板又はチップマウンティング工程(chip mounting process)が遂行された半導体チップが実装された印刷回路基板又はフリップチップタイプの半導体チップ、若しくは半導体基板を包含することができる。電気基板は、例えば、印刷配線ボードPCB、印刷された回路ボード、難燃ガラス繊維(FR4)ボード、有機回路ボード、マザーボード、又は電気的コンポーネントをハウジングし、接続するための任意の単層又はマルチ層ボードであり得る。若しくは、電気基板は、セラミック基板、ハイブリッド回路基板、又は集積回路パッケージ、ポリイミドテープ、フレキシブル(flexible)回路、高密度相互接続ボード、又は電子モジュールであり得る。なお、電気基板は、他のフリップチップ及び他のアクティブ及びパッシブコンポーネント(passive component)を包含することができる。
図1を参照すれば、基板リフロ処理装置1000は、インデックスモジュール100及び工程処理部200を含む。
インデックスモジュール100は、基板リフロ処理装置1000の前方に配置される、設備前方端部モジュール(equipment front end module:EFEM)であり得る。インデックスモジュール100は、フレーム110と、その一側壁に基板結合体が積載されたキャリヤー122が安着されるロードポート120を含む。フレーム110の内部には、ロードポート120に安着されたキャリヤー122と工程処理部200との間で基板結合体を移送するために動作することができる移送ロボット130が提供される。移送ロボット130は、ロードポート120に置かれたキャリヤー122から1回の動作で少なくとも1枚ずつ基板結合体を搬出してロードロックチャンバー210へ各々搬入する。
工程処理部200は、インデックスモジュール100の後方に配置される。工程処理部200は、2つのロードロックチャンバー(loadlock chamber)210、搬送チャンバー(transfer chamber)230、リフロチャンバー240、クーリングチャンバー250、及び基板搬送装置(substrate transfer apparatus)220を含む。
工程処理部200は、中央に多角形状の搬送チャンバー230が配置され、インデックスモジュール100と搬送チャンバー230との間には、リフロ工程が遂行される基板結合体又はリフロ工程を終えた基板結合体が置かれるロードロックチャンバー210が配置される。通常、ロードロックチャンバー210は、2つ以上の異なる環境、例えば大気圧環境と真空環境との間での緩衝空間としての役割を果たし、工程処理するための基板結合体が一時的に待機するようになる。
また、搬送チャンバー230の各々の側面には、基板結合体に対して所定の工程を遂行するリフロチャンバー240及びクーリングチャンバー250が配置される。
リフロチャンバー240では、基板結合体のソルダバンプをリフロするリフロ工程が進行する。又、リフロチャンバー240では、基板結合体のソルダバンプをリフロする前にソルダバンプの融点温度より低い温度で熱処理する事前熱処理工程が進行され得る。本実施形態では、不純物除去のための事前熱処理工程とリフロ工程とがリフロチャンバー240で進行されることを例として説明した。しかし、不純物除去のための事前熱処理工程は、別の工程チャンバーで進行され得る。
クーリングチャンバー250では、リフロ工程を終えた基板結合体をクーリングするクーリング工程が進行される。
図2はリフロチャンバーの断面図である。
リフロチャンバー240は、真空チャンバー242、サセプタ244、ガス供給部246、加熱手段248、及び制御部249を含む。真空チャンバー242は、内部に基板結合体1に対するリフロ工程処理を遂行するプロセス空間を提供する。サセプタ244は、真空チャンバー242内に設置され、真空チャンバー242で基板結合体1を支持するために提供される。ガス供給部246は、真空チャンバー242内へフォーミングガス又は不活性ガスを供給する。加熱手段248は、基板結合体1のソルダバンプが真空雰囲気で溶融されるように熱エネルギーを提供する。加熱手段248としては、サセプタで提供されるホットプレート又は真空チャンバー242内に設置されるIRランプ又は対流オーブン(convective oven)装置のような多様な加熱装置が使用され得る。
制御部249は、加熱手段248を制御する。制御部249は加熱手段248をソルダバンプ14の融点温度と同一か、或いは高い温度に制御する前にソルダバンプ14の融点温度より低い温度に制御する。
一方、前記実施形態は、リフロチャンバー240が1つのサセプタ244を具備することについて説明したが、本発明はこれに限定されるものではなく、リフロチャンバー240には2つ以上のサセプタが提供され得る。
下記の実施形態では、第1基板と第2基板とが印刷回路基板である場合を例として説明する。
図3は図1に図示された基板リフロ処理装置で処理される基板結合体を示す図面である。
図3を参照すれば、基板結合体1は、第1基板10と第2基板20とがソルダバンプ14を媒介して仮締結され、リフロ工程を通じて接合される。一例として、第1基板10と第2基板20とは印刷回路基板であり得る。
第1基板10は、一面に第1接続部を有する。第1接続部は、ソルダバンプ又はソルダバンプに接続される金属パッドであり得る。本実施形態では、第1接続部がソルダバンプ14である場合を例として説明する。第1基板10と第2基板20との間の電気接続は、ソルダバンプ14によって提供される。ソルダバンプ14は、第1基板100のバンプパッド12上に形成される。
ソルダバンプ14は多様な方法で形成され得る。例えば、ソルダバンプは、金(Au)、Sn化合物(錫+銀)のような1つ以上の金属を電気鍍金によって形成され得る。又は、ソルダバンプは基板のアクティブ表面上に1つ以上の金属の層を被着し、従来のリソグラフィー技術を利用して任意の望む金属をパターニングし、エッチングすることによって形成され得る。ソルダバンプは、ソルダペーストをパッド上に選択的にスクリーン印刷した後、これを加熱してソルダを溶かし、バンプを形成することによって提供され得る。これと異なり、ソルダバンプはパッド上にソルダボールを配置し、ソルダボールを加熱してこれらをバンプパッドに付着することによって形成され得る。ソルダバンプは、Au、Cu、Ni、Bi、In、Ag、Zn及びこれらの合金の中から選択されるいずれか1つの金属からなり得る。
第2基板20は、ソルダバンプ14と電気的接続のための第2接続部を有する。第2接続部は、ソルダバンプ又は金属パッドであり得る。本実施形態では、第2接続部が金属パッド22である場合を例として説明する。金属パッド22は、第1基板10のソルダバンプ14に対応するように提供される。
図示しないが、第1基板10と第2基板20とには、仮締結状態を維持するために導電性接着剤が使用され得る。即ち、第1基板10のソルダバンプ14表面と第2基板20の金属パッド22との間に導電性接着剤を介在させて互いに接着され得る。一例として、導電性接着剤としては、異方性導電フィルム(Anisotropic conductive film))や異方性導電ペースト(Anisotropic conductive paste)等が使用され得る。
図4は本発明の基板接合方法を説明するためのフローチャートである。
図2及び図4を参照すれば、本実施形態に係る基板接合方法は、ソルダバンプ及びその連結部分に残っている空気や湿気、酸化物等の不純物が介入して、連結部分の信頼性を低下させることを防止する方法である。当該基板接合方法は、ソルダバンプ14が溶ける温度又はその付近の温度以上まで上昇させて接着する溶融熱処理過程(S120)を進行する前に、ソルダバンプ14が溶ける温度より低い温度で大気圧より低い圧力雰囲気で事前熱処理する工程(S110)がある。事前熱処理工程(S110)を通じて、ソルダバンプ14及びその連結部分に残っている空気や湿気又は望まない酸化物等を効果的に除去でき、このような事前熱処理工程を進行した後に、ソルダバンプを溶融させる熱処理工程を進行する。
そして、事前熱処理工程(S110)は、大気圧より低い圧力でフォーミングガス又は窒素等の不活性ガスを含む雰囲気ガスを一定の時間の間に供給して、真空チャンバー242の内部に圧力を変化させ得る。このように大気圧より低い圧力で高温に熱処理を実施する場合、仮締結された基板結合体1とソルダバンプ14部位とに残っている空気や湿気、酸化物等が、熱と圧力及び雰囲気ガスの変化によって除去される。続いて、このような事前熱処理工程を通じて不純物が除去された基板結合体は、構造的又は電気的連結を進行する溶融熱処理工程が実施される(S120)。溶融熱処理工程(S120)は、大気圧より低い圧力で雰囲気ガスを一定の時間供給して圧力を変化させ得る。このような過程を通じて、基板結合体に残っているかも知れない不純物を追加的に除去できる。
なお、事前熱処理工程(S110)及び溶融熱処理工程(S120)で熱処理温度と熱処理時間は、ソルダバンプ14の材料の融点温度にしたがって異なり得る。
又、基板接合方法で事前熱処理工程は1回実施することと説明したが、事前熱処理工程は当業者によって変更が可能であり、この時の温度、圧力、雰囲気ガス等の条件を変更しながら実施できる。
以上のように、本発明では、真空チャンバーの内部において大気圧より低い圧力で事前熱処理工程及び溶融リフロ工程が遂行されるので、酸素によるソルダバンプ及び連結部分の酸化を遮断することができる。また、リフロ工程の時、雰囲気ガスを供給すれば、接合性能をさらに向上させることができる。
100・・・インデックスモジュール、
200・・・工程処理部、
210・・・ロードロックチャンバー、
220・・・基板搬送装置、
230・・・搬送チャンバー、
240・・・リフロチャンバー、
250・・・クーリングチャンバー。

Claims (12)

  1. 第1基板の第1接続部と第2基板の第2接続部が電気的に連結されるように、前記第1基板と前記第2基板を接合する基板接合方法において、
    前記第1基板の前記第1接続部と前記第2基板の第2接続部とが接触された仮締結状態で、前記第1接続部及び前記第2接続部に存在する湿気と酸化物を除去するための事前熱処理段階と、
    前記第1接続部と前記第2接続部が接合されるように溶融結合する溶融熱処理段階と、を含むことを特徴とする基板接合方法。
  2. 前記第1接続部と前記第2接続部との中少なくともいずれか1つはソルダバンプであることを特徴とする請求項1に記載の基板接合方法。
  3. 前記事前熱処理段階は、前記ソルダバンプの融点温度より低い温度雰囲気で進行され、
    前記溶融熱処理段階は、前記ソルダバンプの融点温度と同一であるか、或いは高い温度雰囲気で進行されることを特徴とする請求項2に記載の基板接合方法。
  4. 前記事前熱処理段階は、大気圧より低い圧力で進行されることを特徴とする請求項1〜3のいずれか一項に記載の基板接合方法。
  5. 前記事前熱処理段階は、フォーミングガス又は不活性ガスを含む雰囲気で進行されることを特徴とする請求項1〜4のいずれか一項に記載の基板接合方法。
  6. 前記溶融熱処理段階は、大気圧より低い圧力雰囲気とフォーミングガス又は不活性ガスを含む雰囲気で進行されることを特徴とする請求項1〜5のいずれか一項に記載の基板接合方法。
  7. 前記第1基板と前記第2基板との中少なくともいずれか1つは、印刷回路基板又は半導体チップが搭載された印刷回路基板又はフリップチップタイプの半導体チップを含むことを特徴とする請求項1〜6のいずれか一項に記載の基板接合方法。
  8. 第1基板と第2基板とを電気的に連結させる基板接合方法において、
    第1基板と第2基板とがソルダバンプを媒介して仮締結された状態で、前記ソルダバンプの融点温度より低い温度雰囲気で熱処理する事前熱処理段階と、
    前記ソルダバンプを通じて前記第1基板と第2基板とが接合されるように、前記ソルダバンプの融点温度と同一であるか、或いは高い温度雰囲気で熱処理する溶融熱処理段階と、を含む基板接合方法。
  9. 前記事前熱処理段階は大気圧より低い圧力で進行され、フォーミングガス又は不活性ガスを含む雰囲気ガスが一定の時間供給されることを特徴とする請求項8に記載の基板接合方法。
  10. 基板リフロ処理装置において、
    第1基板上にソルダバンプを媒介して第2基板が仮締結された基板結合体を、ローディング/アンローディングするインデックスモジュールと、
    前記インデックスモジュールとゲートバルブを通じて連結され、内部空間について大気圧と真空圧との選択的転換が可能であるロードロックチャンバーと、
    前記ロードロックチャンバーとゲートバルブを通じて連結され、前記基板結合体を搬送するための搬送装置が具備されたトランスファーチャンバーと、
    前記トランスファーチャンバーとゲートバルブを通じて連結され、前記基板結合体に対する基板接合工程を処理するリフロチャンバーと、
    前記リフロチャンバーで処理された前記基板結合体をクーリングするクーリングチャンバーと、を含む基板リフロ処理装置。
  11. 前記リフロチャンバーは、
    前記基板結合体が置かれる少なくとも1つのステージを有する真空チャンバーと、
    前記真空チャンバー内にフォーミングガス又は不活性ガスを供給するガス供給部と、
    前記基板結合体のソルダバンプを真空雰囲気でリフロする加熱手段と、
    前記加熱手段を制御する制御部と、を含む請求項10に記載の基板リフロ処理装置。
  12. 前記制御部は、
    前記加熱手段を前記ソルダバンプの融点温度と同一であるか、或いは高い温度に制御する前に前記ソルダバンプの融点温度より低い温度に制御することを特徴とする請求項11に記載の基板リフロ処理装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824998B2 (en) * 2015-02-06 2017-11-21 Semigear, Inc. Device packaging facility and method, and device processing apparatus utilizing DEHT

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63293952A (ja) * 1987-05-27 1988-11-30 Hitachi Ltd 半導体素子接続端子形成方法
JPH05218136A (ja) * 1992-02-03 1993-08-27 Nec Corp フリップチップ・ボンディング方法
JP2006502591A (ja) * 2002-12-12 2006-01-19 ピーエスケー・インコーポレーテッド クラスタ方式を含む半導体素子製造用アッシャー装備
JP2009105119A (ja) * 2007-10-22 2009-05-14 Spansion Llc 半導体装置及びその製造方法
JP2011003765A (ja) * 2009-06-19 2011-01-06 Toshiba Corp 半導体装置の製造方法
JP2012033518A (ja) * 2010-06-28 2012-02-16 Ayumi Kogyo Kk 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6238948B1 (en) * 1999-03-03 2001-05-29 Intel Corporation Controlled collapse chip connection (C4) integrated circuit package that has a fillet which seals an underfill material
JP4275806B2 (ja) * 1999-06-01 2009-06-10 株式会社ルネサステクノロジ 半導体素子の実装方法
KR20040024156A (ko) * 2002-09-13 2004-03-20 삼성전자주식회사 반도체 웨이퍼 처리를 위한 매엽식 진공 챔버 시스템

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63293952A (ja) * 1987-05-27 1988-11-30 Hitachi Ltd 半導体素子接続端子形成方法
JPH05218136A (ja) * 1992-02-03 1993-08-27 Nec Corp フリップチップ・ボンディング方法
JP2006502591A (ja) * 2002-12-12 2006-01-19 ピーエスケー・インコーポレーテッド クラスタ方式を含む半導体素子製造用アッシャー装備
JP2009105119A (ja) * 2007-10-22 2009-05-14 Spansion Llc 半導体装置及びその製造方法
JP2011003765A (ja) * 2009-06-19 2011-01-06 Toshiba Corp 半導体装置の製造方法
JP2012033518A (ja) * 2010-06-28 2012-02-16 Ayumi Kogyo Kk 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム

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