KR20070011408A - 실리콘게르마늄을 사용한 반도체 구조 제조 방법 - Google Patents

실리콘게르마늄을 사용한 반도체 구조 제조 방법 Download PDF

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KR20070011408A
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germanium
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forming
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마리우스 케이. 오로우스키
알렉산더 엘. 바라
마리암 지. 사다카
테드 알. 화이트
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프리스케일 세미컨덕터, 인크.
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Abstract

실리콘층(24, 26, 28)을 갖는 반도체 기판이 제공된다. 일 실시예에서, 기판은 실리콘층(24, 26, 28) 하부에 산화물층(14)을 갖는 SOI(silicon-on-insulator) 기판(12, 14, 24, 26, 28)이다. 실리콘층(24, 26, 28) 위에 비결정 또는 다결정 실리콘게르마늄층(32)이 형성된다. 다른 경우, 게르마늄이 실리콘층(24, 26, 28)의 상부로 주입되어 비결정 실리콘게르마늄층(32)을 형성한다. 그 다음, 실리콘게르마늄층(32)이 산화되어, 실리콘게르마늄층을 실리콘 이산화물층(34)으로 변환시키고, 또한 실리콘층(24, 26, 28)의 적어도 부분을 게르마늄이 풍부한 실리콘(36, 38)으로 변환시킨다. 그 다음, 실리콘 이산화물층(34)은 게르마늄이 풍부한 실리콘(36, 38)을 사용하여 트랜지스터(48, 50, 52)를 형성하기 전에 제거된다. 일 실시예에서, 게르마늄이 풍부한 실리콘(36, 38)은 실리콘층(28) 위에 그리고 실리콘게르마늄층(32) 아래에 패터닝된 마스킹층(30)을 사용하여 선택적으로 형성된다. 다른 경우, 분리(isolation) 영역들이 게르마늄이 풍부한 실리콘이 형성되는 기판의 지협적 영역(local regions)들을 정의하기 위해 사용될 수 있다.
비결정/다결정 실리콘게르마늄층, 분리 영역, SOI 기판, 마스킹층, 트랜지스 터

Description

실리콘게르마늄을 사용한 반도체 구조 제조 방법{METHOD FOR MAKING A SEMICONDUCTOR STRUCTURE USING SILICON GERMANIUM}
본 발명은 반도체 디바이스에 관한 것이고, 더 구체적으로는, 실리콘게르마늄을 사용하는 반도체 디바이스에 관한 것이다.
실리콘은 현재까지 역사적으로 집적 회로의 제조에 사용되는 가장 일반적 반도체 재료였고, 실리콘의 이점은 잘 알려졌다. 최근에 게르마늄 성분의 실리콘의 이점이 더 적절해지고 추구되어지고 있다. 어려움들 중의 하나는 고 품질 실리콘게르마늄 결정체 - 즉, 특히, 원하는 게르마늄 농도의 고 품질 단결정체 -를 형성할 수 있는 능력이었다. 고 품질 실리콘 단결정체 구조는 쉽게 구할 수 있고, 실리콘게르마늄 것들보다, 저 농도의 게르마늄의 실리콘게르마늄 것들보다도, 훨씬 저 비용이어서, 실리콘게르마늄이 경쟁하기에 어려움이 있어왔다.
그러나 기술적 관점에서도, 10% 이상의 게르마늄 농도에서 단결정 실리콘게르마늄을 에피택시법으로(epitaxially) 성장시키는 것은 어려운 일이었다. 그러므로, 30%의 범위에서 더 바람직한 농도를 얻기 위해, 특별한 후처리가 필요했다. 한 예로는 10% 실리콘게르마늄 재료를 산화시키는 것이고, 이것은 실리콘을 고갈시키고 미사용된 게르마늄이 실리콘게르마늄층의 남은 부분으로 분산되도록 하여, 게 르마늄 농도를 증가시키는 효과를 가져온다. 이것은, 성장시키기에 시간 소모적이고 비용이 드는, 비교적 두꺼운 실리콘게르마늄층의 성장을 필요로 하므로 비용이 든다.
그러므로, 고 품질이고 또한 비용이 저렴한 단결정 실리콘게르마늄을 형성하는 방법이 필요하다.
일 양태에서, 단결정 실리콘층에서 시작하여 실리콘게르마늄을 사용하여 액티브 반도체가 얻어진다. 이 실리콘층 위에, 비교적 저가의 실리콘게르마늄층이 형성된다. 이 층은 다결정 또는 비결정 층을 피복하여 또는 실리콘층으로 게르마늄을 주입하여 형성될 수 있다. 그 다음, 이 비교적 저가의 실리콘게르마늄층이 산화되고, 이것은 하부 단결정 실리콘층으로 게르마늄을 분산시키는 효과를 가져온다. 이것은 하부 단결정층이 실리콘게르마늄이 되도록 하는 결과를 가져온다. 게르마늄의 농도와 비교적 저가의 실리콘게르마늄층의 두께를 선택하여 단결정층의 게르마늄 농도가 선택된다. 그 결과는, 액티브 반도체로서 사용될 수 있거나, 또는 그 위에 변형된(strained) 실리콘층을 에피택시법으로 성장시키는 원하는 게르마늄 두께의 실리콘게르마늄 반도체이다. 이것은 도면들과 이하 설명을 참조하여 더 잘 이해될 것이다.
본 발명은 예를 통해서 설명되고, 유사 참조 부호가 유사 소자를 나타내는, 첨부 도면들에 의해 제한되지는 않는다.
도 1은 본 발명의 일 실시예에 따른 프로세싱의 제1 스테이지에서 반도체 구조의 단면도이다.
도 2는 프로세싱의 후속 스테이지에서 도 1의 반도체 구조의 단면도이다.
도 3는 프로세싱의 후속 스테이지에서 도 2의 반도체 구조의 단면도이다.
도 4는 프로세싱의 후속 스테이지에서 도 3의 반도체 구조의 단면도이다.
도 5는 프로세싱의 후속 스테이지에서 도 4의 반도체 구조의 단면도이다.
도 6는 프로세싱의 후속 스테이지에서 도 5의 반도체 구조의 단면도이다.
도 7는 프로세싱의 후속 스테이지에서 도 6의 반도체 구조의 단면도이다.
도 8는 프로세싱의 후속 스테이지에서 도 7의 반도체 구조의 단면도이다.
도 9는 프로세싱의 후속 스테이지에서 도 8의 반도체 구조의 단면도이다.
도 10는 프로세싱의 후속 스테이지에서 도 9의 반도체 구조의 단면도이다.
당업자라면, 도면의 소자들이 단순성과 명료성을 위해 도시되었고 스케일링을 위해 그려지지는 않았슴을 이해할 것이다. 예를 들어, 도면들의 일부 소자들의 치수는 다른 소자들에 비해 과장되어 본 발명의 실시예들의 이해를 도울 것이다.
도 1에, 실리콘의 반도체층(12), 반도체층(12) 상의 매립 산화물(14), 트렌치 분리 영역(trench isolation region;16), 트렌치 분리 영역(18), 트렌치 분리 영역(20), 트렌치 분리 영역(22), 트렌치 분리 영역(16 및 18) 사이의 액티브 영역(24), 트렌치 분리 영역(18 및 20) 사이의 액티브 영역(26), 및 트렌치 분리 영역(20 및 22) 사이의 액티브 영역(28)을 포함하는 반도체 구조(10)가 도시된다. 액티브 영역(24 내지 28)은 단결정 실리콘이다. 트렌치 분리 영역(16 내지 22)은 산화물과 같은 절연물이다. 트렌치 분리 영역(16 내지 22)은 프로세싱의 이 스테이지에서 매립 산화물(14)에서 반도체 구조(10)의 표면으로 확장된다. 유사하게, 도 1에 도시된 바와 같이, 액티브 영역(24 내지 28)은 매립 산화물(14)로부터 반도체 구조(10)의 표면으로 확장된다. 이 구조는 잘 공지된 SOI(semiconductor on insulator) 기술을 사용하여 쉽게 얻어진다.
도 2에서, 모든 액티브 영역(28) 위에 마스크(30)의 형성 후의 반도체 구조(10)가 도시되고, 트렌치 분리 영역(20 및 22)의 부분들 위로 확장한다. 그렇게 배치된 마스크(30)는 액티브 영역(24 및 26)이 노출되도록 하는 결과를 가져온다. 이것은 질화물로 형성되는 것이 선호되지만, 다른 재료도 또한 효과적일 수 있다. 이 마스크는 매우 높은 정확성을 요구하지 않고, 트렌치 분리 영역(20 및 22)에 쉽게 정렬된다. 이것은, 질화물층을 피복하고, 포토레지스트층을 피복하고, 포토레지스트층을 패터닝(patterning)하고, 그 다음 마스크(30)를 남기기 위해 포토레지스트의 패턴에 따라 질화물을 에칭하여 형성될 수 있다.
도 3에서, 실리콘게르마늄층(32)의 피복 후의 반도체 구조(10)가 도시된다. 이것은 피복된 블랭킷(blanket)이고, 패턴닝될 필요는 없다. 이 층(32)은 비결정 또는 다결정으로서 피복될 수 있고, 이들 모두는 단결정 실리콘게르마늄을 에피택시법으로 성장시키는 것보다 형성하기에 더 적은 비용이 든다. 또한, 이 실리콘게르마늄층(32)의 피복 이전에 트렌치 분리 영역(16 내지 22)이 형성된다.
도 4에서, 도 3의 실리콘게르마늄층(32)의 산화 후에 산화물층(34)과 액티브 영역(36 및 38)이 도시된다. 이 산화 단계는 실리콘게르마늄층(32)을, 실리콘을 함유하고 제거될 수 있는, 산화물층(34)으로 변환시키고, 액티브 영역(24 및 26)으로 게르마늄의 분산이 일어나서 각각 실리콘게르마늄의 액티브 영역(36 및 38)을 형성하도록 한다. 그러므로, 액티브 영역(24 및 26)은 게르마늄이 풍부한 실리콘 영역으로 변환된다. 액티브 영역(28)은 마스크(30) 때문에 실리콘만 남는다. 700 옹스트롬(angstroms)의 액티브 영역(24 및 26)의 두께에 대해서, 실리콘게르마늄층(32)의 효과적인 두께는 약 30% 게르마늄에서 약 500 옹스트롬이다. 액티브 영역(36 및 38)의 결과적인 두께는 약 500 옹스트롬이다. 이들 조건 하에서, 액티브 영역(36 및 38)의 결과적인 게르마늄의 농도는 약 30%이다. 다른 비율의 두께와 게르마늄 농도가 또한 액티브 영역(36 및 38)에서 30%의 게르마늄 농도를 얻기 위해 사용될 수 있다. 또한, 액티브 영역(36 및 38)은 어느 정도 다른 게르마늄 농도를 갖는 것이 바람직할 것이다. 원하는 범위의 게르마늄 농도는 액티브 영역(36 및 38)에서 15% 내지 50%에 이를 수 있다. 이 예에서, 액티브 영역(36 및 38)은 액티브 영역(24 및 26)으로부터 두께가 감소된다. 산화 단계가 얼마나 오래 지속되는지에 의해 선택되는, 이 감소량도 또한 게르마늄 농도의 최종 계산에 고려되어야 할 것이다. 결과적 농도는 실리콘게르마늄층의 두께와 실리콘게르마늄층의 게르마늄 농도에 최종 액티브 영역 두께를 곱한 것에의 비율이다.
액티브 영역(36 및 38)은 생성되는 실리콘 구조 때문에 어느 정도 압축된다. 게르마늄이 결정 격자에서 실리콘을 대체함에 따라, 전체 결정 구조는 점점 압축되어진다. 액티브 영역(36 및 38)의 상부의 산화 동안에 증가된 온도가 일부 이 완(relaxation)을 일으킨다. 그러므로, 원래 실리콘 구조로부터 이완이 존재하지만, 결정 그 자체는, 그것이 게르마늄을 포함하므로, 압축 하에 있다. 실리콘의 액티브 영역(24 및 26)이 트렌치 분리 영역(16, 18, 및 20)의 산화물에 의해 둘러싸이므로, 이 이완은 비교적 쉽게 달성될 수 있다. 압축은 P 채널 트랜지스터 수행을 위해 좋다.
도 5에서, 산화물층(34)의 제거 후의 반도체 구조(10)가 도시된다. 이것은 액티브 영역(36 및 38)을 노출시킨다. 옵션으로서, 이 시점에서 영역(36 및 38) 위에 얇은 산화물층을 형성하는 것이 바람직할 것이다.
도 6에서, 액티브 영역(36) 위에 마스크(40)의 형성 후에 반도체 구조(10)가 도시된다. 이 예에서, 마스크(30)는 제거되지 않는 것으로서 도시된다. 대체안은 마스크(30)를 제거하여 마스크(40)가 형성될 때 액티브 영역(28) 상에 마스크를 재형성하는 것이다. 마스크(30)를 형성하기 위해 사용되는 동일한 프로세스가 마스크(40)를 형성하기 위해 사용될 것이다. 그 결과, 액티브 영역(38)이 노출된다.
도 7에서, 액티브 영역(38) 상에, 단결정인, 실리콘층(42)을 에피택시법으로 성장시킨 후의 반도체 구조(7)가 도시된다. 원래 반도체 구조로부터 적어도 어느 정도 이완되어 있는, 액티브 영역(38)은 실리콘층(42)에 인장 변형력(tensile stress)을 유도하여, 실리콘층(42)이 변형(strained)되도록 한다. 변형된 실리콘층(42)은 N 채널 트랜지스터 수행에 바람직하다. 변형량은 약 1%이다. 실리콘층(42)을 형성 후, P-형 주입이 수행된다. 주입 수행 전에 액티브 실리콘층(42) 상에 얇은 산화물층을 형성하는 것이 이점이 있을 것이다. 주입은 N 채널 트랜지 스터의 후속 형성을 위해 백그라운드 도핑(background doping)을 제공하는 것이다.
도 8에서, 미스크(40)의 제거와 마스크(44)의 형성 후의 반도체 구조(10)가 도시된다. 마스크(44)는 액티브 영역(38 및 28)과, 또한 액티브 영역인, 실리콘층(42)을 덮는다. 이것은 주입을 위해 액티브 영역(36)이 노출되는 결과를 가져온다. 마스크(44)는 완전히 새 마스크일 수 있거나, 또는 새 마스크와 마스크(30)의 조합일 수 있다. 이 마스크는 마스크(30 및 40)의 형성과 동일한 방식으로 형성될 수 있다. 주입은 P 채널 트랜지스터의 후속 형성을 위한 백그라운드 도핑을 제공하기 위한 N형이다. 이 액티브 영역은, P 채널 수행을 위해 이점이 있는, 적어도 어느 정도 압축 스트레스 하에 있다.
도 9에서, 액티브 영역(36 및 38)과 실리콘층(42) 상에 마스크(44)의 제거와 마스크(46)의 형성 후의 반도체 구조(20)가 도시된다. 이것은, 보통 단결정 실리콘인, 액티브 영역(28)을 노출시킨다. 그러므로, 액티브 영역(28)은 가장 일반적으로 사용되는 유형의 트랜지스터를 만들기 위해 이용가능하다. 그러므로, 일반 대량 생산에서의 트랜지스터 유형들의 이득을 반도체 구조(10)에서도 얻을 수 있다.
도 10에서, 액티브 영역(36, 38, 및 28) 각각에 트랜지스터(48, 50, 및 52)의 형성 후의 반도체 구조(20)가 도시된다. 트랜지스터(50)가 또한 실리콘층(42)에 형성된다. P 채널인 트랜지스터(48)는 액티브 영역(36) 상에 게이트(54), 액티브 영역(36)과 게이트(54) 사이의 게이트 유전체, 액티브 영역(36)의 제1 소스/드레인(58), 소스/드레인(58)으로부터 분리된 액티브 영역(36)의 제2 소스/드레 인(60), 및 게이트(54) 주위의 측벽 스페이서(56)를 갖는다. 소스/드레인(58 및 60)은 P형이다. N 채널인, 트랜지스터(50)는 액티브 영역(38)과 실리콘층(42) 상의 게이트(62), 게이트(62)와 실리콘층(42) 사이의 게이트 유전체(66), 층(42)과 액티브 영역(68)의 소스/드레인(68), 소스/드레인 영역(68)과 분리되고 액티브 영역(38)과 실리콘층(42)의 소스/드레인(70), 및 게이트(62) 주위의 측벽 스페이서(64)를 갖는다. 소스/드레인(68 및 70)은 N형이다. N 채널 또는 P 채널일 수 있는, 트랜지스터(52)는, 액티브 영역(28) 상의 게이트(72), 게이트(72)와 액티브 영역(28) 사이의 게이트 유전체(76), 액티브 영역(28)의 소스/드레인 영역(78), 액티브 영역(28)의 소스/드레인(80), 및 게이트(72) 주위의 측벽 스페이서(74)를 갖는다. 소스/드레인(78 및 80)은 P형 또는 N형일 수 있다. 트랜지스터(52)는, 보통 N과 P 채널 트랜지스터들이 이 설명된 프로세스로 비교적 단순히 병합될 수 있슴을 나타낸다.
상술된 명세서에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 당업자라면, 아래 청구항들에서 기재되는 바와 같이 본 발명의 범위를 벗어나지 않고 다양한 수정과 변경이 만들어질 수 있슴을 이해할 것이다. 예를 들어, 게르마늄과 실리콘과는 다른 반도체 재료들이 이 방식으로 사용되어 같은 결과를 얻을 수 있을 것이다. 따라서, 명세서와 도면들은 제한적이기보다는 설명적인 관점으로 고려되어야 하고, 모든 그런 수정은 본 발명의 범위 내에 포함되려고 의도된다.
이득, 다른 이점, 및 문제들의 해결책이 특정 실시예들에 대해 상술되었다. 추가 이득의 일례로는, 실리콘게르마늄 액티브 영역의 형성 전에 트렌치 분리 영역을 형성할 수 있어서, 실리콘게르마늄 영역에서 트렌치 격리를 형성하기 위해 요구될 것인 이들 트렌치 분리 영역의 형성에서 추가 공정이 필요치 않다. 그러나, 임의의 이득, 이점, 또는 해결책이 발생하거나 또는 더 공고되도록 하는 이득, 이점, 문제의 해결책, 및 임의의 소자가 임의의 또는 전체 청구항들에게 중요한, 필수의, 또는 기본 특징이나 소자로서 해석되어서는 안 된다. 본 명세서에 사용되는 바와 같이, "포함하다(comprises)", "포함하는(comprising)", 또는 그것들의 임의의 다른 변형의 용어들은 비배타적 포괄성을 망라하려고 의도되어, 소자들의 리스트를 포함하는 프로세스, 방법, 제품, 또는 장치가 단지 이들 소자들만을 포함하는 것이 아니라, 명백히 리스트되거나 또는 그런 프로세스, 방법, 제품, 또는 장치에 고유하지 않은 다른 소자들도 포함할 수 있도록 한다.

Claims (26)

  1. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에, 비결정 실리콘게르마늄함유층과 다결정 실리콘게르마늄함유층으로 구성되는 그룹으로부터 선택되는 제1 층을 형성하는 단계; 및
    상기 제1 층을 실리콘함유산화물층으로 변환시키고, 상기 반도체 기판의 적어도 일부분을 게르마늄이 풍부한 반도체층으로 변환시키는 상기 제1 층을 산화시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 반도체 기판은 반도체층 하부에 매립된 산화물층을 포함하고, 상기 제1 층의 산화 동안, 상기 반도체 기판의 상기 반도체층은 상기 게르마늄이 풍부한 반도체층으로 변환되는 방법.
  3. 제1항에 있어서, 상기 반도체 기판은 실리콘층을 포함하고, 상기 반도체 기판의 적어도 일부분은 상기 실리콘층을 포함하고, 상기 제1 층의 산화 동안, 상기 반도체 기판의 상기 실리콘층은 게르마늄이 풍부한 실리콘층으로 변환되는 방법.
  4. 제1항에 있어서, 상기 제1 층을 산화시키는 단계는 상기 전체 제1 층을 상기 실리콘함유산화물층으로 변환시키는 방법.
  5. 제1항에 있어서, 상기 실리콘함유산화물층을 제거하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서, 상기 게르마늄이 풍부한 반도체층은 약 15% 내지 50%의 범위에서 게르마늄 성분을 갖는 방법.
  7. 제1항에 있어서, 상기 제1 층을 형성하는 단계는 상기 제1 층을 피착하는 블랭킷(blanket)을 포함하는 방법.
  8. 제1항에 있어서, 상기 제1 층을 형성하는 단계는, 게르마늄을 상기 반도체 기판의 상부로 주입하여 상기 상부를 비결정 실리콘게르마늄층으로 변환시키는 단계를 포함하는 방법.
  9. 제1항에 있어서, 상기 반도체 기판은, 제1 분리 영역과 제2 분리 영역을 포함하고, 상기 게르마늄이 풍부한 실리콘층은 상기 제1과 상기 제2 분리 영역들 사이에 형성되는 방법.
  10. 제1항에 있어서, 상기 제1 층을 형성하기 전에 상기 반도체 기판 상에 패턴닝된(patterned) 마스킹층을 형성하는 단계를 더 포함하고, 상기 게르마늄이 풍부 한 실리콘층은 상기 패터닝된 마스킹층에 의해 노출된 상기 반도체 기판의 부분들에 형성되는 방법.
  11. 제1항에 있어서, 상기 게르마늄이 풍부한 반도체층 상의 게이트 유전체, 상기 게이트 유전체 상의 게이트, 상기 게르마늄이 풍부한 반도체층에서 상기 게이트 아래의 채널, 및 상기 채널로부터 측면으로 분리된 소스/드레인 영역들을 갖는 트랜지스터를 형성하는 단계를 더 포함하는 방법.
  12. 제1항에 있어서,
    상기 게르마늄이 풍부한 반도체층 상에 반도체층을 형성하는 단계; 및
    상기 게르마늄이 풍부한 반도체층 상의 게이트 유전체, 상기 게이트 유전체 상의 게이트, 상기 반도체층의 상기 게이트 아래의 채널, 및 상기 채널로부터 측면으로 분리된 소스/드레인 영역들을 갖는 트랜지스터를 형성하는 단계
    를 더 포함하는 방법.
  13. 실리콘층을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 상기 실리콘층 상에 비결정 또는 다결정 중의 하나인 실리콘게르마늄층을 형성하는 단계; 및
    상기 실리콘게르마늄층을 실리콘 이산화물로 변환시키고 상기 실리콘층의 적어도 일부분을 게르마늄이 풍부한 실리콘으로 변환시키기 위해 상기 실리콘게르마 늄층을 산화시키는 단계
    를 포함하는 방법.
  14. 제13항에 있어서, 상기 실리콘게르마늄층을 형성하는 단계는 상기 실리콘게르마늄층의 블랭킷 피착을 포함하는 방법.
  15. 제13항에 있어서, 상기 제1 층을 형성하는 단계는, 상기 반도체 기판의 상기 실리콘층의 상부로 게르마늄을 주입시키는 단계를 포함하는 방법.
  16. 제13항에 있어서, 상기 실리콘게르마늄층을 산화시키는 단계 후, 상기 변환된 실리콘게르마늄층을 제거하는 단계를 더 포함하는 방법.
  17. 제13항에 있어서, 상기 실리콘층에서 분리 영역들을 형성하는 단계를 더 포함하고, 상기 분리 영역들 간의 상기 실리콘층의 액티브 부분들이 게르마늄이 풍부한 실리콘으로 변환되는 방법.
  18. 제13항에 있어서, 상기 실리콘게르마늄층을 형성하는 단계 전에, 상기 실리콘층 위에 놓이는 패터닝된 마스킹층을 형성하는 단계를 더 포함하고, 상기 패터닝된 마스킹층에 의해 노출된 상기 실리콘층의 부분들은 게르마늄이 풍부한 실리콘으로 변환되는 방법.
  19. 제13항에 있어서, 상기 게르마늄이 풍부한 실리콘 상의 게이트 유전체, 상기 게이트 유전체 상의 게이트, 상기 게르마늄이 풍부한 실리콘에서 상기 게이트 아래의 채널, 및 상기 채널로부터 측면으로 분리되는 소스/드레인 영역을 갖는 트랜지스터를 형성하는 단계를 더 포함하는 방법.
  20. 제13항에 있어서,
    상기 게르마늄이 풍부한 실리콘 상에 반도체층을 형성하는 단계; 및
    상기 반도체층 상의 게이트 유전체, 상기 게이트 유전체 상의 게이트, 상기 반도체층의 상기 게이트 아래의 채널, 및 상기 채널로부터 측면으로 분리된 소스/드레인 영역들을 갖는 트랜지스터를 형성하는 단계
    를 더 포함하는 방법.
  21. 제13항에 있어서, 상기 반도체 기판은 상기 실리콘층 하부에 매립된 산화물층을 더 포함하는 방법.
  22. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에, 제1 성분과 제2 성분을 갖는 화합물을 포함하고, 비결정 또는 다결정 중의 하나인 제1 층을 형성하는 단계; 및
    상기 제1 층을 상기 제1 성분을 포함하는 제거가능한 층으로 변환시키는 단 계 - 상기 제1 층을 상기 제거가능한 층으로 변환시키는 단계는 상기 제2 성분을 상기 하부 반도체 기판으로 드라이브함 -
    를 포함하는 방법.
  23. 제22항에 있어서, 상기 제1 층을 상기 제거가능한 층으로 변환시킨 후, 상기 제거가능한 층을 제거하는 단계를 더 포함하는 방법.
  24. 제22항에 있어서, 상기 반도체 기판에서 분리 영역들을 형성하는 단계를 더 포함하고, 상기 제1 층을 상기 제거가능한 층으로 변환시키는 동안 상기 분리 영역들 사이의 상기 반도체 기판의 액티브 부분들로 상기 제2 성분이 드라이브되는 방법.
  25. 제22항에 있어서, 상기 제1 층을 형성하기 전에, 상기 반도체 기판 위에 놓는 패터닝된 마스킹층을 형성하는 단계를 더 포함하고, 상기 제1 층에서 상기 제거가능한 층으로의 변환 동안에 상기 패터닝된 마스킹층에 의해 노출되는 상기 반도체 기판의 부분들로 상기 제2 성분이 드라이브되는 방법.
  26. 제22항에 있어서, 상기 제1 층을 변환시키는 단계 후, 상기 반도체 기판 상의 게이트 유전체, 상기 게이트 유전체 상의 게이트, 상기 게이트 유전체 아래의 채널, 및 상기 채널로부터 측면으로 분리되는 소스/드레인 영역들을 갖는 트랜지스 터를 형성하는 단계를 더 포함하는 방법.
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