KR100724663B1 - 반도체 웨이퍼 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

Si 기판(11) 위에 글레이디드 SiGe Buffer층(12)과 SiGe Buffer층(13)을 형성하고, 그 위에 변형 Si층(14)을 임계막 두께 이하로 형성하고, 변형 Si층(14)과 SiGe Buffer층(13)의 계면에 가해지는 응력을 저감시켜 결정 결함 밀도가 적은 변형 Si층(14)을 실현하고, 또한 변형 Si층(14) 표면을 Si보다도 격자 상수가 큰 SiGe Cap층(21)으로 덮음으로써, 후공정에서의 희생 산화에 의한 변형 Si층(14)의 소실을 방지하고, 그 위에 게이트 산화막을 형성 가능한 고품질의 변형 Si 웨이퍼를 실현한다.
반도체 웨이퍼, 반도체 장치, SiGe Buffer층, 변형 Si층, 게이트 산화막

Description

반도체 웨이퍼 및 반도체 장치의 제조 방법{SEMICONDUCTOR WAFER AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a는 본 발명의 제1 실시예의 반도체 웨이퍼의 단면도.
도 1b는 본 발명의 제1 실시예의 반도체 웨이퍼의 단면도의 A부분의 확대 단면도.
도 2는 본 발명의 제1 실시예의 반도체 웨이퍼의 제조 공정에서의 후공정의 일부를 설명하기 위한 공정도．
도 3은 본 발명의 제1 실시예의 반도체 웨이퍼의 제조 공정에서의 후공정의 일부를 설명하기 위한 공정도．
도 4는 본 발명의 제1 실시예의 반도체 웨이퍼의 제조 공정에서의 후공정의 일부를 설명하기 위한 공정도．
도 5는 본 발명의 제2 실시예의 반도체 웨이퍼의 공정 단면도의 일부 및 그 어떤 부분의 확대도.
도 6a는 본 발명의 제2 실시예의 반도체 웨이퍼의 공정 단면도.
도 6b는 본 발명의 제2 실시예의 반도체 웨이퍼의 공정 단면도의 A부분의 확대 단면도.
도 7a는 본 발명의 제2 실시예의 반도체 웨이퍼의 공정 단면도의 일부 및 그 임의의 부분의 확대도 및 A부분의 확대 단면도.
도 7b는 본 발명의 제2 실시예의 반도체 웨이퍼의 공정 단면도의 A부분의 확대 단면도.
도 8a는 본 발명자가 지득하는 반도체 웨이퍼의 단면도.
도 8b는 본 발명자가 지득하는 반도체 웨이퍼의 단면도의 A부분의 확대 단면도.
도 9는 변형 Si층(14)의 막 두께와 결함수의 관계를 도시하는 특성도.
도 10은 본 발명자가 지득하는 반도체 웨이퍼의 제조 공정에서의 후공정의 일부를 설명하기 위한 공정 단면도.
도 11은 본 발명자가 지득하는 반도체 웨이퍼의 제조 공정에서의 후공정의 일부를 설명하기 위한 공정 단면도.
도 12는 본 발명자가 지득하는 반도체 웨이퍼의 제조 공정에서의 후공정의 일부를 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
12 : 글레이디드 SiGe Buffer층
13 : SiGe Buffer층
14 : 변형 Si층
16 : 게이트 산화막
101 : 미스핏 전위
102 : 관통 전위
[특허 문헌 1] 일본 특공평-19888호 공보
본 발명은 반도체 웨이퍼 및 반도체 장치의 제조 방법에 관한 것이다.
변형 Si층을 트랜지스터의 채널부에 이용하면, 변형 Si층 내의 응력에 의해 전자의 이동도가 향상되어 종래와 동일한 디자인 룰인 상태에서도 소자의 동작 속도를 높일 수 있다.
이러한 변형을 갖는 웨이퍼(반도체 웨이퍼)는 예를 들면 Si 기판 위에 Ge 농도를 서서히 고농도화시킨 글레이디드 SiGe Buffer층(글레이디드 SiGe 버퍼층)을 형성하고, 그 위에 Ge 농도가 일정한 SiGe Buffer층(SiGe 버퍼층)을 형성하고, 마지막으로 변형 Si층을 형성한다고 하는 방법으로 제조된다.
그러나, 이러한 방법으로 두꺼운 변형 Si층을 형성하면, 변형 Si층에 결함이 발생하고, 또한 그것을 피하기 위해 변형 Si층을 얇게 하면, 게이트 산화막 형성 전에 변형 Si층이 없어져 버린다(예를 들면 특허 문헌1 참조).
이상 설명한 바와 같이 종래의 반도체 웨이퍼 및 반도체 장치(반도체 소자)의 제조 방법에서는 변형 Si층의 결함 밀도가 충분히 낮고, 게다가 게이트 산화막 형성 전에 변형 Si층이 남아 있는 상반되는 명제를 해결한 변형 반도체 웨이퍼의 구조 및 반도체 장치의 제조 방법은 확립되어 있지 않았다.
본원 발명의 실시예의 제1 양태에 따르면, 반도체 기판과, 상기 반도체 기판 위에 형성되며, 상기 반도체 기판과 격자 상수가 상이하고, 버퍼층으로서의 제1 반도체층과, 상기 제1 반도체층 위에 형성된, 변형 반도체층으로서의 제2 반도체층과, 상기 제2 반도체층 위에 형성된 캡층으로서의 제3 반도체층을 구비하는 것을 특징으로 하는 반도체 웨이퍼이다.
본원 발명의 실시예의 제2 양태에 따르면, 반도체 기판 위에 제1 반도체층을 형성하는 단계로서, 상기 제1 반도체층은 버퍼층으로서 기능하고, 상기 제1 반도체층의 격자 상수는 상기 반도체 기판의 그것과는 상이한 단계, 상기 제1 반도체층 위에 제2 반도체층을 형성하는 단계로서, 그 제2 반도체층은 변형 반도체층으로서 기능하는 단계, 상기 제2 반도체층을 재성장시켜 이 층의 두께를 보완하는 단계로서, 이 층은 제조 프로세스 중에서 얇아진 것인 단계, 상기 제2 반도체층 위에 절연막을 형성하는 단계, 및 상기 절연막 위에 반도체 소자를 형성하는 단계를 포함하는 반도체 장치의 제조 방법이다.
본원 발명의 실시예의 제2 양태에 따르면, 반도체 기판 위에 제1 반도체층을 형성하는 단계로서, 상기 제1 반도체층은 버퍼층으로서 기능하고, 상기 제1 반도체층의 격자 상수는 상기 반도체 기판의 그것과는 상이한 단계, 상기 제1 반도체층 위에 제2 반도체층을 형성하는 단계로서, 그 제2 반도체층은 변형 반도체층으로서 기능하는 단계, 상기 제2 반도체층 위에 제3 반도체층을 형성하는 단계로서, 그 제 3 반도체층은 캡층으로서 기능하는 것인 단계, 상기 제3 반도체층의 적어도 일부를 제거하는 단계, 상기 제2 반도체층 위에 절연막을 형성하는 단계, 및 상기 절연막 위에 반도체 소자를 형성하는 단계를 포함하는 반도체 장치의 제조 방법이다.
본 발명의 실시 형태를 설명하기 전에, 본 발명자가 지득하는 반도체 웨이퍼의 제조 방법에 대해서 설명한다.
앞에서도 설명한 바와 같이 변형 Si층을 트랜지스터의 채널부에 이용하면, 변형 Si층 내의 응력에 의해 전자의 이동도가 향상되어 종래와 동일한 디자인 룰인 상태에서도 소자의 동작 속도를 높일 수 있다.
이러한 변형을 갖는 웨이퍼는 일례로서, 도 8a의 단면도에 도시한 바와 같이 Si 기판(11) 위에 Ge 농도를 서서히 고농도화시킨 글레이디드 SiGe Buffer층(글레이디드 SiGe 버퍼층)(12)을 형성하고, 그 위에 Ge 농도가 일정한 SiGe Buffer층(SiGe 버퍼층)(13)을 형성하고, 마지막으로 변형 Si층(14)을 형성한다고 하는 방법으로 제조된다.
도 8b는 15㎚의 변형 Si층을 형성했을 경우의, 도 8a의 A의 일부의 확대도이다. 즉, SiGe 버퍼층(13)은 그 두께의 일부만 도시되어 있다. 도 8b에서 도시한 바와 같이 상기한 바와 같은 방법으로 제조한 변형 Si층(14) 내에는 관통 전위(102)가 1OE5개/㎠나 존재하고 있고, 그것 이외에도 미스핏 전위(101)가 더 존재한다. 따라서 양산할 가치가 있을 만큼의 품질을 갖는 반도체 소자를 제조할 수 없다.
도 9는 변형 Si막 두께와, 관통 전위의 결함수의 관계를 도시한 특성도이다. 이 도 9에서도 알 수 있듯이, 관통 전위(102)의 밀도는 변형 Si층(14)의 막 두께에 의존해서 증가하는 것을 알 수 있다. 특히, 변형 Si층(14)의 막 두께가 임계막 두께(T)를 초과하면, 관통 전위 밀도가 급격하게 증가하는 것을 알 수 있다．
따라서 관통 전위(102)의 밀도를 줄이기 위해서는 변형 Si층(14)의 막 두께를 임계막 두께(T)이하로 할 필요가 있다．
그러나, 한쪽에서 Si 웨이퍼 상의 변형 Si층(14) 내에 반도체 소자를 제조하는 공정에서 이온 임프란테이션이나 열처리 등을 행하면, 희생 산화 등에 의해 변형 Si층(14)이 박막화되어 버리고, 또한 SiGe Buffer층(13)으로부터의 Ge의 확산에 의해 변형 Si층이 없어져 버리는 경우가 있다.
즉, 도 10에 도시한 바와 같이 반도체 소자를 형성하는 공정에의 투입 전에 변형 Si층(14)의 막 두께를 임계막 두께(T) 이하로 설정했을 경우, 공정 중의 희생 산화 등에 의해 공정을 거침에 따라 변형 Si층(14)이 서서히 박막화되어 버리고, 게이트 산화막을 제작하는 시점에서는 도 11에 도시한 바와 같이 변형 Si층(14)이 전혀 남아 있지 않은 경우도 있을 수 있다. 여기에서는 상기 도 12에 도시한 바와 같이 SiGe Buffer층(13) 위에 직접 게이트 산화막(16)이 형성되게 된다.
즉, 게이트 산화막을 제조하는 시점에서 변형 Si층(14)을 남겨 두도록 하기 위해서는 반도체 제조 공정을 밟는데 있어서, 게이트 산화막 형성 전까지의 변형 Si층 감소분 이상의 막 두께의 변형 Si를 반도체 제조 공정에 투입하기 전에 형성해 둘 필요가 있다. 이 변형 Si의 초기막 두께를 임계막 두께(T)보다도 두껍게 할 필요가 있을 경우, 결정 결함이 적은 양질의 변형 Si층을 형성할 수 없기 때문에, 양질의 반도체 소자를 형성할 수도 없게 된다고 하는 문제가 있다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다.
(제1 실시예)
도 1a는 본 발명의, 제1 실시예의 반도체 웨이퍼의 구조를 도시하는 단면도이다. 도 1a로부터 알 수 있듯이, Si 기판(11) 위에 Ge 농도를 서서히 짙게 한 글레이디드 SiGe Buffer층(글레이디드 SiGe 버퍼층)(12)을 형성하고, Ge 농도 30%의 SiGe Buffer층(SiGe 버퍼층)(13)을 형성하고, 5㎚의 변형 Si층(14)을 형성한다. 즉, 변형 Si층(14)의 막 두께는 임계막 두께(T)보다 얇게 설정한다.
따라서 도 1a의 A의 일부를 확대해서 도시한 도 1b의 단면도에도 도시한 바와 같이 변형 Si층(14)과 SiGe Buffer층(13)의 계면에 미스핏 전위가 들어가지 않고, 또한 Si층(14) 내에도 관통 전위가 들어가지 않는다. 도 1a에서는 SiGe 버퍼층(13)은 그 두께의 일부만 도시되어 있다.
계속해서 도 2에 도시한 바와 같이 변형 Si층(14) 위에 SiGe Cap층(SiGe 캡층)(21)을 형성한다. SiGe Cap층(21)의 막 두께는 반도체 소자 제작 공정에서 게이트 산화막 형성 전까지 희생 산화 등에 의해 없어져 버리는 표면층의 두께와 거의 동일하게 설정한다.
그 결과, 도 3에 도시한 바와 같이 공정 중의 희생 산화에 의해 SiGe Cap층(21)이 소실되게 되고, 결국 게이트 산화막 형성 전에도, 원하는 막 두께를 갖는 변형 Si층(14)을 잔존시켜 두는 것이 가능해진다.
이 후, 도 4에 도시한 바와 같이 변형 Si층(14) 위에 게이트 산화막(16)이 형성된다.
다음에 제1 실시예의 제조 방법을 더욱 상술한다.
우선 도 1a에 도시한 바와 같은 변형 Si층(14)을 갖는 반도체 웨이퍼를 제조한다. 여기서 변형 Si층(14)의 막 두께는 임계막 두께(T)보다도 얇게 설정한다.
그 후, 도 2에 도시한 바와 같이 변형 Si층(14) 위에, 기판 온도 600 ∼ 650℃, 압력 5 ∼ 10Torr로 SiH4을 0.1로부터 0.2slm, GeH4을 0.02 ∼ 0.05slm, H2를 10 ∼ 15slm 공급하여 SiGe Cap층(21)을 형성한다.
또한, SiGe Cap층(21)의 Ge 농도는 0보다 많고 5%이하인 것이 바람직하다. Ge 농도를 5%보다도 높이면, 그 위에 균일한 열 산화막이 형성되지 않는 등의 문제점이 발생한다. 또한, SiGe Cap층의 막 두께는 5 ∼ 30㎚이다.
SiH4대신에 SiH2Cl2을 이용하거나 GeH4대신에 GeCl4을 이용할 수 있는데, SiGe Cap층(21)의 Ge 농도와 막 두께는 앞서 설명한 값의 범위인 것이 바람직하다.
이상 설명한 바와 같은 공정을 거쳐서 얻어진 반도체 웨이퍼의 변형 Si층(14) 내의 결함 밀도를, 변형 Si층(14)이 임계막 두께(T)를 초과하고 있는 경우와 비교하면, 3 자릿수 정도 감소되어 있다. 부가해서, SiGe Cap층(21)의 기능에 의해 도 3에 도시한 바와 같이 게이트 산화막 형성 시에도 변형 Si층(14)이 충분히 남아 있기 때문에, 게이트 산화막을 변형 Si층(14) 위에 제작하는 것이 가능하다.
즉, 변형 Si층(14)을 임계막 두께(T) 이하로 함으로써, 관통 전위나 미스핏 전위의 문제를 개선하는 것이 가능해진다. 또한 변형 Si층(14) 위에 SiGe Cap 층(21)을 형성함으로써, 희생 산화 등에 기인하는 변형 Si층(14)의 소실을 방지하는 것이 가능해진다. 이 때문에, 고품질의 변형 Si층(14)을 얻을 수 있고, 그 위에 고품질의 반도체 소자를 형성하는 것이 가능해진다．
또한 본 실시예에서는 변형 Si층(14) 위에 SiGe Cap층(21)을 형성하는 경우를 예시했지만, 변형 Si보다도 격자 상수가 큰 반도체층을 형성함으로써 동일한 효과를 얻을 수 있다. 또한 변형 Si층(14) 위에, 예를 들면 안티몬 등을 고농도로 도핑하는 것에 의해서도 동일한 효과를 얻을 수 있다.
(제2 실시예)
도 5는 본 발명의, 제2 실시예의 반도체 웨이퍼를 도시하는 단면도이다.
도 5로부터 알 수 있는 바와 같이 Si 기판(11) 위에 Ge 농도를 서서히 짙게 한 글레이디드 SiGe Buffer층(글레이디드 SiGe 버퍼)(12)을 형성하고, 계속해서 Ge 농도가 30%인 SiGe Buffer층(SiGe 버퍼층)(13)을 형성하고, 그 위에 변형 Si층(14)을 5㎚ 더 형성한다. 이 경우, 변형 Si층(14)의 막 두께는 임계막 두께(T)보다 얇게 설정된다.
따라서 Si층(14)과 SiGe Buffer층(13)의 계면에는 미스핏 전위는 들어가지 않고, 또한 변형 Si층(14) 내에도 관통 전위가 들어가지 않는다.
이대로의 상태에서 변형 Si층(14) 내에 반도체 소자를 제조하기 위해 이온 임프란테이션이나 열처리 등을 행하면, 희생 산화 혹은 SiGe Buffer층(13)으로부터의 Ge의 확산에 의해 변형 Si층이 없어지는 것은 앞에서도 설명한 바와 같다.
따라서 공정을 거치는 동안에, 희생 산화 등에 의해 변형 Si층(14)이 없어지 기 전에, 변형 Si층(14) 위에 Si층을 임계막 두께(T)를 초과하지 않는 범위에서 재성장시키고, 다시 반도체 소자 제작 공정으로 복귀함으로써 게이트 산화막 형성 전에 원하는 막 두께를 갖는 변형 Si층을 잔존시켜 두는 것이 가능해진다.
즉, 우선 도 4에 도시한 바와 같이 주지의 방법으로, 막 두께 6㎚의 변형 Si층(14)을 갖는 변형 반도체 웨이퍼를 제조한다.
그 후, 변형 반도체 웨이퍼 위에, 트랜지스터 등의 반도체 소자를 제조하기 위해 이온 임프란테이션을 행한다. 구체적으로는 변형 Si 반도체 웨이퍼를 산소분위기 하에서 800℃로 가열하여 열 산화막을 4㎚ 형성한다. 다음에 P 혹은 B을 가속 전압 1MeV로 입사시킨다. 이온 임프란테이션 후, 변형 Si 반도체 웨이퍼를 불산을 포함하는 용액에 침지시켜 열 산화막을 제거한다.
그 결과, 도 6a 및 그 A부분의 일부를 확대한 단면도인 도6(b)에 도시한 바와 같이 변형 Si층(14)은 희생 산화 등에 의해 얇아져 있고, 실측의 결과, 변형 Si층(14)의 막 두께는 2㎚였다. 도 6a에서는 SiGe 버퍼층(13)은 그 두께의 일부밖에 나타내어져 있지 않다.
다음에 변형 Si 웨이퍼를 감압 CVD장치에 도입하고, 기판온도를 600 내지 650℃, SiH4=0.1 내지 0.2slm, 수소=10 내지 15리터(ℓ)를 변형 Si층 표면에 공급 함으로써, 도 7a 및 그 A부분을 확대한 단면도인 도 7b에 도시한 바와 같이 Si층 재성장 계면(R) 위에 약 4㎚의 Si 재 성장층(22)을 형성한다.
그 결과, Si 재 성장층(22)과 변형 Si층(14)의 합계 막 두께는 6㎚가 된다. 이 막 두께는 임계막 두께(T)를 초과하고 있지 않기 때문에 변형 Si층(14)과 SiGe Buffer층(13)의 층 계면에는 미스핏 전위나 관통 전위는 들어가지 않는다.
다음에 변형 Si 웨이퍼를 열 산화로에 삽입하고, 트랜지스터의 게이트 산화막을 형성하는 공정으로 들어간다.
그 결과, 변형 Si층(14) 내의 결함 밀도를, 변형 Si층(14)이 임계막 두께(T)를 초과하고 있는 경우와 비교하면, 3자릿수 정도 감소되어 있고, 게다가 게이트 산화막을 변형 Si층(14) 위에 제조하는 것이 가능하기 때문에, 변형 반도체 웨이퍼에서 고품질의 변형 Si층을 실현할 수 있다．
이상에서 설명한 바와 같이 본 발명의 실시예에 따르면, Si(실리콘)기판 위에 SiGe Buffer층을 형성하고, 그 위에 변형 Si층을 임계막 두께 이하로 형성하고, 변형 Si층과 SiGe Buffer층 계면에 가해지는 응력을 저감시켜 결정 결함 밀도가 적은 변형 Si층을 실현할 수 있다.
또한 변형 Si층 표면을 Si보다도 격자 상수가 큰 반도체층, 예를 들면 SiGe층에 의해 Cap함으로써, 후공정에서의 희생 산화에 의한 변형 Si층의 소실을 방지하여, 결함 밀도가 작은 고품질의, 변형 반도체층을 이용한 반도체 소자를 제작하는 것이 가능해진다.
부가해서 반도체 웨이퍼 위에 반도체 장치를 제작하는 공정 중에, 변형 Si층이 희생 산화 등에 의해 얇아진 경우에도, 반도체 장치 제작 공정 중에 Si층을 에피택셜 성장시켜 고품질의 변형 Si층을 임계막 두께 이하의 범위에서 재성장시킴으로써, 후공정에서의 게이트 산화막 형성에 알맞은 고품질의 반도체 장치를 제작하 는 것이 가능하다.
본원 발명의 실시예에서는 기판 위에 Graded SiGe 버퍼층을 형성하고, 그 위에 Ge 농도가 일정한 SiGe 버퍼층을 형성하는 예를 기재했지만 이것에 한정되지 않고, 기판 위에 형성된 BOX 산화층 위에 Ge 농도가 일정한 SiGe 버퍼층을 형성하고, 그 위에 변형 Si층을 형성해도 된다．
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야한다.
이상, 본 발명에 따르면, 변형 Si층을 트랜지스터의 채널부에 이용하여, 변형 Si층 내의 응력에 의해 전자의 이동도가 향상되어 종래와 동일한 디자인 룰인 상태에서도 소자의 동작 속도를 높일 수 있다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판 위에 형성되며, 상기 반도체 기판과 격자 상수가 상이하고, 버퍼층으로서의 제1 반도체층과,
    상기 제1 반도체층 위에 형성된, 변형 반도체층으로서의 제2 반도체층과,
    상기 제2 반도체층 위에 형성된 캡층으로서의 제3 반도체층
    을 구비하는 것을 특징으로 하는 반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 제1 반도체층의 격자 상수는 상기 반도체 기판의 그것보다도 큰 것을 특징으로 하는 반도체 웨이퍼.
  3. 제1항에 있어서,
    상기 제2 반도체층과 상기 반도체 기판은 동일한 물질로 구성되어 있는 반도체 웨이퍼.
  4. 제3항에 있어서,
    상기 제2 반도체층과 상기 반도체 기판은 Si로 구성되어 있는 것을 특징으로 하는 반도체 웨이퍼.
  5. 제1항에 있어서,
    상기 제3 반도체층의 격자 상수와 상기 제2 반도체층의 그것과는 서로 다른 것을 특징으로 하는 반도체 웨이퍼.
  6. 제1항에 있어서,
    상기 반도체 기판은 Si 기판인 것을 특징으로 하는 반도체 웨이퍼.
  7. 제1항에 있어서,
    상기 제1 반도체층은 SiGe층인 것을 특징으로 하는 반도체 웨이퍼.
  8. 제1항에 있어서,
    상기 제1 반도체층은, 상기 반도체 기판측의 제1 SiGe층과, 이 제1 SiGe층 위의 제2 SiGe층을 구비하고, 상기 제1 SiGe층은 상기 반도체 기판으로부터 멀어짐에 따라 Ge 농도가 커지는 것으로서 구성되고, 상기 제2 SiGe층은 Ge 농도가 일정한 것으로서 구성되어 있는 것을 특징으로 하는 반도체 웨이퍼.
  9. 제8항에 있어서,
    상기 제2 SiGe층은 Ge 농도가 30%인 것을 특징으로 하는 반도체 웨이퍼.
  10. 제1항에 있어서,
    상기 제2 반도체층은 Si층이며, 변형을 갖는 변형 Si층으로서 구성되어 있는 것을 특징으로 하는 반도체 웨이퍼.
  11. 제1항에 있어서,
    상기 제3 반도체층은 SiGe층인 것을 특징으로 하는 반도체 웨이퍼.
  12. 제11항에 있어서,
    상기 SiGe층에서의 Ge 농도는 5%이하인 것을 특징으로 하는 반도체 웨이퍼.
  13. 제1항에 있어서,
    상기 제3 반도체층은 Sb를 도핑한 Si층인 것을 특징으로 하는 반도체 웨이퍼.
  14. 제1항에 있어서,
    상기 제3 반도체층의 막 두께는 5 ∼ 30㎚인 것을 특징으로 하는 반도체 웨이퍼.
  15. 반도체 기판 위에 제1 반도체층을 형성하는 단계로서, 상기 제1 반도체층은 버퍼층으로서 기능하고, 상기 제1 반도체층의 격자 상수는 상기 반도체 기판의 그 것과는 상이한 단계,
    상기 제1 반도체층 위에 제2 반도체층을 형성하는 단계로서, 그 제2 반도체층은 변형 반도체층으로서 기능하는 단계,
    상기 제2 반도체층을 재성장시켜 이 층의 두께를 보완하는 단계로서, 이 층은 제조 프로세스 중에서 얇아진 것인 단계,
    상기 제2 반도체층 위에 절연막을 형성하는 단계, 및
    상기 절연막 위에 반도체 소자를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 반도체층은 Si층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 재성장의 공정은 상기 절연막을 형성하는 공정 전에 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 반도체 소자는 트랜지스터이며, 상기 절연막은 게이트 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 반도체 기판 위에 제1 반도체층을 형성하는 단계로서, 상기 제1 반도체층은 버퍼층으로서 기능하고, 상기 제1 반도체층의 격자 상수는 상기 반도체 기판의 그것과는 상이한 단계,
    상기 제1 반도체층 위에 제2 반도체층을 형성하는 단계로서, 그 제2 반도체층은 변형 반도체층으로서 기능하는 단계,
    상기 제2 반도체층 위에 제3 반도체층을 형성하는 단계로서, 그 제3 반도체층은 캡층으로서 기능하는 것인 단계,
    상기 제3 반도체층의 적어도 일부를 제거하는 단계,
    상기 제2 반도체층 위에 절연막을 형성하는 단계, 및
    상기 절연막 위에 반도체 소자를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 반도체 소자는 트랜지스터이고, 상기 절연막은 게이트 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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