JP2005011848A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法 Download PDFInfo
- Publication number
- JP2005011848A JP2005011848A JP2003171147A JP2003171147A JP2005011848A JP 2005011848 A JP2005011848 A JP 2005011848A JP 2003171147 A JP2003171147 A JP 2003171147A JP 2003171147 A JP2003171147 A JP 2003171147A JP 2005011848 A JP2005011848 A JP 2005011848A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- sige
- concentration
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Weting (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
【課題】エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できる。
【解決手段】Ｓｉ単結晶基板１１上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層１２を形成する第１工程と、ＳｉＧｅ濃度傾斜層上にＧｅ濃度が一定であるＳｉＧｅ濃度一定層１３を形成する第２工程と、ＳｉＧｅ濃度一定層上に歪みＳｉ層１４を形成する第３工程とを含み、第１、第２及び第３工程の各層のうち少なくとも１層がエピタキシャル成長により形成される半導体基板の製造方法の改良である。その特徴ある構成は、第３工程に続いて、エピタキシャル成長時に基板の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を更に含むところにある。
【選択図】 図１
【解決手段】Ｓｉ単結晶基板１１上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層１２を形成する第１工程と、ＳｉＧｅ濃度傾斜層上にＧｅ濃度が一定であるＳｉＧｅ濃度一定層１３を形成する第２工程と、ＳｉＧｅ濃度一定層上に歪みＳｉ層１４を形成する第３工程とを含み、第１、第２及び第３工程の各層のうち少なくとも１層がエピタキシャル成長により形成される半導体基板の製造方法の改良である。その特徴ある構成は、第３工程に続いて、エピタキシャル成長時に基板の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を更に含むところにある。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる歪みＳｉ層を有する半導体基板の製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ基板上にＳｉＧｅ層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じる。そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより、通常のＳｉ層に比べて約１．３〜８倍程度の高速化が可能になる。
また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
ＦＥＴのチャネル領域として要望される歪みＳｉ層を有する半導体基板は、Ｓｉ基板上に格子定数の大きいＳｉＧｅ層をエピタキシャル成長し、ＳｉＧｅ層の上に薄いＳｉ層をエピタキシャル成長して作製する。ＳｉＧｅ層や歪みＳｉ層をエピタキシャル成長させる工程では、エピタキシャル成長に必要なプロセスガスが表面だけでなく裏面にも回り込んでしまい、裏面外周部や面取り部にＳｉＧｅエピタキシャル層を堆積してしまう問題があった。この裏面外周部や面取り部に形成されたＳｉＧｅエピタキシャル層を除去しないと、後に続くデバイス工程での生産ラインにＧｅ汚染をもたらしてしまうため、十分な除去が必要であったがこの裏面及び面取り面のエピタキシャル層のみを除去する技術は未だ見出されていない。
【０００４】
一方、本出願人は、ＳＯＩ基板及びその製造方法並びにこれを用いた半導体装置を提案した（例えば、特許文献１参照。）。この特許文献１に示されるＳＯＩ基板を製造する方法では、一方の面のみの酸化膜を溶解除去する技術が記載されている。図３に示すように、全面に酸化膜２０ａが形成されたシリコン基板２０を低速度で回転させながら低速度で下降し、基板２０の下面に相当する一方の主面のみをフッ酸水溶液２１に接触させる。基板２０の一方の主面がフッ酸水溶液２１に接触すると、図３（ａ）の拡大図に示すようにフッ酸水溶液がその表面張力により、一方の主面上の酸化膜１０ａに均一に接触し、この酸化膜１０ａを溶解除去する。この際、矢印で示すように容器２２の上方からアルゴン等のキャリアガス２３を基板の上面及びフッ酸水溶液２１に向けて流しておく。キャリアガス２３は図の矢印に示すように流れるため、フッ酸水溶液の蒸気により基板端面部分の酸化膜１０ａの浸食を防止する。図３（ｂ）に示すように所定時間基板２０をフッ酸水溶液２１に接触させた後、基板２０を低速度で回転させながらフッ酸水溶液２１から低速度で引上げる。これにより、一方の主面のみ露出した基板２０が得られる。
【０００５】
【特許文献１】
国際公開第ＷＯ０１／００３１９１号パンフレット（第１０頁、第７図）
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に示される方法では、基板の非接触面をエッチング液に水平に接触させることが難しく、また一方の主面は露出できるが、面取り面に形成された膜を十分に除去できない。そのため、この上記特許文献１に示される一方の主面のみ露出させる方法を、歪みＳｉ層を有する半導体基板の裏面及び面取り面に形成されるエピタキシャル層の除去方法に用いることはできない。
【０００７】
本発明の目的は、エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できる半導体基板の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に係る発明は、図１に示すように、Ｓｉ単結晶基板１１上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層１２を形成する第１工程と、ＳｉＧｅ濃度傾斜層上にＧｅ濃度が一定であるＳｉＧｅ濃度一定層１３を形成する第２工程と、ＳｉＧｅ濃度一定層１３上に歪みＳｉ層１４を形成する第３工程とを含み、第１、第２及び第３工程の各層のうち少なくとも１層がエピタキシャル成長により形成される半導体基板の製造方法の改良である。その特徴ある構成は、第３工程に続いて、エピタキシャル成長時に基板１１の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を更に含むところにある。
請求項１に係る発明では、このように上記工程を経ることにより、エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できる。
【０００９】
請求項２に係る発明は、請求項１に係る発明であって、エピタキシャル層の除去が酸エッチング又はメカノケミカルポリッシング（以下、ＣＭＰという。）のいずれか一方又はその双方により施される製造方法である。
請求項２に係る発明では、上記方法により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができる。
【００１０】
請求項３に係る発明は、請求項２に係る発明であって、エピタキシャル層の除去がフッ酸及び硝酸を含む混合溶液に基板の裏面及び面取り面に接触させることにより行われる製造方法である。
【００１１】
【発明の実施の形態】
次に本発明の実施の形態を図面に基づいて説明する。
先ず、Ｓｉ単結晶基板１１を用意し、この基板１１上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層１２を形成する（第１工程）。このＳｉＧｅ濃度傾斜層１２は減圧ＣＶＤ法を用いてエピタキシャル成長させることにより形成される。減圧ＣＶＤ法による形成は、キャリアガスとしてＨ２を、ソースガスとしてＳｉＨ４及びＧｅＨ４をそれぞれ用い、基板上に形成されるＳｉＧｅ層の成長に応じてＧｅＨ４の流量割合を徐々に増加させることで得られる。形成されるＳｉＧｅ濃度傾斜層１２の厚さは、０．５〜１０μｍ、好ましくは１．０〜３μｍである。ＳｉＧｅ濃度傾斜層中のゲルマニウム濃度の上限はシリコン１００ｍｏｌ％に対して１００ｍｏｌ％に規定される。このうち、より好ましくは１０ｍｏｌ％〜５０ｍｏｌ％の範囲内に規定される。
【００１２】
次いで、ＳｉＧｅ濃度傾斜層１２の上にＧｅ濃度が一定であって所望の厚さを有するＳｉＧｅ濃度一定層１３を形成する（第２工程）。ＳｉＧｅ濃度一定層１３を形成する工程では、前述した減圧ＣＶＤ法を用い、ソースガスであるＳｉＨ４及びＧｅＨ４の流量比を所望の割合、具体的にはＳｉＧｅ濃度傾斜層１２の最表層におけるＳｉＧｅ割合と同様の割合となるように流量比を固定してＳｉＧｅ層を形成することにより、濃度一定のＳｉＧｅ層が得られる。
【００１３】
次に、ＳｉＧｅ濃度一定層１３ａ上に歪みＳｉ層１４を形成する（第３工程）。歪みＳｉ層１４は減圧ＣＶＤ法を用いてエピタキシャル成長させることにより形成される。減圧ＣＶＤ法による形成は、キャリアガスとしてＨ２を、ソースガスとしてＳｉＨ４を用い、単結晶Ｓｉ層を形成する方法と同様の方法によりエピタキシャル成長させる。エピタキシャル成長するＳｉはＳｉＧｅ濃度一定層の格子定数に倣うように成長するため、形成されるＳｉ層は、格子定数が通常の単結晶Ｓｉに比べて大きく引っ張られて歪んだ構造となる。形成される歪みＳｉ層１４の厚さは、５〜５０ｎｍ、好ましくは１５〜２５ｎｍである。
【００１４】
作製された半導体基板の裏面及び面取り面にはＳｉＧｅ濃度傾斜層、ＳｉＧｅ濃度一定層や歪みＳｉ層をエピタキシャル成長により形成する際に、反応ガスが基板の裏面及び面取り面にまで回り込んで裏面及び面取り面にエピタキシャル層が形成されている。本発明の特徴ある構成は、第３工程に続いて、エピタキシャル成長時に基板１１の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を更に含むところにある。エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を除去することで、裏面及び面取り面における残留ゲルマニウム濃度を低減できる。エピタキシャル層の除去は酸エッチング又はＣＭＰのいずれか一方又はその双方により施される。これらの方法により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができる。特にエピタキシャル層の除去が酸エッチングにより施されるとき、基板をベルヌーイチャックで保持した状態でフッ酸及び硝酸を含む混合溶液に基板の裏面及び面取り面に接触させることにより行うことが好ましい。
【００１５】
この酸エッチングに使用される酸エッチング溶液はフッ酸及び硝酸の混合溶液が好適である。フッ酸と硝酸の混合割合は重量比でＨＦ：ＨＮＯ３＝１：４〜１０、特に好ましくは１：５である。酸エッチングによる基板の裏面及び面取り面に形成されたエピタキシャル層の除去は、図２に示すように、先ず基板をベルヌーイチャック１６により搬送し、基板１０裏面が表面側となるように向きを反転させる。次いで、基板１０を高速で回転させ、エッチング液を供給する揺動ノズル１７から１Ｌ／ｍｉｎの流量で酸エッチング液１８を基板１０裏面へと供給する。基板１０裏面に供給された酸エッチング液１８は、基板の高速回転による遠心力によって基板外側に向かって均一に流れるため、基板裏面及び面取り面は均一なエッチングが施される。この酸エッチングによる基板裏面及び面取り面に形成されたエピタキシャル層の取り代はエピタキシャル層を積んだ分だけである。
【００１６】
酸エッチング処理を終えた後は、基板裏面を純水によりリンス洗浄を施す。酸エッチングの供給を終えた基板に純水を供給する揺動ノズルから純水を供給する。リンス洗浄は１０秒程度施すことで基板裏面に残留するエッチング液を除去できる。リンス洗浄により基板上に残留する水分は、基板を高速で回転させることで生じる遠心力を利用することで、基板上に残留する水分を振り切って乾燥させる。このスピン乾燥を３０秒程度施すことで基板裏面は十分に乾燥される。
【００１７】
エピタキシャル層除去工程におけるＣＭＰの研磨条件としては、研磨速度が０．７５〜１．３２ｍ／ｓ、研磨荷重が１．７６×１０４〜２．３５×１０４Ｐａ（１８０〜２４０ｇｆ／ｃｍ２）、研磨時間が３〜１０分間、スラリー流量が０．２〜０．４Ｌ／分である。このうち特に好ましい条件は研磨速度が０．９５ｍ／秒、研磨荷重が１．９６×１０４Ｐａ（２００ｇｆ／ｃｍ２）、研磨時間が３分間、スラリー流量が０．２Ｌ／分である。研磨布にはポリウレタン樹脂発泡体を、研磨剤は平均粒径３０〜４０ｎｍの超高純度コロイダルシリカを主成分とし、ｐＨ１０．５〜１１．０に調整したスラリーを使用する。ＣＭＰによるエピタキシャル層除去工程は、片面研磨機、両面研磨機のどちらを利用しても同様の成果が得られる。
【００１８】
次に、ＣＭＰによる平坦化処理を終えた後の基板裏面をオゾン水と希ＨＦ水とで洗浄する。この洗浄はスピン洗浄法により行われる。スピン洗浄法は基板を水平に置き、この基板を高速で回転させながら、基板に洗浄液を供給して表面に付着している金属不純物を除去する方法である。本発明ではオゾン水と希ＨＦ水を基板裏面に交互に供給して、基板裏面に付着している金属不純物を除去している。このスピン洗浄法により、基板裏面を均一に洗浄することができる。オゾン水と希フッ酸水を用いた洗浄は各基板間のＧｅ汚染の転写を防止するため、枚葉洗浄処理で行われる。スピン洗浄法の最後はオゾン水によるメガソニック洗浄を行う。メガソニック洗浄とは、米国ＲＣＡ社が開発した超音波洗浄方法であり、１ＭＨｚ近傍の極超音波を被洗浄物に液中で照射する方法である。メガヘルツ（ＭＨｚ）洗浄ともいわれる。従来一般的に洗浄に使われていた超音波洗浄の周波数は、２０ｋＨｚ〜１００ｋＨｚ程度であり、周波数が低いとキャビテーションの発生が起こりやすく、被洗浄物にダメージが入りやすい。また、１μｍ以下の微細なパーティクルの除去が十分に行われない。一方、メガソニック洗浄のように１ＭＨｚ程度まで周波数を上げるとキャビテーションしきい値が上昇してダメージが発生し難くなるとともに微細なパーティクルの除去効果も高められるメリットを有する。洗浄槽の底部に振動板を配置したものはバッチ洗浄装置に用いられ、ノズル内部に振動板を設けて液を吐出しながら音波を重畳させるものは枚葉洗浄に用いられる。本発明では、スピン洗浄による洗浄を説明したが、このスピン洗浄にブラシスクラブ等の物理洗浄を併用しても良い。スピン洗浄した後は、基板を回転させて高速回転による遠心力を利用して、基板上に残留する水分を振り切って乾燥させる。
【００１９】
このように上記工程を経ることにより、エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できる。
【００２０】
【実施例】
次に本発明の実施例を比較例とともに詳しく説明する。
＜実施例１＞
先ず、単結晶シリコン基板を用意し、この基板上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層をエピタキシャル成長により厚さ２μｍ形成した。このＳｉＧｅ濃度傾斜層の最表層におけるＧｅ濃度をＳｉ濃度１００ｍｏｌ％に対して２０ｍｏｌ％とした。次いで、このＳｉＧｅ濃度傾斜層の上にＳｉ濃度１００ｍｏｌ％に対してＧｅ濃度が２０ｍｏｌ％一定のＳｉＧｅ濃度一定層をエピタキシャル成長により厚さ１μｍ形成した。次に、ＳｉＧｅ濃度一定層上に歪みＳｉ層をエピタキシャル成長により２０ｎｍ形成して半導体基板を得た。
次に、基板の裏面及び面取り面に形成されたエピタキシャル層を酸エッチングを用いて除去した。エッチング溶液にはフッ酸及び硝酸を含む混合溶液を用い、フッ酸と硝酸の混合割合はＨＦ：ＨＮＯ３＝１：５とした。具体的には、基板をベルヌーイチャックにより搬送し、基板裏面が表面側となるように向きを反転させた後、基板を高速で回転させ、エッチング液を供給する揺動ノズルから１Ｌ／ｍｉｎの流量で酸エッチング液を基板裏面へと供給して基板裏面及び面取り面に均一なエッチングを施した。この酸エッチングによる基板裏面及び面取り面に形成されたエピタキシャル層の取り代はエピタキシャル層を積んだ分だけである。
【００２１】
酸エッチング処理を終えた後の基板裏面に純水を供給する揺動ノズルから純水を供給してリンス洗浄を施した。リンス洗浄後は、基板上に残留する水分をスピン乾燥し、高速回転による遠心力を利用して、基板上に残留する水分を振り切って乾燥させた。
【００２２】
＜実施例２＞
基板の裏面及び面取り面のエピタキシャル層除去を酸エッチングの代わりにＣＭＰにより行った以外は実施例１と同様にして半導体基板を得た。ＣＭＰ研磨条件としては、研磨速度を０．９５ｍ／秒、研磨荷重を２．４５×１０４Ｐａ（２５０ｇｆ／ｃｍ２）、研磨時間を４分間、スラリー流量を０．２Ｌ／ｍｉｎとした。研磨布にはポリウレタン樹脂発泡体を、研磨剤は平均粒径３０〜４０ｎｍの超高純度コロイダルシリカを主成分とし、ｐＨ１０．５〜１１．０に調整したスラリーを使用した。ＣＭＰ研磨した後の基板表面及び裏面の洗浄には、枚葉洗浄処理によるオゾン水と希ＨＦ水のスピン洗浄を施し、洗浄の最後はオゾン水によるメガソニック洗浄とした。スピン洗浄後は、基板上に残留する水分をスピン乾燥し、高速回転による遠心力を利用して、基板上に残留する水分を振り切って乾燥させた。
【００２３】
＜実施例３＞
実施例１の酸エッチングの後に、実施例２のＣＭＰを施した以外は実施例１と同様にして半導体基板を得た。
【００２４】
＜比較例１＞
基板の裏面及び面取り面に形成されたエピタキシャル層の除去工程を施さない以外は実施例１と同様にして半導体基板を得た。
【００２５】
＜比較試験及び評価＞
実施例１〜３及び比較例１でそれぞれ得られた半導体基板の裏面をＩＣＰ−ＭＳにより測定し、裏面に残存する金属濃度を測定した。ＩＣＰ−ＭＳによる測定結果を表１に示す。
【００２６】
【表１】
【００２７】
表１より明らかなように、比較例１における裏面に残留するゲルマニウム濃度は８．７×１０１１ａｔｏｍｓ／ｃｍ２程度であった。これに対して本発明の製造方法を施した実施例１〜３における裏面に残留するゲルマニウム濃度は０．５×１０１０ａｔｏｍｓ／ｃｍ２未満となっており、第３工程である歪みＳｉ層を形成する工程に続いて、基板の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を施す、具体的には酸エッチング又はメカノケミカルポリッシングのいずれか一方又はその双方によりエピタキシャル層を除去することで、エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できることが判る。
【００２８】
【発明の効果】
以上述べたように、本発明による半導体基板の製造方法は、Ｓｉ単結晶基板上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層を形成する第１工程と、ＳｉＧｅ濃度傾斜層上にＧｅ濃度が一定であるＳｉＧｅ濃度一定層を形成する第２工程と、ＳｉＧｅ濃度一定層上に歪みＳｉ層を形成する第３工程とを含み、第１、第２及び第３工程の各層のうち少なくとも１層がエピタキシャル成長により形成される方法の改良であり、その特徴ある構成は、第３工程に続いて、エピタキシャル成長時に基板の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を更に含むところにある。エピタキシャル層の除去は酸エッチング又はメカノケミカルポリッシングのいずれか一方又はその双方により施される。
このように上記工程を経ることにより、エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できる。
【図面の簡単な説明】
【図１】本発明の製造方法により得られる半導体基板の断面図。
【図２】本発明の酸エッチングを基板裏面及び面取り面に接触させてエピタキシャル層を除去する方法を示す図。
【図３】従来のシリコン基板の一方の主面のみの酸化膜をフッ酸水溶液で除去する方法を示す図。
【符号の説明】
１０ 半導体基板
１１ Ｓｉ単結晶基板
１２ ＳｉＧｅ濃度傾斜層
１３ ＳｉＧｅ濃度一定層
１４ 歪みＳｉ層
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる歪みＳｉ層を有する半導体基板の製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ基板上にＳｉＧｅ層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じる。そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより、通常のＳｉ層に比べて約１．３〜８倍程度の高速化が可能になる。
また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
ＦＥＴのチャネル領域として要望される歪みＳｉ層を有する半導体基板は、Ｓｉ基板上に格子定数の大きいＳｉＧｅ層をエピタキシャル成長し、ＳｉＧｅ層の上に薄いＳｉ層をエピタキシャル成長して作製する。ＳｉＧｅ層や歪みＳｉ層をエピタキシャル成長させる工程では、エピタキシャル成長に必要なプロセスガスが表面だけでなく裏面にも回り込んでしまい、裏面外周部や面取り部にＳｉＧｅエピタキシャル層を堆積してしまう問題があった。この裏面外周部や面取り部に形成されたＳｉＧｅエピタキシャル層を除去しないと、後に続くデバイス工程での生産ラインにＧｅ汚染をもたらしてしまうため、十分な除去が必要であったがこの裏面及び面取り面のエピタキシャル層のみを除去する技術は未だ見出されていない。
【０００４】
一方、本出願人は、ＳＯＩ基板及びその製造方法並びにこれを用いた半導体装置を提案した（例えば、特許文献１参照。）。この特許文献１に示されるＳＯＩ基板を製造する方法では、一方の面のみの酸化膜を溶解除去する技術が記載されている。図３に示すように、全面に酸化膜２０ａが形成されたシリコン基板２０を低速度で回転させながら低速度で下降し、基板２０の下面に相当する一方の主面のみをフッ酸水溶液２１に接触させる。基板２０の一方の主面がフッ酸水溶液２１に接触すると、図３（ａ）の拡大図に示すようにフッ酸水溶液がその表面張力により、一方の主面上の酸化膜１０ａに均一に接触し、この酸化膜１０ａを溶解除去する。この際、矢印で示すように容器２２の上方からアルゴン等のキャリアガス２３を基板の上面及びフッ酸水溶液２１に向けて流しておく。キャリアガス２３は図の矢印に示すように流れるため、フッ酸水溶液の蒸気により基板端面部分の酸化膜１０ａの浸食を防止する。図３（ｂ）に示すように所定時間基板２０をフッ酸水溶液２１に接触させた後、基板２０を低速度で回転させながらフッ酸水溶液２１から低速度で引上げる。これにより、一方の主面のみ露出した基板２０が得られる。
【０００５】
【特許文献１】
国際公開第ＷＯ０１／００３１９１号パンフレット（第１０頁、第７図）
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に示される方法では、基板の非接触面をエッチング液に水平に接触させることが難しく、また一方の主面は露出できるが、面取り面に形成された膜を十分に除去できない。そのため、この上記特許文献１に示される一方の主面のみ露出させる方法を、歪みＳｉ層を有する半導体基板の裏面及び面取り面に形成されるエピタキシャル層の除去方法に用いることはできない。
【０００７】
本発明の目的は、エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できる半導体基板の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に係る発明は、図１に示すように、Ｓｉ単結晶基板１１上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層１２を形成する第１工程と、ＳｉＧｅ濃度傾斜層上にＧｅ濃度が一定であるＳｉＧｅ濃度一定層１３を形成する第２工程と、ＳｉＧｅ濃度一定層１３上に歪みＳｉ層１４を形成する第３工程とを含み、第１、第２及び第３工程の各層のうち少なくとも１層がエピタキシャル成長により形成される半導体基板の製造方法の改良である。その特徴ある構成は、第３工程に続いて、エピタキシャル成長時に基板１１の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を更に含むところにある。
請求項１に係る発明では、このように上記工程を経ることにより、エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できる。
【０００９】
請求項２に係る発明は、請求項１に係る発明であって、エピタキシャル層の除去が酸エッチング又はメカノケミカルポリッシング（以下、ＣＭＰという。）のいずれか一方又はその双方により施される製造方法である。
請求項２に係る発明では、上記方法により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができる。
【００１０】
請求項３に係る発明は、請求項２に係る発明であって、エピタキシャル層の除去がフッ酸及び硝酸を含む混合溶液に基板の裏面及び面取り面に接触させることにより行われる製造方法である。
【００１１】
【発明の実施の形態】
次に本発明の実施の形態を図面に基づいて説明する。
先ず、Ｓｉ単結晶基板１１を用意し、この基板１１上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層１２を形成する（第１工程）。このＳｉＧｅ濃度傾斜層１２は減圧ＣＶＤ法を用いてエピタキシャル成長させることにより形成される。減圧ＣＶＤ法による形成は、キャリアガスとしてＨ２を、ソースガスとしてＳｉＨ４及びＧｅＨ４をそれぞれ用い、基板上に形成されるＳｉＧｅ層の成長に応じてＧｅＨ４の流量割合を徐々に増加させることで得られる。形成されるＳｉＧｅ濃度傾斜層１２の厚さは、０．５〜１０μｍ、好ましくは１．０〜３μｍである。ＳｉＧｅ濃度傾斜層中のゲルマニウム濃度の上限はシリコン１００ｍｏｌ％に対して１００ｍｏｌ％に規定される。このうち、より好ましくは１０ｍｏｌ％〜５０ｍｏｌ％の範囲内に規定される。
【００１２】
次いで、ＳｉＧｅ濃度傾斜層１２の上にＧｅ濃度が一定であって所望の厚さを有するＳｉＧｅ濃度一定層１３を形成する（第２工程）。ＳｉＧｅ濃度一定層１３を形成する工程では、前述した減圧ＣＶＤ法を用い、ソースガスであるＳｉＨ４及びＧｅＨ４の流量比を所望の割合、具体的にはＳｉＧｅ濃度傾斜層１２の最表層におけるＳｉＧｅ割合と同様の割合となるように流量比を固定してＳｉＧｅ層を形成することにより、濃度一定のＳｉＧｅ層が得られる。
【００１３】
次に、ＳｉＧｅ濃度一定層１３ａ上に歪みＳｉ層１４を形成する（第３工程）。歪みＳｉ層１４は減圧ＣＶＤ法を用いてエピタキシャル成長させることにより形成される。減圧ＣＶＤ法による形成は、キャリアガスとしてＨ２を、ソースガスとしてＳｉＨ４を用い、単結晶Ｓｉ層を形成する方法と同様の方法によりエピタキシャル成長させる。エピタキシャル成長するＳｉはＳｉＧｅ濃度一定層の格子定数に倣うように成長するため、形成されるＳｉ層は、格子定数が通常の単結晶Ｓｉに比べて大きく引っ張られて歪んだ構造となる。形成される歪みＳｉ層１４の厚さは、５〜５０ｎｍ、好ましくは１５〜２５ｎｍである。
【００１４】
作製された半導体基板の裏面及び面取り面にはＳｉＧｅ濃度傾斜層、ＳｉＧｅ濃度一定層や歪みＳｉ層をエピタキシャル成長により形成する際に、反応ガスが基板の裏面及び面取り面にまで回り込んで裏面及び面取り面にエピタキシャル層が形成されている。本発明の特徴ある構成は、第３工程に続いて、エピタキシャル成長時に基板１１の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を更に含むところにある。エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を除去することで、裏面及び面取り面における残留ゲルマニウム濃度を低減できる。エピタキシャル層の除去は酸エッチング又はＣＭＰのいずれか一方又はその双方により施される。これらの方法により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができる。特にエピタキシャル層の除去が酸エッチングにより施されるとき、基板をベルヌーイチャックで保持した状態でフッ酸及び硝酸を含む混合溶液に基板の裏面及び面取り面に接触させることにより行うことが好ましい。
【００１５】
この酸エッチングに使用される酸エッチング溶液はフッ酸及び硝酸の混合溶液が好適である。フッ酸と硝酸の混合割合は重量比でＨＦ：ＨＮＯ３＝１：４〜１０、特に好ましくは１：５である。酸エッチングによる基板の裏面及び面取り面に形成されたエピタキシャル層の除去は、図２に示すように、先ず基板をベルヌーイチャック１６により搬送し、基板１０裏面が表面側となるように向きを反転させる。次いで、基板１０を高速で回転させ、エッチング液を供給する揺動ノズル１７から１Ｌ／ｍｉｎの流量で酸エッチング液１８を基板１０裏面へと供給する。基板１０裏面に供給された酸エッチング液１８は、基板の高速回転による遠心力によって基板外側に向かって均一に流れるため、基板裏面及び面取り面は均一なエッチングが施される。この酸エッチングによる基板裏面及び面取り面に形成されたエピタキシャル層の取り代はエピタキシャル層を積んだ分だけである。
【００１６】
酸エッチング処理を終えた後は、基板裏面を純水によりリンス洗浄を施す。酸エッチングの供給を終えた基板に純水を供給する揺動ノズルから純水を供給する。リンス洗浄は１０秒程度施すことで基板裏面に残留するエッチング液を除去できる。リンス洗浄により基板上に残留する水分は、基板を高速で回転させることで生じる遠心力を利用することで、基板上に残留する水分を振り切って乾燥させる。このスピン乾燥を３０秒程度施すことで基板裏面は十分に乾燥される。
【００１７】
エピタキシャル層除去工程におけるＣＭＰの研磨条件としては、研磨速度が０．７５〜１．３２ｍ／ｓ、研磨荷重が１．７６×１０４〜２．３５×１０４Ｐａ（１８０〜２４０ｇｆ／ｃｍ２）、研磨時間が３〜１０分間、スラリー流量が０．２〜０．４Ｌ／分である。このうち特に好ましい条件は研磨速度が０．９５ｍ／秒、研磨荷重が１．９６×１０４Ｐａ（２００ｇｆ／ｃｍ２）、研磨時間が３分間、スラリー流量が０．２Ｌ／分である。研磨布にはポリウレタン樹脂発泡体を、研磨剤は平均粒径３０〜４０ｎｍの超高純度コロイダルシリカを主成分とし、ｐＨ１０．５〜１１．０に調整したスラリーを使用する。ＣＭＰによるエピタキシャル層除去工程は、片面研磨機、両面研磨機のどちらを利用しても同様の成果が得られる。
【００１８】
次に、ＣＭＰによる平坦化処理を終えた後の基板裏面をオゾン水と希ＨＦ水とで洗浄する。この洗浄はスピン洗浄法により行われる。スピン洗浄法は基板を水平に置き、この基板を高速で回転させながら、基板に洗浄液を供給して表面に付着している金属不純物を除去する方法である。本発明ではオゾン水と希ＨＦ水を基板裏面に交互に供給して、基板裏面に付着している金属不純物を除去している。このスピン洗浄法により、基板裏面を均一に洗浄することができる。オゾン水と希フッ酸水を用いた洗浄は各基板間のＧｅ汚染の転写を防止するため、枚葉洗浄処理で行われる。スピン洗浄法の最後はオゾン水によるメガソニック洗浄を行う。メガソニック洗浄とは、米国ＲＣＡ社が開発した超音波洗浄方法であり、１ＭＨｚ近傍の極超音波を被洗浄物に液中で照射する方法である。メガヘルツ（ＭＨｚ）洗浄ともいわれる。従来一般的に洗浄に使われていた超音波洗浄の周波数は、２０ｋＨｚ〜１００ｋＨｚ程度であり、周波数が低いとキャビテーションの発生が起こりやすく、被洗浄物にダメージが入りやすい。また、１μｍ以下の微細なパーティクルの除去が十分に行われない。一方、メガソニック洗浄のように１ＭＨｚ程度まで周波数を上げるとキャビテーションしきい値が上昇してダメージが発生し難くなるとともに微細なパーティクルの除去効果も高められるメリットを有する。洗浄槽の底部に振動板を配置したものはバッチ洗浄装置に用いられ、ノズル内部に振動板を設けて液を吐出しながら音波を重畳させるものは枚葉洗浄に用いられる。本発明では、スピン洗浄による洗浄を説明したが、このスピン洗浄にブラシスクラブ等の物理洗浄を併用しても良い。スピン洗浄した後は、基板を回転させて高速回転による遠心力を利用して、基板上に残留する水分を振り切って乾燥させる。
【００１９】
このように上記工程を経ることにより、エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できる。
【００２０】
【実施例】
次に本発明の実施例を比較例とともに詳しく説明する。
＜実施例１＞
先ず、単結晶シリコン基板を用意し、この基板上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層をエピタキシャル成長により厚さ２μｍ形成した。このＳｉＧｅ濃度傾斜層の最表層におけるＧｅ濃度をＳｉ濃度１００ｍｏｌ％に対して２０ｍｏｌ％とした。次いで、このＳｉＧｅ濃度傾斜層の上にＳｉ濃度１００ｍｏｌ％に対してＧｅ濃度が２０ｍｏｌ％一定のＳｉＧｅ濃度一定層をエピタキシャル成長により厚さ１μｍ形成した。次に、ＳｉＧｅ濃度一定層上に歪みＳｉ層をエピタキシャル成長により２０ｎｍ形成して半導体基板を得た。
次に、基板の裏面及び面取り面に形成されたエピタキシャル層を酸エッチングを用いて除去した。エッチング溶液にはフッ酸及び硝酸を含む混合溶液を用い、フッ酸と硝酸の混合割合はＨＦ：ＨＮＯ３＝１：５とした。具体的には、基板をベルヌーイチャックにより搬送し、基板裏面が表面側となるように向きを反転させた後、基板を高速で回転させ、エッチング液を供給する揺動ノズルから１Ｌ／ｍｉｎの流量で酸エッチング液を基板裏面へと供給して基板裏面及び面取り面に均一なエッチングを施した。この酸エッチングによる基板裏面及び面取り面に形成されたエピタキシャル層の取り代はエピタキシャル層を積んだ分だけである。
【００２１】
酸エッチング処理を終えた後の基板裏面に純水を供給する揺動ノズルから純水を供給してリンス洗浄を施した。リンス洗浄後は、基板上に残留する水分をスピン乾燥し、高速回転による遠心力を利用して、基板上に残留する水分を振り切って乾燥させた。
【００２２】
＜実施例２＞
基板の裏面及び面取り面のエピタキシャル層除去を酸エッチングの代わりにＣＭＰにより行った以外は実施例１と同様にして半導体基板を得た。ＣＭＰ研磨条件としては、研磨速度を０．９５ｍ／秒、研磨荷重を２．４５×１０４Ｐａ（２５０ｇｆ／ｃｍ２）、研磨時間を４分間、スラリー流量を０．２Ｌ／ｍｉｎとした。研磨布にはポリウレタン樹脂発泡体を、研磨剤は平均粒径３０〜４０ｎｍの超高純度コロイダルシリカを主成分とし、ｐＨ１０．５〜１１．０に調整したスラリーを使用した。ＣＭＰ研磨した後の基板表面及び裏面の洗浄には、枚葉洗浄処理によるオゾン水と希ＨＦ水のスピン洗浄を施し、洗浄の最後はオゾン水によるメガソニック洗浄とした。スピン洗浄後は、基板上に残留する水分をスピン乾燥し、高速回転による遠心力を利用して、基板上に残留する水分を振り切って乾燥させた。
【００２３】
＜実施例３＞
実施例１の酸エッチングの後に、実施例２のＣＭＰを施した以外は実施例１と同様にして半導体基板を得た。
【００２４】
＜比較例１＞
基板の裏面及び面取り面に形成されたエピタキシャル層の除去工程を施さない以外は実施例１と同様にして半導体基板を得た。
【００２５】
＜比較試験及び評価＞
実施例１〜３及び比較例１でそれぞれ得られた半導体基板の裏面をＩＣＰ−ＭＳにより測定し、裏面に残存する金属濃度を測定した。ＩＣＰ−ＭＳによる測定結果を表１に示す。
【００２６】
【表１】
表１より明らかなように、比較例１における裏面に残留するゲルマニウム濃度は８．７×１０１１ａｔｏｍｓ／ｃｍ２程度であった。これに対して本発明の製造方法を施した実施例１〜３における裏面に残留するゲルマニウム濃度は０．５×１０１０ａｔｏｍｓ／ｃｍ２未満となっており、第３工程である歪みＳｉ層を形成する工程に続いて、基板の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を施す、具体的には酸エッチング又はメカノケミカルポリッシングのいずれか一方又はその双方によりエピタキシャル層を除去することで、エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できることが判る。
【００２８】
【発明の効果】
以上述べたように、本発明による半導体基板の製造方法は、Ｓｉ単結晶基板上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層を形成する第１工程と、ＳｉＧｅ濃度傾斜層上にＧｅ濃度が一定であるＳｉＧｅ濃度一定層を形成する第２工程と、ＳｉＧｅ濃度一定層上に歪みＳｉ層を形成する第３工程とを含み、第１、第２及び第３工程の各層のうち少なくとも１層がエピタキシャル成長により形成される方法の改良であり、その特徴ある構成は、第３工程に続いて、エピタキシャル成長時に基板の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を更に含むところにある。エピタキシャル層の除去は酸エッチング又はメカノケミカルポリッシングのいずれか一方又はその双方により施される。
このように上記工程を経ることにより、エピタキシャル成長により基板裏面及び面取り面に形成されるＳｉＧｅエピタキシャル層を容易に除去することができ、裏面及び面取り面における残留ゲルマニウム濃度を低減できる。
【図面の簡単な説明】
【図１】本発明の製造方法により得られる半導体基板の断面図。
【図２】本発明の酸エッチングを基板裏面及び面取り面に接触させてエピタキシャル層を除去する方法を示す図。
【図３】従来のシリコン基板の一方の主面のみの酸化膜をフッ酸水溶液で除去する方法を示す図。
【符号の説明】
１０ 半導体基板
１１ Ｓｉ単結晶基板
１２ ＳｉＧｅ濃度傾斜層
１３ ＳｉＧｅ濃度一定層
１４ 歪みＳｉ層
Claims (3)
- Ｓｉ単結晶基板（１１）上にＧｅ濃度が厚さとともに増加するＳｉＧｅ濃度傾斜層（１２）を形成する第１工程と、前記ＳｉＧｅ濃度傾斜層上にＧｅ濃度が一定であるＳｉＧｅ濃度一定層（１３）を形成する第２工程と、前記ＳｉＧｅ濃度一定層（１３）上に歪みＳｉ層（１４）を形成する第３工程とを含み、前記第１、第２及び第３工程の各層のうち少なくとも１層がエピタキシャル成長により形成される半導体基板の製造方法において、
前記第３工程に続いて、前記エピタキシャル成長時に前記基板（１１）の裏面及び面取り面に形成されたエピタキシャル層を除去する工程を更に含むことを特徴とする半導体基板の製造方法。 - エピタキシャル層の除去が酸エッチング又はメカノケミカルポリッシングのいずれか一方又はその双方により施される請求項１記載の製造方法。
- エピタキシャル層の除去がフッ酸及び硝酸を含む混合溶液に基板の裏面及び面取り面に接触させることにより行われる請求項２記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003171147A JP4158610B2 (ja) | 2003-06-16 | 2003-06-16 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003171147A JP4158610B2 (ja) | 2003-06-16 | 2003-06-16 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005011848A true JP2005011848A (ja) | 2005-01-13 |
| JP4158610B2 JP4158610B2 (ja) | 2008-10-01 |
Family
ID=34095728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003171147A Expired - Fee Related JP4158610B2 (ja) | 2003-06-16 | 2003-06-16 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4158610B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724663B1 (ko) | 2005-07-29 | 2007-06-04 | 가부시끼가이샤 도시바 | 반도체 웨이퍼 및 반도체 장치의 제조 방법 |
| JP2008248825A (ja) * | 2007-03-30 | 2008-10-16 | Tokyo Electron Ltd | ターボ分子ポンプの洗浄方法 |
| WO2011021578A1 (ja) * | 2009-08-19 | 2011-02-24 | 株式会社Sumco | エピタキシャルシリコンウェーハの製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102372167B1 (ko) | 2015-04-24 | 2022-03-07 | 삼성전자주식회사 | 반도체 장치 |
-
2003
- 2003-06-16 JP JP2003171147A patent/JP4158610B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724663B1 (ko) | 2005-07-29 | 2007-06-04 | 가부시끼가이샤 도시바 | 반도체 웨이퍼 및 반도체 장치의 제조 방법 |
| JP2008248825A (ja) * | 2007-03-30 | 2008-10-16 | Tokyo Electron Ltd | ターボ分子ポンプの洗浄方法 |
| WO2011021578A1 (ja) * | 2009-08-19 | 2011-02-24 | 株式会社Sumco | エピタキシャルシリコンウェーハの製造方法 |
| JP2011044491A (ja) * | 2009-08-19 | 2011-03-03 | Sumco Corp | エピタキシャルシリコンウェーハの製造方法 |
| US20120149177A1 (en) * | 2009-08-19 | 2012-06-14 | Yuichi Nakayoshi | Method of producing epitaxial silicon wafer |
| KR101390307B1 (ko) * | 2009-08-19 | 2014-04-29 | 가부시키가이샤 사무코 | 에피택셜 실리콘 웨이퍼의 제조방법 |
| DE112010003306B4 (de) * | 2009-08-19 | 2019-12-24 | Sumco Corp. | Verfahren zur Herstellung eines epitaktischen Siliziumwafers |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4158610B2 (ja) | 2008-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5018066B2 (ja) | 歪Ｓｉ基板の製造方法 | |
| US6899762B2 (en) | Epitaxially coated semiconductor wafer and process for producing it | |
| JP4240403B2 (ja) | エピタキシャルウェーハの製造方法 | |
| JP2007204286A (ja) | エピタキシャルウェーハの製造方法 | |
| JP2007234952A (ja) | 化合物半導体基板の表面処理方法、化合物半導体の製造方法、化合物半導体基板、および半導体ウエハ | |
| JP2011091387A (ja) | エピタキシャルシリコンウェーハの製造方法 | |
| KR101071509B1 (ko) | 접합 웨이퍼 제조 방법 | |
| JP3714509B2 (ja) | 薄膜エピタキシャルウェーハの製造方法 | |
| US20090203212A1 (en) | Surface Grinding Method and Manufacturing Method for Semiconductor Wafer | |
| JP4158610B2 (ja) | 半導体基板の製造方法 | |
| JPH06188163A (ja) | 半導体装置作製用ＳｉＣ単結晶基板とその製造方法 | |
| JP4182818B2 (ja) | 半導体基板の製造方法 | |
| JP4140456B2 (ja) | 半導体基板の製造方法 | |
| JP7515591B2 (ja) | Ｓｏｉ構造から酸化膜を除去する方法およびｓｏｉ構造を準備する方法 | |
| JP3274810B2 (ja) | サンドブラストを施した半導体ウエーハの洗浄方法およびこの方法で洗浄した半導体ウエーハ | |
| JP2012114138A (ja) | シリコンウェーハのエピタキシャル成長方法 | |
| WO2007049435A1 (ja) | 半導体ウエーハの製造方法及び半導体ウエーハの洗浄方法 | |
| JP3595681B2 (ja) | エピタキシャルウェーハの製造方法 | |
| JP2000211997A (ja) | エピタキシャルウェ―ハの製造方法 | |
| JP2004214492A (ja) | シリコンウエハの清浄化方法 | |
| JP2000091279A (ja) | 被鏡面研磨用半導体基板及び半導体基板の製造方法 | |
| JPS59106121A (ja) | 半導体基板の表面処理方法 | |
| JP5449381B2 (ja) | エピタキシャル成長用ＣｄＴｅ系半導体基板、基板の保管方法及びエピタキシャル成長方法 | |
| TW202226375A (zh) | 磊晶層去除方法 | |
| CN110600363A (zh) | 去除氧化硅的方法及半导体器件的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080305 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080528 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080624 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080707 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4158610 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130725 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |