KR20050013563A - 격자-조율 반도체 기판의 제조 - Google Patents

격자-조율 반도체 기판의 제조

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KR20050013563A
KR20050013563A KR10-2004-7019420A KR20047019420A KR20050013563A KR 20050013563 A KR20050013563 A KR 20050013563A KR 20047019420 A KR20047019420 A KR 20047019420A KR 20050013563 A KR20050013563 A KR 20050013563A
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케이프아담다니엘
그래스비티모시존
파커에반휴버트크레스웰
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유니버시티 오브 워위크
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Abstract

가상 기판에서 전위의 축적을 감소시키기 위해, 버퍼층(32)이 하부 Si 기판(34)과 최 상부의 일정한 조성의 SiGe층(36) 사이에 제공된다. 여기에서 버퍼층은 교대로 단차진 SiGe층(38)과 균일한 SiGe층(40)을 포함하고, 이때 Ge 분율은 그 전 층의 Ge 농도에서 그 다음 층의 Ge 농도까지 선형적으로 변한다. 게다가, Ge 분율은 각 균일한 SiGe층(40)의 증착 동안에는 일정하게 유지된다. 이에 따라, Ge 분율은 버퍼층의 두께 방향으로 계단식으로 변한다. 단차진 SiGe층(38)과 균일한 SiGe층(40)의 각 쌍의 증착 후에, 웨이퍼는 그 층이 증차되는 온도보다 높은 상승된 온도에서 어닐된다. 각 단차진 SiGe층은 전위의 축적에 의해 이완되나, 균일한 SiGe층들(40)이 전위의 축적이 단차진 SiGe층들(38)로 확산해 나가는 것을 방해한다. 게다가, 이어지는 각 어닐링 단계들이 그 전의 단차진 SiGe층들(38) 및 균일한 SiGe층들(40)이 그 상대적인 두께에도 불구하고 완전히 이완되도록 보장한다. 결과적으로, 전위들이 이어지는 층들(38, 40) 내에 실질상 독립하여 형성되고, 형성된 작은 표면 굴곡(40)에 비교적 고르게 분포된다. 게다가, 실모양 전위의 밀도가 크게 감소되고, 이에 따라 활성 소자들에서 전자의 스캐터링을 유발할 수 있는 원자 격자의 분열 및 전자 이동 속도의 하락을 감소시킴으로써 가상 기판의 성능을 증대시킨다.

Description

격자-조율 반도체 기판의 제조{Formation of lattice-tuning semiconductor substrates}
이완된 SiGe 버퍼층(buffer layer)을 사이에 개재하여, Si 웨이퍼 상에 변형된 Si층을 에피택시로(epitaxially) 성장시킬 수 있고, 반도체 소자의 특성을 향상시키기 위해 그 변형된 Si층 내에 예를 들어 MOSFET들과 같은 반도체 기판을 제조할 수 있다고 알려져 있다. 이러한 버퍼층은 하부의 Si 기판의 격자 간격에 대한 격자 간격을 증가시키기 위해 제공되고, 일반적으로 가상 기판이라고 불린다.
버퍼층을 형성하기 위해, 실리콘 기판 상에 실리콘과 게르마늄 합금(SiGe)을 에픽택시로 성장시키는 것이 알려져 있다. SiGe의 격자 간격이 Si의 통상의 격자 간격보다 크기 때문에, 만일 버퍼층이 이완된다면 그러한 버퍼층의 제공에 의해 격자 간격에 있어서 바람직한 증가를 달성할 수 있다.
버퍼층의 이완(relaxation)은 변형을 완화하기 위해 필연적으로 버퍼층 내에 전위(dislocation)의 생성을 포함한다. 이러한 전위들은 일반적으로 하부의 표면으로부터 반쪽 루프를 형성하고, 이것들은 변형된 계면에서 긴 전위를 형성하기 위해 확장한다. 그러나, 버퍼층의 깊이 방향으로 확장하는 실모양 전위(threading dislocation)의 생성은, 그러한 전위들이 평탄하지 않은 표면을 발생시키고 활성 반도체 소자들 내에 전자들의 스캐터링(scattering)을 초래할 수 있다는 점에서, 기판의 품질에 악영향을 미친다. 게다가, 많은 전위들이 SiGe층 내의 변형을 이완시키기 위해 필요하기 때문에, 그러한 전위들은 필연적으로 서로 반응하여 실모양 전위들의 고착(pinning)을 초래한다. 부가하여, 보다 이완시키기 위해서는 보다 많은 전위들이 필요하고, 이것은 실모양 전위들의 농도가 높아지도록 한다.
US 5442205, US 5221413, WO 98/00857 및 JP 6-252046 들에 개시된 바와 같이, 그러한 버퍼층을 제조하는 알려진 기술들은, 변형된 계면들이 단차진(graded) 영역 상에 분포되도록 하기 위해, Ge 농도를 층 내에 선형으로 단차지게 하는 것을 포함한다. 또한, 이것은 형성된 전위들이 단차진 영역에 걸쳐 분포하고, 따라서 서로 반응하지 않게 될 것 같음을 의미한다. 그러나, 그러한 기술들은 주요한 전위들의 소오스들이 번식 기구(multiplication mechanism)이다라는 사실 때문에 고생한다. 이때, 그 내에서 많은 전위들이 동일한 소오스로부터 생성되고, 이것 때문에 동일한 원자 활주면 상에 전위들이 그룹으로 뭉치게 된다. 이러한 그룹의 전위들로부터의 변형 필드(strain field)는, 가상 기판 표면이 가상 기판의 품질에 해롭고 실모양 전위들을 트랩핑하는 부가적인 효과를 갖는 큰 굴곡(undulation)을 갖게 한다.
US 2002/0017642A1은 버퍼층이 단차진 SiGe층과 균일한 SiGe층들을 교대로 포함하는 복수의 판 모양의(laminated) 층으로부터 형성되는 기술을 개시하고 있다. 이때, 단차진 SiGe층은 그 상에 증가된 레벨의 층들이 형성되는 물질의 Ge 조성비로부터 점차로 증가하는 Ge 조성비를 갖는다. 또한, 균일한 SiGe층은 실질상 층들을 가로질러 일정한 증가된 레벨의 Ge 조성비를 가지고 있는 단차진 SiGe층의 최정상에 위치되어 있다. 버퍼층을 가로질러 Ge 조성비에 있어서 계단의 변화를 갖는 그러한 교대의 단차진 그리고 균일한 SiGe층들의 제공은, 전위들이 계면에서 측면으로 쉽게 전파하도록 하고, 결과적으로 실모양 전위들이 덜 발생하여 이에 따라 거칠기가 작은 표면을 제공하게 한다. 그러나, 이러한 기술은 만족스러운 성능을 제공하기 위해 비교적 두껍고, 주의 깊게 단차진 교대하는 층들의 제공을 필요로 하고, 그렇다고 하더라도 여전히 실모양 전위들의 축적 때문에 성능 저하의 문제를 겪는다.
본 발명은 격자-조율 반도체 기판의 제조에 관한 것으로서, 보다 자세하게는 변형된(strained) 실리콘 또는 SiGe 활성층(active layer)의 성장에 적합한 이완된(relaxed) SiGe(실리콘/게르마늄) "가상 기판(virtual substrate)" 및 그 안에 활성 반도체 소자들, 예를 들어 MOSFET들이 제조될 수 있는 변형되지 않은 III-V 반도체 활성층의 제조에 관한 것이다.
이제 본 발명이 보다 완전하게 이해될 수 있도록, 아래의 도면이 참조될 수 있다.
도 1은 변형된 Si 기판을 형성하기 위한 통상적인 기술에서 사용된 버퍼층에 전위들의 축적 효과를 보여주는 설명도이다.
도 2는 본 발명에 따른 방법에 제공된 교대하는 단차진 SiGe층과 균일한 SiGe층을 가로질러 Ge 분율의 변화를, 그러한 방법에서 사용된 전형적인 성장 및 어닐 온도와 더불어 보여주는 그래프이다.
도 3은 도 2의 방법에서 전위들의 생성을 보여주는 설명도이다.
본 발명이 이루고자 하는 기술적 과제는 통상의 기술에 비해 실모양 전위들의 밀도를 감소시켜 성능이 향상된, 격자-조율 반도체 기판을 형성하는 방법을 제공하는 데 있다.
본 발명에 따르면, (a) Si 표면상에 층을 가로질러 최소 값으로부터 제 1 레벨까지 증가하는 Ge 조성비를 갖는 제 1 단차진 SiGe층을 에피택시로 성장시키는 단계; (b) 상기 제 1 단차진 SiGe층의 정상에 층을 가로질러 실질상 일정한 상기제 1 레벨의 Ge 조성비를 갖는 제 1 균일한 SiGe층을 에피택시로 성장시키는 단계; (c) 상기 SiGe층들 내의 변형(strain)을 실질상 완전히 이완시키기 위해, 상승된 온도에서 적어도 상기 제 1 단차진 SiGe층을 어닐링하는 단계; 및 (d) 상기 제 1 균일한 SiGe층의 정상에 층을 가로질러 상기 제 1 레벨로부터 상기 제1 레벨보다 큰 제 2 레벨까지 증가하는 Ge 조성비를 갖는 제 2 단차진 SiGe층을 에피택시로 성장시키는 단계를 포함하는 격자-조율 반도체 기판의 제조 방법이 제공된다.
이러한 기술에 의하면, 상기 어닐링 단계가 일련의 교대하는 상기 단차진 SiGe층들과 상기 균일한 SiGe층들의 적어도 하층들을(다른 격자 간격을 갖는 하부의 Si층상에 상기 단차진 SiGe층을 성장시킴으로써 이완되어야할 변형) 이완시킬 수 있다는 사실 덕분에, 실질상 106/cm2이하의 전위들을 갖는 고품질 SiGe 가상 기판이 제조될 수 있다.
그러한 이완은 차례로 동일한 원자평면 상에 전위들의 축적 정도를 제한하고, 특히 전위들간의 반응과 교대하는 단차진 SiGe층과 균일한 SiGe층들이 서로 적층됨에 따라 생성되는 실모양 전위들의 생성을 억제하는 경향이 있다. 결과적으로, 주어진 최종 Ge 농도에 대해 실모양 전위 밀도와 표면 굴곡들이 크게 감소된 상태로, 보다 가늘어진 가상 기판이 제조될 수 있다. 이것은 결과적으로 가상 기판이 보다 우수해지고, 파워가 보다 쉽게 방산되도록 해준다. 표면의 연마가 최소화되거나 또는 생략될 수 있고 표면의 거칠기 때문에 부족한 한정이 최소화된다는 점 때문에, 가상 기판의 표면의 거칠기의 감소는 공정이 보다 간단해지도록 한다.
최하부의 단차진 층의 성장 후에 또는 최하부의 단차진 층 및 균일한 층들의 성장 후에 또는 각 단차진 층의 성장 후에 또는 각 단차진 층과 균일한 층들의 쌍의 성장 후에 실행되는 상기 어닐링 단계는 350 내지 1200℃ 범위 내일 수 있는 상승된 온도에서 수행된다. 이때, 각 에피택셜 성장 단계는 350 내지 1000℃ 범위 내에서 수행된다.
상기 에피택셜 성장 단계들은 분자빔 에피택시(molecular beam epitaxy; MBE) 또는 화학기상증착(chemical vapor deposition; CVD)법에 의해 실행될 수 있다.
하기의 설명은 하부의 Si 기판 상에 SiGe 버퍼층을 개재한 가상 격자-조율 Si 기판의 형성에 관한 것이다. 그러나, 본 발명은 실리콘에 III-V 첨가를 허용하면서 완전히 이완된 순수한 Ge에서 끝나는 기판들을 포함하여, 또한 다른 형태의 격자-조율 반도체 기판의 제조에 적용될 수 있다. 또한, 본 발명에 따라서, 표면 에너지를 감소시킴으로써 보다 평탄한 가상 기판 표면과 보다 낮은 밀도의 실모양 전위들을 생성하기 위해, 하나 또는 그 이상의 표면 활성제, 예를 들어 안티몬을 에피택셜 성장 공정에 포함할 수 있다.
도 1은 통상의 기술에 의해 제조된 가상 기판(10)의 구조를 보여준다. 여기에서, 단차진 SiGe 버퍼층(12)은 하부의 Si 기판(14)과 일정한 조성의 SiGe층(16) 사이에 개재되어 있다. 이러한 경우에 있어서, Ge 조성비가 버퍼층(12)을 가로질러 기판(14)과의 계면에서 실질상 0으로부터 일정한 조성의 SiGe층(16)과의 계면에서 요구되는 값(예를 들어 50%)까지 선형으로 경사지게 하기 위해, SiGe 버퍼층(12)은 화학기상증착(CVD)법에 의해 증착 공정 동안 Ge 증기 분율(x)이 증가되면서 기판(14)의 표면상에 에피택시로 성장한다. 일정한 조성의 SiGe층(16)은 이어서 요구되는 반도체 소자들의 제조를 위해 그 위에 변형된 Si층 또는 다른 요구되는 층이 성장될 수 있는 표면을 제공한다. 층의 모든 깊이를 가로질러 Ge 조성비의 그러한 단차는 증착동안 형성된 전위들이 단차진 영역 상에 분포 되도록 하고, 결과적으로 만일 전위들이 밀집된 영역에 형성될 때에 비해서 서로 간의 반응이 줄어들게 한다.
그러나, 낮은 변형이 포함된 경우에 있어서, 복수의 전위들이 동일한 소오스로부터 형성되고, 그 결과 전위들(18)의 그룹이 통상의 원자 활주면(20) 상에 생성되고 그러한 그룹의 전위들로부터의 변형장이 버퍼층(12)의 모든 깊이 및 큰 표면굴곡(22)까지 확장하는 실모양 전위들을 발생시키는 경향이 있다.
전수한 기술에 의해 생성된 전위 축적 정도를 감소시키기 위해, 본 발명에 따른 방법은 Si 기판(34) 및 일정한 조성의 SiGe층(36) 사이에 있고, 도 3에 도시된 바와 같이 교대로 단차진 SiGe층(38) 및 균일한 SiGe층(40)을 포함하는 버퍼층(32)을 제공한다. 각 단차진 SiGe층들(38)의 증착 동안, Ge 분율(x)은 그 전에 있는 층의 Ge 조성비에 해당하는 값으로부터 이어지는 층의 Ge 조성비에 해당하는 값까지 선형적으로 증가된다. 게다가, Ge 분율(x)은 각 균일한 SiGe층(40)의 증착 동안 일정하게 유지된다. 이에 따라, Ge 분율(x)은 도 2에 도시된 바와 같이, 버퍼층의 깊이를 따라서 단계적으로 변한다.
각 한 쌍의 단차진 SiGe(38)과 균일한 SiGe층(40)의 증착 후에, Si 및 Ge의 공급이 중단되고, 웨이퍼는 층들이 증착될 때의 온도보다 높은 상승된 온도에서 어닐된다. 이것은 도 2에서 그래프의 상부에 도시되어 있고, 상기 방법에서 성장 및 어닐링 온도는 오른쪽 축에 크기로 도시되어 있다. 이로부터, 초기 단차진 SiGe층 및 균일한 SiGe층은 700℃에서 증착되고, 이어지는 어닐링 단계는 900℃의 온도에서 수행됨을 알 수 있다. 이어지는 단차진 SiGe 및 균일한 SiGe층들은 연속적으로 낮은 온도에서 증착되고, 연속적으로 낮은 온도의 어닐링 단계가 이어진다.
이러한 기술에서, 각 단차진 SiGe층은 도 3에 도시된 전위들의 축적에 의해 이완되도록 허용된다. 그러나 균일한 SiGe층들(40)은 단차진 SiGe층들(38)로부터 확장해 나가는 전위들의 축적을 방해한다. 게다가, 인-시츄(in-situ)로 이어지는 어닐링 단계들의 각각은 그 전에 적용된 단차진 SiGe층들(38) 및 균일한 SiGe층들(40)이 그것들의 상대적으로 얇은 두께에도 불구하고 완전히 이완되도록 보장해준다. 따라서, 각 어닐링 단계 후에, 이어지는 단차진 SiGe층들(38) 및 균일한 SiGe층들(40)의 성장은 실질상 그 전에 형성된 층들의 전위 번식 기구(dislocation multiplication mechanism)에 무관하게 진행된다. 결과적으로, 전위들은 실질상 이어지는 쌍을 이루는 층들(38, 40)에 실질상 무관하게 제조되고, 전위들은 그러한 전위들의 결과로 생성된 단지 작은 표면 굴곡(44)만이 생성된 채로 비교적 고르게 분포된다. 게다가, 실모양 전위들의 밀도는 크게 감소된다. 이에 따라 활성 소자들에 있어서 전자의 스캐터링 및 전자들의 이동 속도 감소를 초래할 수 있는 원자 격자의 분열을 감소시킴으로써, 가상 기판의 성능이 향상된다.
본 발명에 따른 전술한 방법에 의해 제조된 가상 기판의 우수한 성능은 비교적 얇은 단차진 SiGe층 및 균일한 SiGe층, 전형적으로 200 nm 차수의 두께를 이용하여 얻어진다는 것에 유념해야 한다. 성장 온도 및 어닐 온도는 2D 성장을 유지하고 표면 거칠기를 감소시키기 위해 Ge 조성비를 증가시켜 감소시킬 수 있다.
예시의 목적으로, 본 발명에 따른 방법의 예가 이제 구체적으로 설명될 것이다. 본 발명은 주어진 매개 변수들의 특정한 조합에 한정되지 않음은 이해될 수 있을 것이다.
(001) 방향 4인치(약 10 cm) Si 기판 상에 50% Ge 분율을 갖는 가상 SiGe 기판의 제조를 위해, VG 세미콘 V90 고체 소오스 분자빔 에피택시 시스템(SS-MBE)이 사용되었고, 그러한 시스템에 있어서 성장 속도는 전형적으로 초당 0.5-1.0 Å 범위(초당 0.1-10 Å도 가능함에도 불구하고)이다. 기판은 처음에 변형된 RCA 식각에서 세정되고, 그 다음 2% 불산(hydrofluoride) 담금 및 890℃에서 20분 동안 인-시츄 탈착(desorb)이 이어진다. 그 다음 기판 상에 에피택시로 100 nm의 Si층을 성장시킨다. 이때, 성장 온도는 Si 소오스를 이용하고 200 nm의 단차진 SiGe층의 성장 동안 0%에서 10%까지 선형으로 증가되는 조성비를 갖는 Ge 소오스를 부가하여, 860℃에서 700℃로 감소된다. Ge 조성비를 10%에서 고정시키고, 200 nm의 균일한 SiGe층이 단차진 SiGe층 상에 성장된다. 그 다음, SiGe의 성장은 소오스들을 차단하여 멈추게 하고, 층들의 어닐링을 수행하기 위해 기판 온도가 910℃까지 올려져 30분 동안 유지된다.
이러한 어닐링 단계 후에, 온도는 700℃로 하강되고, 온도가 700℃에서 650℃로 감소되면서 SiGe 소오스가 그 두께를 따라서 10%에서 20%가지 변하는 Ge 조성비를 갖는 200 nm의 선형으로 단차진 SiGe층을 생성하면서, 그 에피택셜 성장이 재 시작된다. 이어서, 20% Ge 조성비를 갖는 부가적인 200 nm 두께의 균일한 SiGe층이 650℃의 일정한 온도에서 성장된다. 그 성장이 다시 멈추고, 부가적인 어닐링 단계가 860℃에서 30분 동안 수행된다.
단차진 SiGe층에서 Ge을 선형적으로 단차지게 하는 순서는, 동시에 온도를 낮추고 그 다음에 일정한 온도에서 균일한 SiGe층을 제공하면서 이어서 30분 동안 인-시츄 어닐링을 하면서, 50%의 Ge 조성비가 달성될 때까지 반복된다. 이어지는 표는 또한 도 2에 도시된 온전한 방법의 단계들을 요약하고 있다. 그 방법은 다섯 개의 분리된 단차진 SiGe층들 및 50%의 가상 SiGe 기판을 제조하기 위해 다섯 개의 분리된 어닐 단계에 이어지는 다섯 개의 분리된 균일한 SiGe층들을 포함하고 있다.
VG 세미콘 V90S 고체 소오스-분자빔 에피택시 시스템(SS-MBE)이 성장 장치로 사용된다. 이러한 시스템에서 성장 속도는 0.1-10 Å이 가능함에도 불구하고, 전형적으로 초당 0.5-1.0 Å이다.
(001) 방향 4" 실리콘 기판은 처음에 변형된 RCA 식각에서 세정되고, 이어서 2% HF 담금 및 890℃에서 20분 동안 인-시츄 탈착이 이어진다(이것은 실리콘 웨이퍼에 대해 상당히 전형적인 세정 공정이다). 100 nm Si을 성장시키기 위해 온도가 낮춰지고, 그 결과 가상 기판의 성장이 중단 없이 시작할 수 있게 된다. 일단, 온도가 700℃에 이르면, Ge 분율이 200nm 이상으로 10%까지 선형적으로 증가된다. 그 다음, 일정한 조성 10%의 200 nm 층이 성장된다. SiGe의 성장은 그 다음 기판 온도가 910℃까지 올려져 30분 동안 유지됨에 따라 중단된다. 이러한 어닐 후에, 온도는 다시 성장 온도 700℃로 낮추어진다. 그 다음 성장이 재 시작되고, 온도가 700℃에서 650℃까지 선형적으로 낮추어지면서, 10%에서 20%까지의 선형적으로 단차진 조성의 200 nm 이상이 성장된다. 그 다음 층이 650℃의 일정한 성장 온도에서 20% Ge 조성으로 200 nm 이상 성장된다. 다시 성장이 멈추고, 온도가 증가되어 860℃에서 30분 동안 유지된다. 온도를 내리면서 동시에 Ge을 선형적으로 단차지게 하고 이어서 일정산 조성의 층을 일정한 온도에서 성장시키고 이어서 30분 동안 인-시츄로 어닐을 하는 이러한 순서가 50%의 Ge이 형성될 때까지 반복된다. 이러한 설명서가 표와 아래의 그림에 요약되어 있다.
전술한 예에서, 단차진 SiGe 및 균일한 SiGe의 각 쌍은 단지 200 nm 두께를 갖고, 이에 따라 버퍼층의 총 두께는 단지 약 2 ㎛가 된다. 이것은 두 가지 이유때문에 유리한데, 첫째 얇은 층들은 제조에 경제적이고, 둘째 보다 중요하게는 SiGe이 Si 만큼 좋은 열 전도성을 가지고 있지 않다는 전제 하에서, 이것이 가상 기판 정상에 성장된 소자 층과 하부의 Si 기판의 열 결합을 최적화시켜 주기 때문이다. 비교적 얇은 가상 기판의 적용은 가상 기판이 칩의 단지 선택된 부분만을 덮고 있고, 가상 기판을 포함하는 영역과 금속 배선과 같은 다른 공정이 적용되는 칩의 다른 영역 사이에 단지 비교적 간단한 단계가 제공된다는 점에서 또한 유리하다. 이것은 가상 기판에 있어서 중요한 개선을 의미한다.
단계 성장 온도(℃) Ge 조성(%) 두께(nm) 어닐 온도(℃) 어닐 시간(min)
1 700 0-10 200 - -
2 700 10 200 - -
3 - - - 910 30
4 700-650 10-20 200 - -
5 650 20 200 - -
6 - - - 860 30
7 650-600 20-30 200 - -
8 600 30 200 - -
9 - - - 810 30
10 600-575 30-40 200 - -
11 575 40 200 - -
12 - - - 785 30
13 575-550 40-50 200 - -
14 550 50 200 - -
15 - - - 760 30
전술한 방법에 있어서 본 발명의 범위 내에서 많은 변화가 가능하다. 예를 들어, SiGe층들의 두께가 가변적이어서, 그 결과 그것들이 얇아지고 나아가 그것들이 하부 Si 기판으로부터 형성되고, 바람직하게는 각 쌍의 단차진 층과 균일한 층이 그 전 쌍의 층들보다 얇게 될 수 있다. 또한, 층들의 모든 또는 일부의 두께는 200 nm 이상 또는 그 이하일 수 있다. 예를 들어 50-1000 nm 이고, 바람직하게는 150-250 nm 범위일 수 있다. 단차진 SiGe층과 균일한 SiGe층의 수도 가변적이다.예를 들어, 4 내지 15 쌍의 층들이 이용되고, 층들 내의 조성 단차는 또한 전체 Ge 조성 범위보다 높을 수 있다. 균일한 층과 단차진 층의 조성이 또한 가변적일 수 있다. 예를 들어, 표면 거칠기를 낮추기 위해 안티몬 또는 원자 수소와 같은 하나 또는 그 이상의 표면 활성제가 포함될 수 있다. 또한, 요구되는 처음과 마지막 조성비가 정해진 전제 하에, 단차진 층들 내의 Ge 조성비가 선형이 아닌 다른 식으로 변화하도록 할 수도 있다. 게다가, 이완을 촉진시키기 위해, 단차진 층들의 모두 또는 일부의 성장 전에, 고밀도의 점 결함들을 포함하는 얇은 층이 즉시 성장될 수 있다. 그러한 층은 저온, 예를 들어 100 내지 400℃에서 에피택셜 성장 또는 단차진 층의 성장 전에 이온 주입을 통해서 제조될 수 있다.
다른 에피택셜 성장 공정, 예를 들어, 기체 소오스 MBE 공정 또는 CVD 공정의 다른 변형(예를 들어, 저압 플라즈마 강화(low pressure enhanced) CVD, 상압 CVD 및 초고진공 CVD)이 또한 이용될 수 있다. 만일 저압 CVD가 이용된다면, 각 어닐 단계 동안 수소 분위기를 유지하는 것이 바람직하다. 또한, 제공된 방법에 있어서 어닐링 단계의 수를 제한하는 것이 가능하다. 예를 들어, 첫 단차진 SiGe층과 균일한 SiGe층의 성장 후에 하나의 어닐링 단계를 제공하거나, 또는 단지 최하부 SiGe 층들의 성장 후에 둘 또는 그 이상의 어닐링 단계만을 적용할 수도 있다. 그러한 어닐링 단계들은 최상부 층들에는 필요 없을지도 모르는 전위들간의 반응이 일어나기 쉬운 최하부 층들에 전위들을 핵 생성시키는 것을 돕는다. 많은 수의 어닐링 단계들이 제공되는 동안, 어닐링 시간은 그 전 단계에 비해서 그 이어지는 단계에 있어서 감소될 수 있다. 게다가, 가상 기판은 패턴된 실리콘 웨이퍼 또는 성장이 단지 선택된 영역에서만 일어나도록 패턴된 산화막 층을 갖는 웨이퍼 상에 에피택시로 성장될 수 있다. 따라서, 예를 들어 강화된 회로 동작이 요구되는 칩의 하나 또는 그 이상의 선택된 영역(시스템-온-칩)에서 필요할 수 있는)에서 가상 기판을 형성하기 위해 제조 기술이 이용될 수 있다.
본 발명의 방법은 다양한 장치에 이용될 수 있다. 이것들은 CMOS 기술에 있어 고속 디지털 인터페이스를 위한 III-V 반도체 층들 및 발광 소자(LED)와 반도체 레이저들을 포함한 광전자 응용 장치뿐만 아니라 바이폴라 접합 트랜지스터(BJT), 전계 효과 트랜지스터(FET) 및 공진 터널링 다이오드(RTD)와 같은 소자의 제조를 위한 변형된 또는 이완된 Si, Ge 또는 SiGe 층들의 성장을 위한 가상 기판을 포함한다.

Claims (14)

  1. (a) Si 표면상에 층을 가로질러 최소 값으로부터 제 1 레벨까지 증가하는 Ge 조성비(composition ratio)를 갖는 제 1 단차진(graded) SiGe층을 에피택시로 성장시키는 단계;
    (b) 상기 제 1 단차진 SiGe층의 정상에 층을 가로질러 실질상 일정한 상기 제 1 레벨의 Ge 조성비를 갖는 제 1 균일한 SiGe층을 에피택시로 성장시키는 단계;
    (c) 상기 SiGe층들 내의 변형(strain)을 실질상 완전히 이완시키기 위해, 상승된 온도에서 적어도 상기 제 1 단차진 SiGe층을 어닐링하는 단계; 및
    (d) 상기 제 1 균일한 SiGe층의 정상에 층을 가로질러 상기 제 1 레벨로부터 상기 제1 레벨보다 큰 제 2 레벨까지 증가하는 Ge 조성비를 갖는 제 2 단차진 SiGe층을 에피택시로 성장시키는 단계를 포함하는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  2. 제 1 항에 있어서, 상기 어닐링 단계 (c)는 상기 제 1 균일한 SiGe층의 성장 후에, 그리고 상기 제 2 단차진 SiGe층의 성장 전에 수행하는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 단차진 SiGe층의 정상에 층을 가로질러 실질상 일정한 상기 제 2 레벨의 Ge 조성비를 갖는 제 2 균일한 SiGe층을에피택시로 성장시키는 단계를 더 포함하는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  4. 제 3 항에 있어서, 상기 제 1 및 제 2 SiGe층들 정상에 그 전의 균일한 SiGe층의 레벨로부터 증가된 레벨까지의 각 단차진 SiGe층을 가로질러 증가하는 SiGe 조성비를 갖는 단차진 SiGe층 및 균일한 SiGe층이 더 성장되는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 제 2 및 부가된 균일한 SiGe층들의 적어도 하나의 에피택셜 성장은 이후에 어닐링 단계(c)와 유사하게 상승된 온도에서 어닐링 하는 단계가 더 이어지는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 각 에피택셜 성장 단계는 350 내지 1000℃ 범위의 온도에서 수행하는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  7. 제 1 항 내지 제 6 항의 어느 한 항에 있어서, 상기 각 어닐링 단계는 500 내지 1200℃의 범위의 온도에서 수행하는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  8. 제 1 항 내지 제 7 항의 어느 한 항에 있어서, 상기 에피택셜 성장 단계들은 분자빔 에피택시(MBE)법에 의해 수행되는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  9. 제 1 항 내지 제 7 항의 어느 한 항에 있어서, 상기 에피택셜 성장 단계들은 화학기상증착(CVD)법에 의해 수행되는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  10. 제 1 항 내지 제 9 항의 어느 한 항에 있어서, 상기 단차진 SiGe층과 균일한 SiGe층들의 적어도 일부의 표면 거칠기는 하나 또는 그 이상의 계면 활성제(surfactants)에 의해 낮아지는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  11. 제 1 항 내지 제 10 항의 어느 한 항에 있어서, 고농도의 점 결함들을 포함하는 박막층이 상기 단차진 SiGe층들의 성장 전에 즉시 성장되는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  12. 제 1 항 내지 제 11 항의 어느 한 항에 있어서, 상기 단차진 SiGe 층들과 균일한 SiGe 층들 상에 그 내부에 하나 또는 그 이상의 반도체 소자들이 형성되는 변형된 Si 층을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 격자-조율 반도체 기판의 제조 방법.
  13. 제 1 항 내지 제 12 항의 어느 한 항에 의한 방법에 의해 형성된 격자-조율 반도체 기판.
  14. 제 13 항에 있어서, 그 내부에 하나 또는 그 이상의 반도체 소자들이 형성되는 변형된 Si층을 포함하는 것을 특징으로 하는 격자-조율 반도체 기판.
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