CN100397574C - 具有应变的多层结构及具有应变层的场效应晶体管的制法 - Google Patents

具有应变的多层结构及具有应变层的场效应晶体管的制法 Download PDF

Info

Publication number
CN100397574C
CN100397574C CNB2003101030913A CN200310103091A CN100397574C CN 100397574 C CN100397574 C CN 100397574C CN B2003101030913 A CNB2003101030913 A CN B2003101030913A CN 200310103091 A CN200310103091 A CN 200310103091A CN 100397574 C CN100397574 C CN 100397574C
Authority
CN
China
Prior art keywords
silicon
layer
progressive
making
sige
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2003101030913A
Other languages
English (en)
Other versions
CN1612293A (zh
Inventor
李崐池
姚亮吉
陈世昌
梁孟松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority to CNB2003101030913A priority Critical patent/CN100397574C/zh
Publication of CN1612293A publication Critical patent/CN1612293A/zh
Application granted granted Critical
Publication of CN100397574C publication Critical patent/CN100397574C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明揭示一种具有应变的多层结构的制造方法。首先,在一基底上沉积一渐进硅锗(Si1-xGex)层。随后,在渐进硅锗缓冲层上沉积一硅锗上盖层。最后,在硅锗上盖层上沉积一单晶硅层以形成一应变层,其中渐进硅锗缓冲层、硅锗上盖层及单晶硅层的形成是采用减压化学气相沉积(reducedpressure chemical vapor deposition,RPCVD)并以二硅乙烷(Si2H6)或三硅丙烷(Si3H8)作为制程前驱物(precursor)。本发明亦揭示一种具有应变层的场效应晶体管的制造方法。

Description

具有应变的多层结构及具有应变层的场效应晶体管的制法
技术领域
本发明是有关于一种半导体装置的制造方法,特别是有关于一种具有应变的多层结构及具有应变层的场效应晶体管的制法。
背景技术
为了配合集成电路的积集度增加以提升组件的效能的需求,半导体组件尺寸必须不断地缩小化。然而,举例而言,在集成电路常用的半导体组件中,如金氧半场效应晶体管(MOSFET),要使其能在低操作电压下,具有高驱动电流和高速的效能是相当困难的。因此,许多人在努力寻求改善金氧半场效应晶体管组件的效能的方法。
目前有人提出利用应力所引发的能带结构变型来增加载子的迁移率,以增加场效应晶体管的驱动电流,可改善场效应晶体管组件的效能,且此种方法已被应用于各种组件中。这些组件的硅信道是处于应变的情况。
传统上,是借由在松弛(relaxed)的硅锗(SiGe)层或基底上磊晶成长硅通道层,以制备应变的硅层。在成长应变的硅通道层之前,通常需于硅基上成长晶格逐渐变形的Si1-xGex层,其中锗的比例x是自0逐渐增加至0.2,此处称作渐进(step-graded)硅锗缓冲层。再接着于渐进硅锗缓冲层上成长一层松弛的硅锗(Si0.7Ge0.3)上盖层。
上述这些硅锗层及应变硅层是以磊晶(epitaxy)方式来制备,其中又以低压化学气相沉积法最为常见。一般而言,所使用的反应气体(制程前驱物)为四氯化硅(SiCl4)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、硅烷(SiH4)等。其成长机制可由成长速率及温度的关系曲线得知。通常,上述四种气体的关系曲线斜率在高温区(800℃以上)较小,而在低温区较大,之间具有一转折点。在斜率小的区域,成长速率较不受温度影响,主要与反应气体至基底的质传速率成正比,此区域称作质传控制区(masstransfer controlled region)。另一方面,在斜率大的区域,成长速率与表面反应速率有关,与温度成指数关系,此区域称作表面反应控制区(surface reaction controlled region)。在质传控制区(高温时)所形成的磊晶薄膜均匀性较优于表面反应控制区(surface reactioncontrolled region),但是由于使用的反应气体所需的成长温度较高而不利于整合应变薄膜至半导体制程中,因此现行的半导体制程中,磊晶成长多于表面反应控制区进行。
然而,在低温(例如,700℃以下)下的磊晶薄膜的制备相当耗时,特别是使用上述的反应气体时。举例而言,借由低压化学气相沉积(lowpressure CVD,LPCVD)磊晶成长,每片晶圆在制作具有应变的多层结构上,至少需花费一小时以上。再者,若采用超真空化学气相沉积(ultra-high vacuum CVD,UHVCVD),每片晶圆至少需花费十小时以上。亦即,因耗费过长的制造时间而严重影响到产能及制造成本。
美国专利US 5,951,757号揭示一种硅锗层的方法,其借由氢气钝化一蓝宝石基底表面后,再利用硅烷及锗烷作为制程前驱物来形成硅锗层。再者,美国专利US 6,410,371号揭示一种具有硅/硅锗/硅层主动层的硅绝缘层(SOI)的制造方法,其借由制作一具有二氧化硅层的硅基底及一具有二氧化硅/硅/硅锗层的硅基底后,在将两硅基底的二氧化硅层经由高温黏合(bonding)技术结合而成该具有硅/硅锗/硅层主动层的硅绝缘层基底。再者,美国专利US 6,515,335揭示一种在硅绝缘层基底上制作松弛的硅锗层的方法,其先借由在一硅绝缘层基底上形成一湿润层(wetting layer),之后借由分子束磊晶(MBE)或CVD依序形成硅锗岛状物及全面覆盖岛状物的硅锗上盖层,接着经由一回火程序使湿润层、硅锗岛状物、及硅锗上盖层发生交互反应而形成一单晶硅锗层,最后再在其上形成一应变的磊晶硅层。上述这些方法中,不是仍使用硅烷作为制程前驱物就是制程过于繁复,而无法有效提升组件制作的产能。
发明内容
有鉴于此,本发明的目的在于提供一种具有应变的多层结构及具有应变层的场效应晶体管的制法。其借由采用二硅乙烷或三硅丙烷作为化学气相沉积制程的前驱物以取代传统的甲烷或二氯硅烷等前驱物,借以大幅提升沉积速率进而提升组件制作的产能。
根据上述的目的,本发明提供一种具有应变的多层结构的制法。首先,提供一基底,再在基底上沉积一渐进硅锗(Si1-xGex)缓冲层,其中x随渐进硅锗缓冲层厚度增加而由0渐增至0.3。随后,在渐进硅锗缓冲层上沉积一硅锗上盖层。最后,在硅锗上盖层上沉积一单晶硅层以形成一应变层。其中,是借由二硅乙烷/三硅丙烷作为制程前驱物,以依序形成渐进硅锗缓冲层、硅锗上盖层及单晶硅层。
再者,上述基底可为一硅基底,且更包含一硅缓冲层形成于基底与渐进硅锗缓冲层之间,其厚度在0.1到0.9微米的范围。
再者,渐进硅锗缓冲层的厚度在2到5微米的范围。硅锗上盖层的厚度在0.5到1微米的范围。单晶硅层的厚度在100到300埃的范围。
再者,渐进硅锗缓冲层、硅锗上盖层及单晶硅层可借由减压化学气相沉积(RPCVD)形成。其中,减压化学气相沉积的制程温度在600℃到800℃的范围,且制程压力在50Torr到760Torr的范围。
又根据上述的目的,本发明提供一种具有应变层的场效应晶体管的制法。首先,提供一硅基底,再在硅基底上沉积一渐进硅锗(Si1-xGex)缓冲层,其中x随渐进硅锗缓冲层厚度增加而由0渐增至0.3。随后,在渐进硅锗缓冲层上沉积一硅锗上盖层。接着,在硅锗上盖层上沉积一单晶硅层以作为一应变通道层。最后,在应变通道层上方形成一栅极结构以及在栅极结构外侧的应变信道层中形成一源极/汲极区。其中,是借由二硅乙烷/三硅丙烷作为制程前驱物,以依序形成渐进硅锗缓冲层、硅锗上盖层及单晶硅层。
再者,更包含一硅缓冲层形成于硅基底与渐进硅锗缓冲层之间,其厚度在0.1到0.9微米的范围。
再者,渐进硅锗缓冲层的厚度在2到5微米的范围。硅锗上盖层的厚度在0.5到1微米的范围。单晶硅层的厚度在100到300埃的范围。
再者,渐进硅锗缓冲层、硅锗上盖层及单晶硅层可借由减压化学气相沉积(RPCVD)形成。其中,减压化学气相沉积的制程温度在600℃到800℃的范围,且制程压力在50Torr到760Torr的范围。
再者,栅极结构包含一栅极介电层、一栅极电极、及一栅极间隙壁。其中,栅极介电层设置于应变通道层上方,栅极电极设置于该栅极介电层上方,且栅极间隙壁设置于栅极电极侧壁。
附图说明
图1A到图1C是绘示出根据本发明实施例的制造具有应变层的场效应晶体管的流程剖面示意图。
图2是绘示出不同反应气体的对数沉积速率与反应温度的关系曲线图。
符号说明:
10-基底;
12-硅缓冲层;
14-渐进硅锗缓冲层;
16-硅锗上盖层;
18-单晶硅层;
20-栅极介电层;
22-栅极电极;
24-栅极间隙壁;
25-栅极结构;
26-源极/汲极区。
具体实施方式
以下配合图1A到图1C及图2说明本发明实施例的制造具有应变层的场效应晶体管的方法。
首先,请参照图1A,提供一基底10,此基底10可为一单晶硅基底、硅绝缘层基底(silicon on insulator,SOI)、或其它半导体基底。此处,是以一结晶方向为(100)的单晶硅基底作为范例。基底10上方可包含一硅缓冲层12,其用以作为后续沉积硅锗缓冲层的晶种层(seed layer)。在本实施例中,硅缓冲层12可借由磊晶的方式形成于基底10之上,例如,使用含硅化合物作为反应气体,进行化学气相沉积(CVD)。形成的硅缓冲层12厚度在0.1到0.9微米(μm)的范围,而较佳的厚度约在0.5μm。
接着,在硅缓冲层12上沉积一硅锗层。在本实施例中,此硅锗层包含上下两个部分。下部分为一渐进(setp-graded)硅锗(Si1-xGex)缓冲层14,而上部分为一松弛(relaxed)的硅锗上盖层16(如图1B所示)。在渐进硅锗缓冲层14中,锗的原子比例x是随渐进硅锗缓冲层14厚度增加而由0渐增至0.3,增加的速率在0.06/μm到0.15/μm的范围。亦即,渐进硅锗缓冲层14与硅缓冲层12的界面处,锗的含量约为0,而渐进硅锗缓冲层14的顶部表面处,锗的含量约为0.3。
在本实施例中,渐进硅锗缓冲层14可借由磊晶方式形成。其方法可为,使用二硅乙烷(disilane,Si2H6)或三硅丙烷(trisilane,Si3H8)作为硅来源的制程前驱物,并使用锗烷(germane,GeH4)作为锗来源的制程前驱物,进行减压化学气相沉积(reduced pressure CVD,RPCVD)。其中,沉积的制程温度在600℃到800℃的范围。再者,制程压力在50Torr到760Torr的范围。形成的渐进硅锗缓冲层14的厚度在2到5μm的范围,而较佳的厚度约在2.1μm。
接下来,请参照图1B,同样地,借由磊晶的方式在渐进硅锗缓冲层14上沉积一松弛的硅锗(Si1-yGey)上盖层16。不同于渐进硅锗缓冲层14,硅锗上盖层16中的锗原子比例y为一常数,例如y在0.25到0.3的范围。在本实施例中,硅锗上盖层16,同样地,使用二硅乙烷或三硅丙烷作为硅来源的制程前驱物,并使用锗烷作为锗来源的制程前驱物,进行减压化学气相沉积。其中,沉积的制程温度在600℃到800℃的范围。再者,二硅乙烷/三硅丙烷的流量在50到200sccm的范围,而锗烷的流量在50到200sccm的范围。再者,制程压力在50Torr到760Torr的范围。形成的硅锗上盖层16的厚度在0.5到1μm的范围,而较佳的厚度约在0.9μm。此处,硅锗层中的渐进硅锗缓冲层14是用以聚集及缩减其中的晶格缺陷-差排(threadingdislocation),而硅锗上盖层16则提供后续形成应变层之用。
在形成渐进硅锗缓冲层14及硅锗上盖层16之后,接着在其上沉积一单晶硅层18,以形成一应变硅层,用以作为后续晶体管制作的应变通道层。在本实施例中,单晶硅层18亦采用磊晶的方式形成。亦即,使用二硅乙烷或三硅丙烷作为硅来源的制程前驱物,进行减压化学气相沉积。其中,沉积的制程温度在600℃到800℃的范围。再者,制程压力在50Torr到760Torr的范围。形成的单晶硅层18的厚度在100到300埃(
Figure C20031010309100091
)的范围,而较佳的厚度约在135
Figure C20031010309100092
。如此一来,便完成本发明的具有应变的多层结构。
最后,请参照图1C,在应变硅层18上方形成一栅极结构25。其包含一栅极介电层20、一栅极电极22、及一栅极电极24。栅极介电层20是设置于作为通道层的应变硅层18上方。再者,栅极电极22则设置于栅极介电层20上方。另外,栅极间隙壁24设置于栅极电极侧壁。
此处,形成栅极结构25的方法如下:首先,可借由热氧化法在应变硅层18上方形成一氧化硅层(未绘示)其中氧化的温度是低于800℃。接着,可借由习知沉积技术,例如化学气相沉积,在氧化硅层上方形成一复晶硅层(未绘示),并利用习知微影及蚀刻技术,定义出由氧化硅层所构成的栅极介电层20以及由复晶硅层所构成的栅极电极22。之后,同样可借由化学气相沉积在应变硅层18表面与栅极电极侧壁与表面顺应性沉积一氮化硅层(未绘示),并利用非等向性蚀刻,例如反应离子蚀刻(reactive ion etching,RIE),蚀刻氮化硅层,以在栅极电极22侧壁留下部分的氮化硅层24,此即供作栅极间隙壁之用。
完成栅极结构25的制作后,可借由离子布植在栅极结构25外侧的应变通道层18及硅锗上盖层16中形成掺杂区26以供作源极/汲极区之用。如此一来,便完成具有应变层的金氧半导体场效应晶体管(MOSFET)制作。
需注意的是,虽然本发明是以在具有应变的多层结构上制作MOSFET为范例,然而熟习此技艺者,可根据电路组件设计的需要,将本发明整合于其它半导体组件的制作,例如CMOS晶体管。
接下来,请参照图2,其绘示出不同制程前驱物的对数沉积速率(μm/min)与反应温度(℃)的关系曲线图。如先前所述,图中各个曲线A、B、C、D、及E的斜率在高温时较小,而在低温较大,之间具有一转折点。斜率小的区域,即为质传控制区,而斜率大的区域,即为表面反应控制区。再者,A曲线表示以四氯化硅(SiCl4)为制程前驱物,B曲线表示以三氯硅烷(SiHCl3)为制程前驱物,C曲线表示以二氯硅烷(SiH2Cl2)为制程前驱物,D曲线表示以硅烷(SiH4)为制程前驱物,E曲线表示以二硅乙烷(Si2H6)为制程前驱物。明显地,在使用习知的制程前驱物(即曲线A、B、C、D)情形下,若要在质传控制区沉积薄膜,所需的反应温度偏高(850℃以上)而不适用于磊晶成长应变层。然而,若为本发明所使用的制程前驱物(即曲线E),则反应温度可降低至800℃以下。
另一方面,因应现今低温(例如在700℃以下)磊晶制程的限制,必须在表面反应控制区沉积薄膜,本发明(曲线E)的沉积速率亦高于习知技术(曲线A、B、C、D),亦即可大幅提升沉积速率而有效缩短制程时间,进而提升组件制作的产能及降低制作成本。

Claims (14)

1.一种具有应变的多层结构的制法,包括下列步骤:
提供一基底;
在该基底上沉积一渐进硅锗Si1-xGex缓冲层,其中x随该渐进硅锗缓冲层厚度增加而由0渐增至0.3;
在该渐进硅锗缓冲层上沉积一硅锗上盖层;以及
在该硅锗上盖层上沉积一单晶硅层以形成一应变层;
其中借由二硅乙烷/三硅丙烷作为减压化学气相沉积制程前驱物,以依序形成该渐进硅锗缓冲层、该硅锗上盖层及该单晶硅层,该减压化学气相沉积的制程温度在600℃到800℃的范围,而制程压力在50Torr到760Torr的范围。
2.根据权利要求1所述的具有应变的多层结构的制法,其中该基底是一硅基底。
3.根据权利要求2所述的具有应变的多层结构的制法,更包括一硅缓冲层形成于该基底与该渐进硅锗缓冲层之间。
4.根据权利要求3所述的具有应变的多层结构的制法,其中该硅缓冲层的厚度在0.1到0.9微米的范围。
5.根据权利要求1所述的具有应变的多层结构的制法,其中该渐进硅锗缓冲层的厚度在2到5微米的范围。
6.根据权利要求1所述的具有应变的多层结构的制法,其中该硅锗上盖层的厚度在0.5到1微米的范围。
7.根据权利要求1所述的具有应变的多层结构的制法,其中该单晶硅层的厚度在100到300埃的范围。
8.一种具有应变层的场效应晶体管的制法,包括下列步骤:
提供一硅基底;
在该硅基底上沉积一渐进硅锗Si1-xGex缓冲层,其中x随该渐进硅锗缓冲层厚度增加而由0渐增至0.3;
在该渐进硅锗缓冲层上沉积一硅锗上盖层;
在该硅锗上盖层上沉积一单晶硅层,以作为一应变通道层;
在该应变通道层上方形成一栅极结构;以及
在该栅极结构外侧的该应变通道层中形成一源极/汲极区;
其中借由二硅乙烷/三硅丙烷作为减压化学气相沉积制程前驱物,以依序形成该渐进硅锗缓冲层、该硅锗上盖层及该单晶硅层,该减压化学气相沉积的制程温度在600℃到800℃的范围,而制程压力在50Torr到760Torr的范围。
9.根据权利要求8所述的具有应变层的场效应晶体管的制法,更包括一硅缓冲层形成于该硅基底与该渐进硅锗缓冲层之间。
10.根据权利要求9所述的具有应变层的场效应晶体管的制法,其中该硅缓冲层的厚度在0.1到0.9微米的范围。
11.根据权利要求8所述的具有应变层的场效应晶体管的制法,其中该渐进硅锗缓冲层的厚度在2到5微米的范围。
12.根据权利要求8所述的具有应变层的场效应晶体管的制法,其中该硅锗上盖层的厚度在0.5到1微米的范围。
13.根据权利要求8所述的具有应变层的场效应晶体管的制法,其中该单晶硅层的厚度在100到300埃的范围。
14.根据权利要求8所述的具有应变层的场效应晶体管的制法,其中该栅极结构更包括:
一栅极介电层,设置于该应变通道层上方;
一栅极电极,设置于该栅极介电层上方;以及
一栅极间隙壁,设置于该栅极电极侧壁。
CNB2003101030913A 2003-10-30 2003-10-30 具有应变的多层结构及具有应变层的场效应晶体管的制法 Expired - Fee Related CN100397574C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2003101030913A CN100397574C (zh) 2003-10-30 2003-10-30 具有应变的多层结构及具有应变层的场效应晶体管的制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2003101030913A CN100397574C (zh) 2003-10-30 2003-10-30 具有应变的多层结构及具有应变层的场效应晶体管的制法

Publications (2)

Publication Number Publication Date
CN1612293A CN1612293A (zh) 2005-05-04
CN100397574C true CN100397574C (zh) 2008-06-25

Family

ID=34756523

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101030913A Expired - Fee Related CN100397574C (zh) 2003-10-30 2003-10-30 具有应变的多层结构及具有应变层的场效应晶体管的制法

Country Status (1)

Country Link
CN (1) CN100397574C (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437430B2 (en) * 2007-01-26 2016-09-06 Crystal Is, Inc. Thick pseudomorphic nitride epitaxial layers
CN101866834B (zh) * 2009-12-11 2011-09-14 清华大学 高Ge组分SiGe材料的方法
CN101807605B (zh) * 2010-02-05 2015-05-06 上海华虹宏力半导体制造有限公司 一种半导体器件及其制造方法
CN102315246B (zh) * 2010-06-30 2013-03-13 中国科学院上海硅酸盐研究所 一种弛豫SiGe虚拟衬底及其制备方法
CN102412124A (zh) * 2011-09-30 2012-04-11 上海晶盟硅材料有限公司 新型衬底的生产方法、外延片及半导体器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5273930A (en) * 1992-09-03 1993-12-28 Motorola, Inc. Method of forming a non-selective silicon-germanium epitaxial film
US5951757A (en) * 1997-05-06 1999-09-14 The United States Of America As Represented By The Secretary Of The Navy Method for making silicon germanium alloy and electric device structures
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
CN1359158A (zh) * 2001-12-29 2002-07-17 中国科学院上海微系统与信息技术研究所 一种类似绝缘层上硅结构的材料及制备方法
US20020123197A1 (en) * 2000-12-04 2002-09-05 Fitzgerald Eugene A. Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel mosfets
JP2003045811A (ja) * 2001-07-31 2003-02-14 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法および基板処理装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5273930A (en) * 1992-09-03 1993-12-28 Motorola, Inc. Method of forming a non-selective silicon-germanium epitaxial film
US5951757A (en) * 1997-05-06 1999-09-14 The United States Of America As Represented By The Secretary Of The Navy Method for making silicon germanium alloy and electric device structures
US20020123197A1 (en) * 2000-12-04 2002-09-05 Fitzgerald Eugene A. Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel mosfets
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
JP2003045811A (ja) * 2001-07-31 2003-02-14 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法および基板処理装置
CN1359158A (zh) * 2001-12-29 2002-07-17 中国科学院上海微系统与信息技术研究所 一种类似绝缘层上硅结构的材料及制备方法

Also Published As

Publication number Publication date
CN1612293A (zh) 2005-05-04

Similar Documents

Publication Publication Date Title
CN101233606B (zh) 用于制造受应力的mos器件的方法
US6989570B2 (en) Strained-channel isolated-gate field effect transistor, process for making same and resulting integrated circuit
CN100459160C (zh) 半导体器件
KR100925310B1 (ko) 고 완화율 및 저 적층 결함 밀도를 갖는 박막 sgoi웨이퍼를 형성하는 방법
JP5175367B2 (ja) Cmos用歪トランジスタの集積化
US7902540B2 (en) Fast P-I-N photodetector with high responsitivity
US20090026495A1 (en) LAYER TRANSFER OF LOW DEFECT SiGe USING AN ETCH-BACK PROCESS
EP0935292A2 (en) Method of manufacturing a MOSFET
US6774409B2 (en) Semiconductor device with NMOS including Si:C channel region and/or PMOS including SiGe channel region
CN103038863A (zh) 制备用于结合的表面的氧等离子体转化方法
CN102254866A (zh) 半导体结构的形成方法
CN104659046A (zh) 具有减小的泄漏的cmos器件及其形成方法
JP2008505482A5 (zh)
WO2008054967A2 (en) Method for providing a nanoscale, high electron mobility transistor (hemt) on insulator
EP1790003A1 (en) Method of forming strained silicon materials with improved thermal conductivity
US7022593B2 (en) SiGe rectification process
CN1950542A (zh) 硅-锗外延生长的产率改进
CN116013962B (zh) 半导体器件的制备方法
US20130334571A1 (en) Epitaxial growth of smooth and highly strained germanium
CN100397574C (zh) 具有应变的多层结构及具有应变层的场效应晶体管的制法
US20020192930A1 (en) Method of forming a single crystalline silicon pattern utilizing a structural selective epitaxial growth technique and a selective silicon etching technique
EP2255395B1 (en) Method for fabricating a semiconductor substrate
CN100397575C (zh) 具有应变的多层结构及具有应变层的场效应晶体管的制法
TW202134488A (zh) 半導體基板的製造方法及半導體基板
TWI226679B (en) Method for fabricating strained multi-layer structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080625

CF01 Termination of patent right due to non-payment of annual fee