CN102412124A

CN102412124A - 新型衬底的生产方法、外延片及半导体器件

Info

Publication number: CN102412124A
Application number: CN2011102984020A
Authority: CN
Inventors: 顾昱; 钟旻远; 林志鑫; 陈斌
Original assignee: WAFER WORKS EPITAXIAL CORP
Current assignee: WAFER WORKS EPITAXIAL CORP
Priority date: 2011-09-30
Filing date: 2011-09-30
Publication date: 2012-04-11

Abstract

本发明公开了一种新型衬底的生产方法，所述新型衬底包括衬底本体，其特征在于，在衬底本体表面设置有单晶硅层；所述的单晶硅层为三氯硅烷与氢气在900℃～1050℃下反应，反应生成的单晶硅沉积在衬底本体表面形成。使用本发明中的新型衬底生产的外延层，其电阻率均匀性可以做到＜1.5％。相比于未使用本发明的新型衬底生产的外延层，本发明中的外延层电阻率均匀性数值可降低1个百分点。使用本发明中的新型衬底，可降低后续生产成本，提高产品品质。

Description

新型衬底的生产方法、外延片及半导体器件

技术领域

本发明涉及一种新型衬底生产方法、外延片及半导体器件。

背景技术

对于半导体器件来说，需要外延层具有完美的晶体结构，而且对外延层的厚度、导电类型、电阻率及电阻均匀性等方面均有一定的要求。半导体的电阻率一般随着温度、掺杂浓度、磁场强度及光照强度等因素的变化而改变。

对于外延层与衬底的组合及产品规格是由后道产品应用所决定。电路与电子元件需要在外延片上制作完成，不同的应用如MOS型中PMOS、NMOS、CMOS和双极型中饱和型和非饱和型。随着集成电路设计朝向轻、薄、短、小及省电化的发展趋势，行动通讯、信息家电等产品无不力求节约能源消耗，对于外延产品要求也不断提高。解决外延片电阻率的变化分布问题，不仅可以满足外延片轻、薄、小、省电发展趋势，还可以提高外延片后道电子元件的使用率，有效降低客户端的产品成本。

衬底，也称为基板。目前大量使用的同质外延片中，衬底与外延层的主体构成的元素相同，均为硅。掺杂剂主要有n型元素及p型元素。n型元素包括砷AS、锑和磷(PH)；p型元素主要是硼元素。

现有的外延片，衬底与外延层两者掺杂剂的种类和浓度不相同。如常用的一种外延片，其衬底为N型，即衬底中掺杂n型原子磷、砷或锑中的一种或几种；其外延层掺杂有p型原子硼。在外延片的生产过程中，存在着普遍的自掺杂现象。自掺杂是由于热蒸发或者化学反应的副产物对衬底的扩散，衬底中的硅及杂质进入气相，改变了气相中的掺杂成分和浓度，从而导致了外延层中的杂质实际分布偏离理想的情况。按产生的原因，自掺杂可分为气相自掺杂、固相外扩散及系统自掺杂。气相自掺杂的掺杂物主要来自晶圆的背面和边缘固相外扩散。固相外扩散的掺杂物主要来自衬底的扩散，掺杂物在衬底与外延层的接触面由衬底扩散至外延层。系统自掺杂的掺杂物来自气体晶片，石墨盘和反应炉腔体等外延片生产装置的内部。

由自掺杂的产生原因可看出，外延片生产过程中，尤其是气相外延的生产方法中，自掺杂现象难以避免。

如图1所示为一种外延片的示意图，由于自掺杂的影响，一般情况下，①处相对于外圈电阻率最高，②、③、④、⑤处次之，最边缘的⑥、⑦、⑧、⑨处阻值相对更低。有些情况下也会存在边缘处电阻率高于靠近圆心处电阻率的情况。衡量电阻均匀性的标准通过计算公式可算出，计算公式：电阻率均匀性＝(MAX-MIN)*100％/(MAX+MIN)，MAX为9个点中最大电阻率数值，MIN为9个点中最小电阻率数值。通过此计算公式计算得出的均匀性数值越小，则其均匀性越高，外延片质量越高。

目前，对于外延片的电阻率均匀性可以接受范围小于5％。而现有技术中的外延片，其电阻率均匀性最低也仅能达到2.5％，按照现有技术生产，电阻率均匀性数值难以再降低。

衬底中的杂质与外延层的杂质的互相扩散，降低了外延层的电阻均匀性。如何提供一种可降低外延层生产过程中的自扩散衬底，以改善外延层电阻率均匀性，一向是业内比较难以克服的问题。

发明内容

本发明的目的是为了克服现有技术中的不足，提供一种可提高外延层电阻率均匀性的新型衬底的生产方法。

为实现以上目的，本发明通过以下技术方案实现：

新型衬底的生产方法，所述新型衬底包括衬底本体，其特征在于，在衬底本体表面具有单晶硅层；所述的单晶硅层为三氯硅烷与氢气在900℃～1050℃下反应，反应生成的单晶硅沉积在衬底本体表面形成。

优选地是，所述的单晶硅层厚度为2-5μm。

优选地是，所述的三氯硅烷与氢气通入反应腔内，氢气的流速为120-170slm/s。

优选地是，所述的衬底本体为N型。

优选地是，所述的N型衬底本体掺杂有砷、磷及锑中的至少一种元素。

优选地是，所述的衬底本体为P型。

优选地是，所述的P型衬底本体掺杂有硼。

本发明的第二个目的是提供一种外延层电阻均匀性高的外延片。

外延片，其特征在于，包括前述方法生产的新型衬底。

本发明的第三个目的是提供一种半导体器件。

半导体器件，其特征在于，包括前述的外延片。

外延层电阻率均匀性是衡量一个外延生产企业实力的重要指标之一，是一种制程能力高低的衡量指标。电阻率均匀性优良会保证后面工艺外延片上的每一个器件电性符合要求。若外延片电阻率均匀性不良，在后续工艺过程中，会大大增加边缘器件报废率，增加工艺成本及降低集成电路产品品质。

本发明中，在衬底本体表面设置单晶硅层，可将衬底本体与外延层隔开，因此可防止衬底本体与外延层产生自掺杂现象。防止衬底本体中的掺杂剂进入外延层，可提高外延层的电阻率均匀性。

使用本发明生产的新型衬底，相对于未设置单晶硅层的衬底，在生长外延层时，外延层的生长温度可降低20℃，且仍能够生产出电阻均匀性更高的外延层。因此，使用本发明中的方法生产的新型衬底，制造外延片时更加节能。

使用本发明方法生产的新型衬底制造外延片，外延片的过渡区SRP曲线更加陡峭。

使用本发明中的新型衬底生产的外延层，其电阻率均匀性可以做到＜1.5％。相比于未使用本发明的新型衬底生产的外延层，本发明中的外延层电阻率均匀性数值可降低1个百分点。使用本发明中的新型衬底，可降低后续生产成本，提高产品品质。

附图说明

图1为一种外延片示意图；

图2为本发明中的新型衬底结构示意图。

图3为本发明中的外延片结构示意图。

图4为实施例12与对比实施例9生产的外延片的SRP图。

具体实施方式

下面结合实施例对本发明进行详细的描述：

实施例1-4

如图2所示，新型衬底，包括衬底本体1，在衬底本体1表面具有单晶硅层2。单晶硅层2的厚度为2-5μm。其具体厚度可根据外延片的总体厚度、衬底本体的厚度确定。衬底厚度越高，则单晶硅层也越厚。后续生产中，在单晶硅层2表面生长外延层。

衬底本体1既可以是N型，即掺杂有砷、磷或锑元素；所述的衬底本体1还可以是P型，即掺杂有硼元素。

实施例1-4均为重掺砷衬底本体，实施例1-4中分别在衬底本体与外延层之间设置有2μm、2.6μm、3.5μm、4.8μm单晶硅层。

实施例1-4中，单晶硅层均采用三氯硅烷与氢气反应生成。反应生成的单晶硅沉积在衬底本体1表面形成单晶硅层2。实施例1-4中的反应温度分别为920℃、950℃、985℃、1015℃。实施例1-4中的氢气流速分别为120slm/s、135slm/s、150slm/s及165slm/s。

实施例5-8

图3为实施例5-8中的外延片结构示意图。实施例5-8分别使用实施例1-4中的衬底。如图3所示，在单晶硅层2表面形成外延层3。单晶硅层2位于衬底本体1与外延层3之间。

对比实施例1-4中，衬底本体为重掺砷本体，在衬底本体与外延层之间未设置单晶硅层。

实施例5-8与对比实施例1-4的外延层电阻均匀性对比数据如表1-4所示所示。每一组对比中，均选用同一批次生产的两片衬底本体，一片设置单晶硅层后再生长外延层；另一片直接生长外延层。外延层生长工艺均相同。检测点为如图1所示的1-9个点。

表1：

	点1	点2	点3	点4	点5	点6	点7	点8	点9	AVE	UNI
												实施例5	6.712	6.81	6.803	6.806	6.755	6.594	6.677	6.583	6.582	6.657	1.70％
对比实施例1	6.801	6.843	6.932	6.844	6.885	6.67	6.541	6.571	6.601	6.732	2.90％

表2：

	点1	点2	点3	点4	点5	点6	点7	点8	点9	AVE	UNI
												实施例6	5.215	5.29	5.259	5.269	5.279	5.105	5.109	5.102	5.209	5.191	1.81％
对比实施例2	5.083	5.122	5.103	5.09	5.121	4.881	4.894	4.925	4.881	5.011	2.41％

表3：

	点1	点2	点3	点4	点5	点6	点7	点8	点9	AVE	UNI
												实施例7	7.739	7.749	7.758	7.725	7.656	7.778	7.699	7.761	7.611	7.675	1.09％
对比实施例3	7.836	7.723	7.701	7.694	7.594	7.674	7.647	7.7907	7.416	7.738	2.75％

表4：

	点1	点2	点3	点4	点5	点6	点7	点8	点9	AVE	UNI
												实施例8	2.03	2.09	2.04	2.09	2.02	2.01	2.02	2.073	2.085	2.236	1.95％
对比实施例4	2.233	2.283	2.232	2.234	2.277	2.35	2.326	2.312	2.288	2.28	2.58％

表1-表4中，点1-点9列分别表示9个点处的电阻率，单位：欧姆·厘米。AVE列表示这九个点处的电阻率平均值。UNI列表示电阻均匀性，即按照电阻率均匀性公式：电阻率均匀性＝(MAX-MIN)*100％/(MAX+MIN)计算的数值。

从表1-表4的数据可以看出，使用实施例1-4中的衬底，生长的外延层电阻均匀性更高。

实施例9

选用同一批次生产的两片重掺磷衬底本体，一片用于实施例9，在衬底本体1表面生长单晶硅层2后再生长外延层3；另一片用于对比实施例5，在衬底本体表面直接生长外延层。实施例9中的单晶硅层2采用三氯硅烷与氢气反应生成。反应温度为960℃，氢气流速为140slm/s。反应生成的单晶硅沉积在衬底本体1表面形成单晶硅层2。单晶硅层2厚度为4μm。

对比实施例5中，在衬底本体与外延层之间未设置单晶硅层。

实施例9与对比实施例5中的外延层生长工艺均相同。

实施例9、对比实施例5的外延层电阻均匀性对比数据如表5所示。检测点为如图1所示的1-9个点。数据如表5所示。

表5：

从表5的数据可以看出，使用实施例9中的衬底，生长的外延层电阻均匀性更高。

实施例10

选用同一批次生产的两片轻掺磷衬底本体，一片用于实施例10，在衬底本体1表面生长单晶硅层2后再生长外延层3；另一片用于对比实施例6，在衬底本体表面直接生长外延层。实施例10中的单晶硅层2采用三氯硅烷与氢气反应生成。反应温度为1025℃，氢气流速为155slm/s。反应生成的单晶硅沉积在衬底本体1表面形成单晶硅层2。单晶硅层2厚度为3μm。

对比实施例10中，在衬底本体与外延层之间未设置单晶硅层。

实施例10与对比实施例6中的外延层生长工艺均相同。

实施例10、对比实施例6的外延层电阻均匀性对比数据如表6所示。检测点为如图1所示的1-9个点。数据如表6所示。

表6：

从表6的数据可以看出，使用实施例10中的衬底，生长的外延层电阻均匀性更高。

实施例11

选用同一批次生产的两片重掺硼衬底本体，一片用于实施例11，在衬底本体1表面生长单晶硅层2后再生长外延层3；另一片用于对比实施例7，在衬底本体表面直接生长外延层。实施例11中的单晶硅层2采用三氯硅烷与氢气反应生成。反应温度为1030℃，氢气流速为145slm/s。反应生成的单晶硅沉积在衬底本体1表面形成单晶硅层2。单晶硅层2厚度为3μm。

对比实施例7中，在衬底本体与外延层之间未设置单晶硅层。

实施例11与对比实施例7中的外延层生长工艺均相同。

实施例11、对比实施例7外延层电阻均匀性对比数据如表7所示。检测点为如图1所示的1-9个点。数据如表7所示。

表7

从表7的数据可以看出，使用实施例11的衬底，生长的外延层电阻均匀性更高。

实施例12

选用同一批次生产的两片轻掺硼衬底本体，一片用于实施例12，在衬底本体1表面生长单晶硅层2后再生长外延层3；另一片用于对比实施例8，在衬底本体表面直接生长外延层。实施例12中的单晶硅层2采用三氯硅烷与氢气反应生成。反应温度为990℃，氢气流速为140slm/s。反应生成的单晶硅沉积在衬底本体1表面形成单晶硅层2。单晶硅层2厚度为1.5μm。

对比实施例8中，在衬底本体与外延层之间未设置单晶硅层。

实施例12与对比实施例8中的外延层生长工艺均相同。

实施例12、对比实施例8外延层电阻均匀性对比数据如表8所示。检测点为如图1所示的1-9个点。数据如表8所示。

表8

从表8的数据可以看出，使用实施例12中的衬底，生长的外延层电阻均匀性更高。

实施例13、实施例14及对比实施例9

选取实施例1的两片新型衬底，一片用于实施例13，在1040℃下生长外延层。另一片用于实施例14，在1020℃下生长外延层。对比实施例9中，使用未设置单晶硅层的衬底，在1040℃下生长外延层。实施例13、实施例14及对比实施例9中，外延层的生长工艺除温度不同外，其余步骤均相同。实施例13、实施例14、对比实施例9所生长的外延层的电阻率均匀性对比数据如表9所示。

表9

实施例15、实施例16及对比实施例10

选取实施例2的两片新型衬底，一片用于实施例15，在1040℃下生长外延层。一片用于实施例16，在1020℃下生长外延层。对比实施例10中，使用未设置单晶硅层的衬底，在1040℃下生长外延层。实施例15、实施例16及对比实施例10中，外延层的生长工艺除温度不同外，其余步骤均相同。实施例15、实施例16及对比实施例10所生长的外延层的电阻率均匀性对比数据如表10所示。

表10

从表9及表10的数据可以看出，在同样使用本发明中的新型衬底制造外延片时，在更低的温度下可获得电阻率均匀性更好的外延层。在相同的温度下，使用本发明中的新型衬底，可比使用现有技术中的衬底制造的外延层的电阻率均匀性更好。相对于使用现有技术中的衬底制造外延片，使用本发明中的新型衬底制造外延片时，即使外延层的生长温度低20℃，仍能制造出电阻率更加均匀外延层。

实施例12与对比实施例9生产的外延片的SRP图如图4所示，从图4中可看出，使用本发明方法生产的新型衬底制造外延片，外延片的过渡区SRP曲线更加陡峭。

IGBT，即绝缘栅双极型晶体管：是MOS栅器件结构同双极晶体管相结合进化而成的复合型功率开关器件，是现在半导体器件中主流产品。IGBT的应用市场巨大。一、应用在家电节能领域，主要应用在变频家电上；二、应用在电机节能领域，主要应用于中低频变频器，以及高压变频器；三、应用在高铁、智能电网和新能源领域。

使用本发明中的新型衬底制造的外延片，符合IGBT高速交换功能及双极性处理能力，能获得驱动、容量大的特点。衬底本体表面具有单晶硅层，在低温外延制造中会获得SRP曲线陡峭的衬底与外延层过渡区，对IGBT后道制造打下优良特性的前道基础。

本发明中的实施例仅用于对本发明进行说明，并不构成对权利要求范围的限制，本领域内技术人员可以想到的其他实质上等同的替代，均在本发明保护范围内。

Claims

1.新型衬底的生产方法，所述新型衬底包括衬底本体，其特征在于，在衬底本体表面设置有单晶硅层；所述的单晶硅层为三氯硅烷与氢气在900℃～1050℃下反应，反应生成的单晶硅沉积在衬底本体表面形成。

2.根据权利要求1所述的新型衬底的生产方法，其特征在于，所述的单晶硅层厚度为2-5μm。

3.根据权利要求1所述的新型衬底的生产，其特征在于，所述的三氯硅烷与氢气通入反应腔内，氢气的流速为120-170slm/s。

4.根据权利要求1所述的新型衬底的生产，其特征在于，所述的衬底本体为N型。

5.根据权利要求4所述的新型衬底，其特征在于，所述的N型衬底本体掺杂有砷、磷及锑中的至少一种元素。

6.根据权利要求1所述的新型衬底，其特征在于，所述的衬底本体为P型。

7.根据权利要求6所述的新型衬底，其特征在于，所述的P型衬底本体掺杂有硼。

8.外延片，其特征在于，包括权利要求1至7任一权利要求所述方法生产的新型衬底。

9.半导体器件，其特征在于，包括权利要求8所述的外延片。