TWI639183B - U形金屬氧化物半導體元件及其製造方法 - Google Patents
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Abstract
一種U形金屬氧化物半導體元件及其製造方法，其中的U形金屬氧化物半導體元件包括一基底、具有U形溝渠的一磊晶層、形成於磊晶層中的一P型基極區、源極和汲極、一溝渠式閘極與一閘氧化層。所述U形溝渠貫穿P型基極區，溝渠式閘極形成所述U形溝渠內，且閘氧化層位於溝渠式閘極與P型基極區之間的U形溝渠內。在所述閘氧化層中，閘氧化層與溝渠式閘極之介面具有第一p型摻雜濃度、閘氧化層與P型基極區之介面具有第二p型摻雜濃度，且所述第二p型摻雜濃度為所述第一p型摻雜濃度的100倍至10000倍。所述U形金屬氧化物半導體元件具有改善的熱載子射出效能。
Description
本發明是有關於一種金屬氧化物半導體技術，且特別是有關於一種U形金屬氧化物半導體(UMOS)元件及其製造方法。
垂直的U形溝渠式功率MOSFET又稱為UMOS，於低電壓(小於150V)功率電晶體的應用中已越來越受到關注。目前開發出數種技術性的變型，以便在不損害崩潰電壓(breakdown voltage)的情況下降低導通電阻(on-resistance)，譬如在矽基底中形成深溝渠並在溝渠側壁植入摻質。
然而，不僅需要考慮到U形金屬氧化物半導體性能，熱載子射出(hot carrier injection，HCI)可靠度也是實現設備耐用性(robustness)的關鍵參數。
因此，目前亟需尋求一種能降低導通電阻、不影響崩潰電壓且HCI可靠度優異的U形金屬氧化物半導體元件及其製造方法。
本發明提供一種U形金屬氧化物半導體元件的製造方法，能製作出熱載子射出(HCI)可靠度佳的元件。
本發明另提供一種U形金屬氧化物半導體元件，具有改善的HCI效能。
本發明的U形金屬氧化物半導體元件的製造方法，包括在形成於一基底的第一表面上的一磊晶層內先形成一U形溝渠，再於U形溝渠內形成一閘氧化層，並於具有閘氧化層的U形溝渠內形成一溝渠式閘極。然後，至少在所述閘氧化層上覆蓋一罩幕層，再以所述罩幕層作為阻擋罩幕，進行P型基極(P-base)植入步驟，以在磊晶層中植入P型摻質，並進行驅入步驟，以在磊晶層中形成一P型基極區。於溝渠式閘極的兩側的P型基極區內形成一源極，於基底的第二表面上形成一汲極，其中所述第二表面位在所述第一表面的相對面。
在本發明的一實施例中，形成上述閘氧化層的方法包括熱氧化法。
在本發明的一實施例中，覆蓋上述罩幕層的方法包括在所述磊晶層、閘氧化層與溝渠式閘極上塗佈一第一光阻層，再圖案化所述第一光阻層。
在本發明的一實施例中，上述圖案化所述第一光阻層之步驟包括去除磊晶層之表面上的第一光阻層，並保留所述閘氧化層與所述溝渠式閘極上的第一光阻層。
在本發明的一實施例中，上述圖案化所述光阻層之步驟包括去除磊晶層之表面上及部分溝渠式閘極上的第一光阻層，並保留所述閘氧化層上的第一光阻層。
在本發明的一實施例中，上述罩幕層的覆蓋區域大於或等於所述閘氧化層之頂面。
在本發明的一實施例中，形成上述源極的步驟包括在磊晶層上形成露出溝渠式閘極的兩側的P型基極區的一第二光阻層，再進行N++植入步驟。
在本發明的一實施例中，在形成上述源極之後還可於源極的外側的P型基極區內形成一P型重摻雜區，再形成至少一接觸窗插塞連接P型重摻雜區與源極。
在本發明的一實施例中，形成上述源極的步驟包括對磊晶層直接進行N++植入步驟。
在本發明的一實施例中，在形成上述源極之後還可移除源極外側的部分P型基極區，以形成露出源極的一側面以及P型基極區的接觸窗開口，然後於露出的P型基極區內形成一P型重摻雜區，再於接觸窗開口內形成接觸窗插塞。
本發明的U形金屬氧化物半導體元件，包括一基底、一磊晶層、一P型基極(P-base)區、一溝渠式閘極、一閘氧化層、一源極與一汲極。基底具有相對的第一表面與第二表面，磊晶層則形成於基底的第一表面上，且磊晶層具有一U形溝渠。所述P型基極區位於磊晶層中，且U形溝渠貫穿P型基極區。溝渠式閘極
是形成於所述U形溝渠內，閘氧化層則位於溝渠式閘極與P型基極區之間的U形溝渠內。源極位於所述溝渠式閘極兩側的P型基極區內，汲極則是形成於基底的所述第二表面上。在上述閘氧化層中，閘氧化層與溝渠式閘極之介面具有第一p型摻雜濃度、閘氧化層與P型基極區之介面具有第二p型摻雜濃度，且第二p型摻雜濃度為第一p型摻雜濃度的100倍至10000倍。
在本發明的另一實施例中，上述第二p型摻雜濃度例如1E17/cm3~1E18/cm3。
在本發明的另一實施例中，上述第一p型摻雜濃度例如1E14/cm3~1E15/cm3。
在本發明的另一實施例中，上述U形金屬氧化物半導體元件還可包括一P型重摻雜區與至少一接觸窗插塞。所述P型重摻雜區形成於源極的外側的P型基極區內。接觸窗插塞則連接至源極與P型重摻雜區。
在本發明的另一實施例中，上述源極的頂面與上述P型重摻雜區的頂面共平面。
在本發明的另一實施例中，上述P型重摻雜區的頂面低於上述源極的頂面，且上述接觸窗插塞與源極的側面接觸。
基於上述，本發明藉由降低閘氧化層中閘氧化層與P型基極區之介面的p型摻雜濃度，所以能在預定的崩潰電壓範圍內降低導通電阻(Ron)，並進而增進熱載子注入(HCI)效能，而使熱載子壽命(hot carrier lifetime)增加。而且，本發明還可藉由較深的接
觸窗插塞連接P型重摻雜區和源極，而進一步增加導通狀態(on state)的崩潰電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200、400‧‧‧基底
100a、200a、400a‧‧‧第一表面
100b、200b、400b‧‧‧第二表面
102、202、402‧‧‧磊晶層
104、204、410‧‧‧U形溝渠
106、206、420‧‧‧P型基極區
108、208、414‧‧‧溝渠式閘極
110、210、412‧‧‧閘氧化層
112、212、428‧‧‧源極
112a、212a、300a‧‧‧頂面
112b、212b、428a‧‧‧側面
114、214、444‧‧‧汲極
116、118、216、218、422、424‧‧‧介面
120、220、300、436‧‧‧P型重摻雜區
122、222、302、440、504‧‧‧絕緣層
124、224、304、438、508‧‧‧接觸窗插塞
126、226、442‧‧‧導電層
404‧‧‧氧化層
406‧‧‧硬罩幕
408、416、430、500、502‧‧‧光阻層
416a‧‧‧罩幕層
418‧‧‧P型基極植入步驟
426‧‧‧N++植入步驟
432、506‧‧‧接觸窗開口
434‧‧‧P++植入步驟
圖1是依照本發明的第一實施例的一種U形金屬氧化物半導體元件的剖面示意圖。
圖2是依照本發明的第二實施例的一種U形金屬氧化物半導體元件的剖面示意圖。
圖3是依照本發明的第三實施例的一種U形金屬氧化物半導體元件的剖面示意圖。
圖4A至圖4K是依照本發明的第四實施例的一種U形金屬氧化物半導體元件的製造流程剖面示意圖。
圖5A至圖5D是依照本發明的第五實施例的一種U形金屬氧化物半導體元件的製造流程剖面示意圖。
圖6是使用電腦輔助設計技術(TCAD)軟體進行模擬的U形金屬氧化物半導體模擬結構圖。
圖7是以圖6的結構進行不同情況的模擬所得到的p型摻雜濃度分布曲線圖。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同之符號標示來說明。
另外，關於文中所使用之「第一」、「第二」...等用語，並非表示順序或順位的意思，應知其僅僅是為了區別以相同技術用語描述的元件或操作而已。
其次，在本文中所使用的用詞「包含」、「包括」、「具有」、「含有」等等，均為開放性的用語，即意指包含但不限於。
圖1是依照本發明的第一實施例的一種U形金屬氧化物半導體(UMOS)元件的剖面示意圖。
請參照圖1，第一實施例的U形金屬氧化物半導體元件包括一基底100、一磊晶層102其具有一U形溝渠104、一P型基極(P-base)區106、一溝渠式閘極108、一閘氧化層110、一源極112與一汲極114。基底100具有相對的第一表面100a與第二表面100b，磊晶層102則形成於基底100的第一表面100a上。在一實施例中，基底100為N型基底、磊晶層102為N型磊晶層(例如摻砷)、源極112為N型重摻雜(N++)區。所述P型基極區106位於磊晶層102中，且U形溝渠104貫穿P型基極區106。溝渠式閘極108是形成於所述U形溝渠104內，閘氧化層110則位於溝渠式閘極108與P型基極區106之間的U形溝渠104內。源極112
位於所述溝渠式閘極108的兩側的P型基極區106內，汲極114則是形成於基底100的第二表面100b上。在上述閘氧化層110中，閘氧化層110與溝渠式閘極108之介面116具有第一p型摻雜濃度、閘氧化層110與P型基極區106之介面118具有第二p型摻雜濃度，且第二p型摻雜濃度為第一p型摻雜濃度的100倍至10000倍。如以100V~150V的U形金屬氧化物半導體元件為例，上述第二p型摻雜濃度例如1E17/cm3~1E18/cm3；述第一p型摻雜濃度例如1E14/cm3~1E15/cm3。但本發明並不限於此，根據U形金屬氧化物半導體元件設定的崩潰電壓之差異，可變更第一與第二p型摻雜濃度的範圍。
由於第一實施例中的閘氧化層210內p型摻雜濃度越接近介面116越低，所以能降低導通電阻(Ron)，並進而增進熱載子注入(HCI)效能。如以110V的U形金屬氧化物半導體元件為例，導通電阻能降低至1.45mΩ-cm2以下。
此外，上述第二p型摻雜濃度理應低於P型基極區106的摻雜濃度，但是由於P+摻質有擴散(diffusion)效應，故閘氧化層110與P型基極區106之介面118的第二p型摻雜濃度有時可能會略高於P型基極區106的摻雜濃度。
在圖1中，有一P型重摻雜(P++)區120形成於源極112的外側的P型基極區102內，並由形成於絕緣層122中的接觸窗插塞124將源極122與P型重摻雜區120連接至一導電層126。上述絕緣層122可為層間介電層(ILD)，且接觸窗插塞124又稱為
體接觸窗(body contact)。在第一實施例中，P++區120的頂面低於源極112的頂面112a，且接觸窗插塞124是與源極112的側面112b及P++區120接觸，因此能增加導通狀態(on state)的崩潰電壓(breakdown voltage)。在一實施例中，P++區120的頂面接近源極112的底面；例如圖中是與源極112的底面齊平。在另一實施例中，P++區120的頂面也可在源極112的底面以下的位置，或是位於源極112的底面以上。
圖2是依照本發明的第二實施例的一種U形金屬氧化物半導體元件的剖面示意圖。
請參照圖2，第二實施例的U形金屬氧化物半導體元件與第一實施例同樣包括一基底200、一磊晶層202其具有一U形溝渠204、一P型基極區206、一溝渠式閘極208、一閘氧化層210、一源極212與一汲極214。磊晶層202與汲極214也分別形成於基底200的第一表面200a和第二表面200b上。在閘氧化層210中，閘氧化層210與溝渠式閘極208之介面216具有第一p型摻雜濃度、閘氧化層210與P型基極區206之介面218具有第二p型摻雜濃度，且第二p型摻雜濃度為第一p型摻雜濃度的100倍至10000倍。因此，第二實施例的U形金屬氧化物半導體元件也具有較低的導通電阻(Ron)與增進的熱載子注入(HCI)效能。
在圖2中，溝渠式閘極208的底面與P型基極區206的底面大致共平面，且連接到P型重摻雜區220和源極212的接觸窗插塞224除了與源極212的側面212b及P++區120接觸，還延
伸至源極212的部分頂面212a，並經由絕緣層222隔絕導電層226與底下的溝渠式閘極208。
圖3則是依照本發明的第三實施例的一種U形金屬氧化物半導體元件的剖面示意圖，其中使用與第一實施例相同的元件符號來代表相同或相似的元件。
請參照圖3，其中與第一實施例不同的部分是形成於源極112外側的P型基極區102內的P型重摻雜區300，其頂面300a與源極112的頂面112a共平面，所以在P型基極區102上形成絕緣層302後，直接通過接觸窗插塞304就能連接導電層126至源極112與P型重摻雜區300。
圖4A至圖4K是依照本發明的第四實施例的一種U形金屬氧化物半導體元件的製造流程剖面示意圖。
請參照圖4A，為了形成U形溝渠，先在形成於一基底400的第一表面400a上的一磊晶層402上形成一氧化層404與一硬罩幕406。上述磊晶層402例如是摻砷的N型磊晶層，且可在形成磊晶層402之後另外進行一道JFET植入步驟(未繪示)，以增加磊晶層402之n型摻雜濃度。至於硬罩幕406可為氮化矽、氧化層404可為氧化矽，但本發明並不限於此。凡是能有助於後續形成U形溝渠的膜層，均可用於此。
接著，請參照圖4B，在硬罩幕406上形帶有圖案的一光阻層408，並以光阻層408為蝕刻罩幕，先蝕刻去除部分硬罩幕406與氧化層404，並露出磊晶層402，再以硬罩幕406作為蝕刻
罩幕，蝕刻去除露出的磊晶層402直到形成預定深度的U形溝渠410。
隨後，請參照圖4C，利用已知技術去除殘留的光阻層408、硬罩幕406與氧化層404，而得到具有U形溝渠410的磊晶層402。
然後，請參照圖4D，於U形溝渠410內形成一閘氧化層412，其形成方法例如熱氧化法。接著，於具有閘氧化層412的U形溝渠410內形成一溝渠式閘極414。溝渠式閘極414的形成方法例如在磊晶層402上沉積導體層(未繪示)並將U形溝渠410填滿，在利用平坦化製程移除U形溝渠410以外的導體層，而留下U形溝渠410的導體層作為溝渠式閘極414。
之後，請參照圖4E，為了在閘氧化層412上覆蓋罩幕層，可先在磊晶層402、閘氧化層412與溝渠式閘極414上塗佈一光阻層416。
然後，請參照圖4F，圖案化光阻層416，以使其成為一罩幕層416a。圖案化上述光阻層416的方法可為黃光製程或其他適合的製程，以去除磊晶層402之表面上的光阻層，並保留閘氧化層412與溝渠式閘極414上的光阻層作為罩幕層416a。在另一實施例中，圖案化光阻層416之步驟除了去除磊晶層402之表面上的光阻層以外，還可去除部分溝渠式閘極414上的光阻層，並保留閘氧化層412上的光阻層。也就是說，所述罩幕層416a的覆蓋區域只需大於或等於閘氧化層412之頂面，即可降低後續植入
閘氧化層412的摻雜濃度。然後，以罩幕層416a作為阻擋罩幕(block mask)，進行P型基極(P-base)植入步驟418，以在磊晶層402中植入P型摻質(未繪示)，例如硼。
接著，請參照圖4G，進行驅入(drive in)步驟，以在磊晶層402中形成一P型基極區420。由於在P型基極植入步驟418期間有罩幕層416a作為阻擋罩幕，所以驅入步驟後，在閘氧化層412中，閘氧化層412與溝渠式閘極414之介面422的p型摻雜濃度會遠小於閘氧化層412與P型基極區420之介面424的p型摻雜濃度，例如介面424的p型摻雜濃度為介面422的p型摻雜濃度的100倍至10000倍。如以100V~150V的U形金屬氧化物半導體元件為例，上述介面424的p型摻雜濃度例如1E17/cm3~1E18/cm3；上述介面422的p型摻雜濃度例如1E14/cm3~1E15/cm3。但本發明並不限於此，根據U形金屬氧化物半導體元件設定的崩潰電壓之差異，以上兩個介面422和424的p型摻雜濃度範圍也可變動。此外，上述驅入步驟會導致P+摻質有擴散效應，所以上述介面424的p型摻雜濃度有時可能會略高於P型基極區420的摻雜濃度；較佳是介面424的p型摻雜濃度低於P型基極區420的摻雜濃度。
接著，請參照圖4H，於溝渠式閘極414兩側的P型基極區420內形成源極428。在本實施例中，形成源極428的步驟是對磊晶層402直接進行N++植入步驟426，以植入如磷與砷的摻質，因此通過驅入步驟，閘氧化層412內的n型摻雜濃度會有介面422
高於介面424的情形；舉例來說，介面422的n型摻雜濃度為介面424的n型摻雜濃度的1000倍至10000倍。
之後，請參照圖4I，可在溝渠式閘極414和源極428上形成光阻層430，並以光阻層430作為蝕刻罩幕，蝕刻移除源極428外側的部分P型基極區420，以形成露出源極428的側面428a以及P型基極區420的接觸窗開口432。
然後，請參照圖4J，可選擇進行P++植入步驟434，以植入如硼加上BF2的摻質，而在露出的P型基極區420內形成一P型重摻雜(P++)區436。
最後，請參照圖4K，可先移除光阻層430，再形成一層絕緣層440，其中亦有對應上述接觸窗開口432的開口，然後於其中形成接觸窗插塞438。在第四實施例中，接觸窗插塞438是與源極427的側面428a及P++區436接觸，因此能增加導通狀態的崩潰電壓。之後，形成與接觸窗插塞438相連的導電層442，並於基底400的第二表面400b上形成一汲極444，其中第二表面400b位在第一表面400a的相對面。
圖5A至圖5D是依照本發明的第五實施例的一種U形金屬氧化物半導體元件的製造流程剖面示意圖，其中使用與第四實施例相同的元件符號來代表相同或相似的元件。
請參照圖5A，其為接續第四實施例的圖4G之步驟，故前面的製造流程可直接參照圖4A至圖4G的記載，故不再贅述。在圖5A中，於磊晶層402上形成露出溝渠式閘極414兩側的P
型基極區420的光阻層500，且溝渠式閘極414與閘氧化層412也由光阻層500覆蓋。因此，N++植入步驟426期間植入閘氧化層412的n型摻雜濃度會降低。
之後，請參照圖5B，可在溝渠式閘極414和源極428上形成光阻層502，並以光阻層502作為阻擋罩幕，進行P++植入步驟434，以於露出的P型基極區420內形成一P型重摻雜(P++)區436。
然後，請參照圖5C，先移除光阻層502，再依序進行沉積一絕緣層504、形成接觸窗開口506以及形成接觸窗插塞508的步驟，以連接P型重摻雜區436與源極428，此時P型重摻雜區436的頂面436a與源極428的頂面428a是共平面的。
最後，請參照圖5D，分別在絕緣層504與基底400的第二表面400b上形成導電層442和汲極444。
以下列舉幾個模擬實驗來確認本發明的功效，但本發明的範圍並不侷限於以下內容。
圖6是使用電腦輔助設計技術(Technology Computer Aided Design，TCAD)軟體進行模擬的U形金屬氧化物半導體模擬結構圖，其中已標示各構件的尺寸，且磊晶層設為8μm、U型溝渠的寬度設為0.5μm、閘氧化層的側壁厚度設為1350Å、閘氧化層的側壁底部厚度設為910Å。
〈實驗例1〉
模擬對象如圖6所示，但在形成P型基極期間有罩幕層
遮住閘氧化層，在形成源極期間也有光阻層遮住閘氧化層，其餘製程如第四實施例所述。
〈實驗例2〉
模擬對象如圖6所示，在形成P型基極期間有罩幕層遮住閘氧化層，但在形成源極期間不用光阻，其餘製程如第四實施例所述。
〈比較例1〉
模擬對象如圖6所示，但在形成P型基極期間不使用罩幕層，在形成源極期間有光阻層遮住閘氧化層，其餘製程如第四實施例所述。
〈比較例2〉
模擬對象如圖6所示，但在形成P型基極期間不使用罩幕層，在形成源極期間也不用光阻，其餘製程如第四實施例所述。
圖7是以圖6的結構進行不同情況的模擬所得到的p型摻雜濃度分布曲線圖，其中的橫軸是對應圖6中的A-A’線段之寬度(單位為μm)，縱軸是硼(p型摻質)的濃度。由圖7可知，在形成P型基極(進行P型基極植入步驟)有用罩幕層遮住閘氧化層之實驗例1和實驗例2，其閘氧化層(氧化矽)中與P型基極區(矽)之介面的p型摻雜濃度約為2E17/cm3；與溝渠式閘極(多晶矽)之介面的p型摻雜濃度約為2E15/cm3，兩者相比約相差100倍。至於形成P型基極期間沒有用罩幕層遮住閘氧化層之比較例1和比較例2，其閘氧化層(氧化矽)中與溝渠式閘極(多晶矽)之介面的p型摻雜濃度
來比閘氧化層(氧化矽)與P型基極區(矽)之介面的p型摻雜濃度要高。
因此，從閘氧化層(氧化矽)中的p型摻雜濃度分佈可預期實驗例1和實驗例2的U形金屬氧化物半導體元件能有較佳的HCI效能。
〈模擬結果〉
使用TCAD軟體進行模擬HCI所得到的結果顯示於下表一。
由上表一可知，在形成源極期間都有用光阻層遮住閘氧化層的比較例1和實驗例1相比，實驗例1的△ID/ID的數值明顯低於比較例1，其中△ID/ID越小代表元件的HCI可靠度越好。而且，隨著stress時間拉長，比較例1的△ID/ID衰減幅度也遠大於實驗例1。同樣地，在形成源極期間沒有用光阻的比較例2和實驗例2相比，實驗例2的△ID/ID的數值明顯低於比較例2，且隨著stress時間拉長，比較例2的△ID/ID衰減幅度也遠大於實驗例2，所以能證實本發明具有改善熱載子注入(HCI)效能的功效。
綜上所述，本發明的U形金屬氧化物半導體元件及其製造方法，能藉由降低閘氧化層內的p型摻雜濃度，在預定的崩潰電壓範圍內降低導通電阻(Ron)，並進而增進熱載子注入(HCI)效能，增加熱載子壽命。而且，本發明還可藉由較深的接觸窗插塞連接P型重摻雜區和源極，而進一步增加導通狀態(on state)的崩潰電壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
Claims (9)
- 一種U形金屬氧化物半導體元件的製造方法，包括：在形成於一基底的第一表面上的一磊晶層內形成一U形溝渠；於所述U形溝渠內形成一閘氧化層；於具有所述閘氧化層的所述U形溝渠內形成一溝渠式閘極；在所述磊晶層、所述閘氧化層與所述溝渠式閘極上塗佈一第一光阻層；圖案化所述第一光阻層以形成一罩幕層；以所述罩幕層作為阻擋罩幕，進行P型基極(P-base)植入步驟，以在所述磊晶層中植入P型摻質；進行驅入步驟，以在所述磊晶層中形成一P型基極區；於所述溝渠式閘極的兩側的所述P型基極區內形成一源極；以及於所述基底的第二表面上形成一汲極，其中所述第二表面位在所述第一表面的相對面。
- 如申請專利範圍第1項所述的U形金屬氧化物半導體元件的製造方法，其中圖案化所述第一光阻層之步驟包括去除所述磊晶層之表面上的所述第一光阻層，並保留所述閘氧化層與所述溝渠式閘極上的所述第一光阻層。
- 如申請專利範圍第1項所述的U形金屬氧化物半導體元件的製造方法，其中圖案化所述第一光阻層之步驟包括去除所述磊晶層之表面上以及部分所述溝渠式閘極上的所述第一光阻層，並保留所述閘氧化層上的所述第一光阻層。
- 如申請專利範圍第1項所述的U形金屬氧化物半導體元件的製造方法，其中所述罩幕層的覆蓋區域大於或等於所述閘氧化層之頂面。
- 如申請專利範圍第1項所述的U形金屬氧化物半導體元件的製造方法，其中形成所述源極的步驟包括：在所述磊晶層上形成露出所述溝渠式閘極的兩側的所述P型基極區的一第二光阻層；以及進行N++植入步驟。
- 一種U形金屬氧化物半導體元件，包括：一基底，具有相對的第一表面與第二表面；一磊晶層，形成於所述基底的所述第一表面上，且所述磊晶層具有一U形溝渠；一P型基極(P-base)區，形成於所述磊晶層中，且所述U形溝渠貫穿所述P型基極區；一溝渠式閘極，形成於所述U形溝渠內；一閘氧化層，位於所述溝渠式閘極與所述P型基極區之間的所述U形溝渠內，其中所述閘氧化層與所述溝渠式閘極之介面具有第一p型摻雜濃度、所述閘氧化層與所述P型基極區之介面具有第二p型摻雜濃度，且所述第二p型摻雜濃度為所述第一p型摻雜濃度的100倍至10000倍；一源極，位於所述溝渠式閘極的兩側的所述P型基極區內；以及一汲極，形成於所述基底的所述第二表面上。
- 如申請專利範圍第6項所述的U形金屬氧化物半導體元件，其中所述第二p型摻雜濃度為1E17/cm3~1E18/cm3。
- 如申請專利範圍第6項所述的U形金屬氧化物半導體元件，更包括：一P型重摻雜區，形成於所述源極的外側的所述P型基極區內；以及至少一接觸窗插塞，連接至所述源極與所述P型重摻雜區。
- 如申請專利範圍第8項所述的U形金屬氧化物半導體元件，其中所述P型重摻雜區的頂面低於所述源極的頂面，且所述接觸窗插塞與所述源極的一側面接觸。
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