WO2010050405A1 - コンタクト形成方法、半導体装置の製造方法、および半導体装置 - Google Patents

コンタクト形成方法、半導体装置の製造方法、および半導体装置 Download PDF

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大見　忠弘
寺本　章伸
達典 磯貝
田中　宏明
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国立大学法人東北大学
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Definitions

  • the present invention relates to a MIS type semiconductor device widely used for ICs, LSIs, and the like, and more particularly, to a configuration of source / drain electrodes and / or a configuration of gate electrodes.
  • Patent Document 1 does not fully elucidate what is practically preferable among these materials. Further, according to the knowledge of the inventors, in heat treatment such as silicide formation at the contact portion, it is inevitable that oxygen is mixed into the silicide and the gate metal, and therefore an increase in resistance of the contact silicide and the gate metal is unavoidable. There was also a problem.
  • the present invention is to provide a practical contact forming method.
  • Another object of the present invention is to provide a semiconductor device in which oxygen is not mixed into contact silicide or gate electrode metal.
  • a method for forming a contact with a metal semiconductor compound in a predetermined region of a semiconductor device wherein the energy of the bottom of the conduction band of the semiconductor when the predetermined region is an n-type semiconductor region.
  • the predetermined region is a p-type semiconductor region
  • the absolute value of the energy at the top of the valence band of the semiconductor is 0.3 eV.
  • a step of providing a first metal layer having a work function having an absolute value larger than a value obtained by subtracting in the predetermined region, and a second metal layer for preventing oxidation of the first metal There is obtained a contact formation method comprising a step of providing on the first metal layer and a step of compounding only the first metal with the semiconductor by heat treatment.
  • the semiconductor include Si, Ge, SiGe, and SiC.
  • the absolute value of the energy at the bottom of the conduction band of silicon is zero when the contact region is n-type, and the silicon portion to be the p-type or n-type contact region of the semiconductor device.
  • the absolute value is less than the value obtained by subtracting 0.3 eV from the absolute value of the energy at the top of the valence band of silicon.
  • the absolute value of the energy at the bottom of the conduction band of silicon is applied to the surface of the silicon portion that is the p-type or n-type contact region of the semiconductor device. It has a work function whose absolute value is smaller than the value obtained by adding 0.3 eV.
  • the contact region is p-type, the absolute value is obtained by subtracting 0.3 eV from the absolute value of the energy at the top of the valence band of silicon.
  • a silicide layer of the first metal having a large work function is provided, and a semiconductor device is obtained in which the amount of oxygen mixed in the silicide layer is 1% by mass or less.
  • the present invention it is possible to form a practical contact with a low resistivity at the contact. Further, according to the present invention, it is possible to prevent oxygen from being mixed during silicidation.
  • FIG. 1 is a schematic block diagram explaining the structure and manufacturing process for description of this invention. It is a figure which shows the characteristic at the time of using fornium and erbium for the contact part shown by FIG. (A) And (B) is a figure which respectively shows the state before and behind annealing in the laminated body of the erbium layer and tungsten layer which were formed on the silicon substrate. (A) And (B) is a figure which shows the state before and behind annealing in the laminated body of the holmium layer and tungsten layer which were formed on the silicon substrate, respectively. 5 is an XPS image showing a depth direction analysis result when the holnium layer shown in FIG. 4 is silicided.
  • (A) And (B) is a figure which shows the temperature dependence characteristic of Schottky barrier height (SBH) of a holmium silicide and an erbium silicide at the time of using a p-type and an n-type silicon substrate.
  • (A) And (B) is the schematic explaining the structure and manufacturing process of the semiconductor device which concern on the 1st Example of this invention. It is a schematic block diagram explaining the structure of the semiconductor device which concerns on the 2nd Example of this invention. It is a schematic block diagram explaining the structure of the semiconductor device which concerns on the 3rd Example of this invention.
  • FIG. 10 is a diagram illustrating a manufacturing process of the semiconductor device shown in FIG. 9. It is a figure explaining the process performed after the process shown by FIG.
  • an insulating film 101 is formed over one surface of a silicon substrate 100.
  • a semiconductor-side electrode 120 made of aluminum or the like is formed on the back surface of the silicon substrate 100.
  • As the silicon substrate 100 a p-type substrate and an n-type substrate are separately prepared and used.
  • the impurity concentration of the silicon substrate 100 is set to a low concentration of 1 ⁇ 10 15 cm ⁇ 3 in all cases. In an actual device, the impurity in the contact region has a higher concentration, but here, such a low concentration is used for measuring the work function of the contact metal silicide.
  • an opening 102 is provided in the insulating film 101 formed on the surface of the silicon substrate 100.
  • the silicon substrate 100 is selectively exposed at the opening 102.
  • the area of this exposed portion (contact region) is 1 ⁇ 10 ⁇ 3 cm 2 .
  • the step of exposing the silicon substrate 100 and the step of cleaning are performed in a highly clean nitrogen atmosphere, and are transferred to a metal forming apparatus (not shown) without being exposed to the air.
  • a metal forming apparatus not shown
  • a low work function metal layer 10 is formed on the silicon substrate 100 using a metal forming apparatus.
  • the metal formation method is preferably a sputtering method.
  • the metal material forming the low work function metal layer 10 is selected from metal materials that form a metal silicide with the silicon substrate 100 and have a specific work function with respect to the silicon substrate 100.
  • FIG. 16 shows a band structure of n-type silicon.
  • n-type silicon has energy levels (Ev), 4 at the top of the valence band of 5.17 eV. .05 eV conduction band bottom energy level (Ec), 4.61 eV intrinsic level (Ei), and the energy gap (EG) between the top of the valence band and the bottom of the conductor is 1. 12 eV.
  • the work function of n-type silicon is represented by the energy difference between the Fermi level and the vacuum level (Es), and the Fermi level (E F ) of n-type silicon is the energy level at the bottom of the conduction band. It is equal to the order (Ec) and is about 4.05 eV.
  • the metal material used in the present invention has a work function whose absolute value is smaller than the value obtained by adding 0.3 eV to the absolute value (4.05 eV) of the bottom energy (Ec) of the conduction band (4.05 eV).
  • a metal material is selected. That is, a metal material having a work function in the hatched region of FIG.
  • erbium (Er: work function is 3.2 eV), holmium (Ho: work function 3.1 eV), samarium (Sm: work function) Rare earth metals such as 2.7 eV) and ytterbium (Yb: work function 2.6 eV) are selected.
  • FIG. 17 shows a band structure of p-type silicon, and p-type silicon, like n-type silicon, has an energy level (Ev) at the top of the 5.17 eV valence band. It has an energy level (Ec) of the bottom of the conduction band of 05 eV and an intrinsic level (Ei) of 4.61 eV, and the energy gap (EG) between the top of the valence band and the bottom of the conductor is 1.12 eV. It is.
  • the work function of p-type silicon is represented by the energy difference between the Fermi level and the vacuum level (Es), and the Fermi level (E F ) of p-type silicon is the energy at the top of the valence band.
  • the metal material used to form a contact with p-type silicon in the present invention is obtained by subtracting 0.3 eV from the absolute value of the energy at the top of the silicon valence band (5.17 eV) (ie, 4.87 eV). ) It is selected from metal materials having a work function with a larger absolute value. That is, a material having a work function in a region indicated by hatching in FIG. 17, for example, palladium (Pd: 4.9 eV), iridium (Ir: 5.35 eV), or platinum (Pt: 5.65 eV) is selected.
  • the absolute value is higher than the value obtained by adding 0.3 eV to the absolute value of the energy at the bottom of the conduction band of silicon.
  • the rare earth metal having a work function having a larger absolute value than the value obtained by subtracting 0.3 eV from the absolute value of the energy at the top of the valence band of silicon.
  • Silicide can also be used.
  • a second metal film forming chamber is formed in an inert gas atmosphere such as reduced pressure nitrogen or argon so that the silicon substrate 100 on which the low work function metal layer 10 is formed is not exposed to the atmosphere.
  • an antioxidant metal layer 12 is formed.
  • the antioxidant metal layer 12 is preferably made of tungsten (W), but may be another simple metal or a compound such as a metal nitride. In any case, the material must be able to withstand the high temperatures of silicidation.
  • the low work function metal layer 10 is solid-phase reacted with the silicon substrate 100 to form the silicide layer 11.
  • the low work function metal layer 10 on the insulating film 101 that is not silicided is left unreacted on the insulating film 101.
  • the heat treatment for forming the silicide layer 11 may be performed by a clustered heat treatment apparatus including the low work function metal layer 11 film forming apparatus and the metal oxide layer 12 film forming apparatus.
  • a clustered heat treatment apparatus including the low work function metal layer 11 film forming apparatus and the metal oxide layer 12 film forming apparatus.
  • the effect of the antioxidant metal layer 12 can prevent the lower low work function metal layer 10 from being oxidized even if it is transported in the atmosphere. Can also be processed.
  • the atmosphere during the heat treatment is preferably an inert gas atmosphere such as highly clean nitrogen or argon.
  • the antioxidant metal layer 12 other than the predetermined pattern and the unreacted low work function metal layer on the insulating film 101 are removed. Thereafter, sintering can be performed in a diluted hydrogen atmosphere.
  • the structure shown in FIG. 1 can be used as a contact structure if the contact region of the silicon substrate is a high-concentration n-type region.
  • the antioxidant metal layer 12 is formed on the low work function metal layer 10. Therefore, the antioxidant metal layer 12 can be used as it is as the upper electrode of the semiconductor device. That is, the illustrated antioxidant metal layer 12 can also be used as an upper electrode.
  • FIG. 2 temperature characteristics of the structure shown in FIG. 1 (also called a Schottky diode) are shown.
  • the temperature characteristics when the silicide layer 11 of holmium (Ho) or erbium (Er) and silicon (ie, HoSi 2 , ErSi 2 ) is formed are shown in FIGS. 2 (A) and 2 (B), respectively.
  • a tungsten layer is used as the antioxidant metal layer 12, and a p-type silicon substrate and an n-type silicon substrate having an impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 are used.
  • holmium (Ho) silicide has a low barrier of 0.301 eV against electrons. It has been found that it has a high (barrier height), and erbium (Er) silicide has a similarly low barrier height (barrier height) of 0.311 eV with respect to electrons. Note that holmium (Ho) has a lower barrier height than erbium (Er).
  • the contact resistance to the n-type high concentration region is extremely low of 1 ⁇ 10 ⁇ 9 ⁇ cm 2 or less.
  • the contact resistance to the n-type high concentration region is extremely low of 1 ⁇ 10 ⁇ 9 ⁇ cm 2 or less.
  • FIGS. 3A and 3B an SEM image of a cross section in a state where an erbium (Er) layer and a tungsten (W) layer are deposited on a silicon substrate, and a cross section in the case of annealing after the W layer is formed.
  • a cross section in the case of annealing after the W layer is formed.
  • the erbium layer and the tungsten layer each had a thickness of 100 nm.
  • FIGS. 4A and 4B a cross section in a state where a holmium (Ho) layer and a tungsten (W) layer are deposited on a silicon substrate, and a cross section in the case where annealing is performed after the W layer is formed. are shown respectively.
  • each of the holmium layer and the tungsten layer had a thickness of 100 nm.
  • the tungsten layer has an anti-oxidation function for preventing the holmium layer from being oxidized.
  • the tungsten layer serves as an antioxidant layer that prevents oxidation of the low work function metal layer formed of rare earth metal.
  • XPS analysis results are shown in order to clarify the function of the tungsten layer as an antioxidant layer.
  • the analysis result when a 50 nm holmium silicide layer (HoSi 2 ) and a 50 nm tungsten layer (W) are formed on a silicon substrate (Sisub). It is shown.
  • This example is a depth direction analysis result when a holmium layer and a tungsten layer are stacked and then annealed at 500 ° C. for 10 minutes.
  • FIG. 5 shows the analysis results of tungsten (W), holmium (H), silicon (Si), and oxygen (O). Tungsten is detected only by the tungsten layer, and oxygen is detected only by the outermost surface. Has been. This indicates that tungsten is oxidized only on the outermost surface and does not diffuse into the underlying holmium layer.
  • the silicon substrate and the holmium layer silicon diffuses into the holmium layer to form holmium silicide. Therefore, it can be seen that the tungsten layer realizes holmium silicidation in a state where oxidation of the holmium layer of the base layer is prevented. As a result of analysis, the amount of oxygen mixed in the silicide layer formed of holmium silicide was 1% by mass or less.
  • FIGS. 6A and 6B the relationship between the Schottky biria height (SBH) and the annealing temperature is shown.
  • FIG. 6A shows erbium (Er) and holmium in a p-type silicon substrate. SBH for (Ho) holes is shown, while FIG. 6 (B) shows SBH for erbium (Er) and holmium (Ho) electrons in an n-type silicon substrate.
  • the dotted dots are holmium characteristics and the square dots are erbium characteristics, and both exhibit substantially the same characteristics.
  • the SBH with respect to the hole is about 0.675 eV at 100 ° C., and increases to 600 ° C. as the annealing temperature rises, reaching 0.75 eV.
  • 650 degreeC is exceeded and it becomes 700 degreeC, it turns out that SBH has fallen to 0.60 eV for erbium. This is probably because erbium reacted with tungsten.
  • the SBH of holmium is slightly increased.
  • a semiconductor device according to the first embodiment of the present invention will be described with reference to FIG.
  • MOSFET inversion mode n-channel field effect transistor
  • the first embodiment is characterized in that the low resistance contact is formed in the n-type silicon region by applying the present invention when manufacturing a complicated integrated circuit having a multilayer wiring structure.
  • the n-channel field effect transistor according to the first embodiment of the present invention is formed in the element region separated by the element isolation region 22 of the silicon substrate 20.
  • a p-type silicon substrate is used as the silicon substrate 20.
  • a p + well region 24 is formed in the element region, and a gate insulating film 26 formed of a silicon oxide film or the like and a gate electrode 28 formed of polysilicon or the like are formed in the p + well region 24. Is provided.
  • shallow implantation regions are formed in regions to be the source / drain.
  • a sidewall 30 made of a silicon oxide film or a silicon nitride film is formed on the gate insulating film 26 and the gate electrode 28 in order to ensure insulation from the gate electrode 26.
  • an interlayer insulating film 31 formed of BPSG (Boro-Phospho Silicate Glass) is formed on the entire surface, and then selectively etched to open and expose the source / drain regions 32.
  • n-type impurities here, arsenic As
  • the impurities implanted by the heat treatment are activated. This step can be performed after the metal formation described below.
  • the impurity concentration of the source / drain region 32 was 2 ⁇ 10 20 cm ⁇ 3 .
  • the silicon surfaces of the source / drain regions 32 after the ion implantation are exposed in a highly clean nitrogen atmosphere as in the case described with reference to FIG.
  • a low work function metal layer 34 is formed on the exposed source / drain region 32 surface in a metal forming apparatus.
  • a sputtering method is desirable as a method for forming the metal in order to suppress contamination of impurities as much as possible.
  • a holmium (Ho) film having a thickness of 10 nm was formed by sputtering in an Ar atmosphere. Note that the sputtering atmosphere may be Xe, or Er instead of Ho.
  • holmium (Ho) or erbium (Er) is desirable as the material of the low work function metal layer 34, but other rare earth metals such as samarium (Sm) and ytterbium (Yb) can also be used.
  • a rare earth metal silicide can be used as a sputtering target.
  • the low work function metal layer 34 forms a metal silicide with the source / drain region 32.
  • the absolute value of the energy at the bottom of the conduction band of silicon is 0.3 eV. It may be formed of a metal material having a work function whose absolute value is smaller than the added value.
  • the silicon substrate 20 is transferred to the second metal film formation chamber in an inert gas atmosphere such as nitrogen or argon under reduced pressure so that the silicon substrate 20 is not exposed to the atmosphere. Is formed on the entire exposed surface.
  • tungsten (W) was used, and W was formed by sputtering in a sputtering chamber in an Ar atmosphere with a thickness of 300 nm.
  • the low work function metal layer 34 and the antioxidant metal layer 36 are heat-treated (annealed) at 600 ° C. in the same manner as described with reference to FIG. 1, and as shown in FIG. A silicide layer 34a such as silicide is formed.
  • the annealing may be performed in an Ar or N2 atmosphere at 300 to 700 ° C. for 2 to 60 minutes. The optimum value is about 600 ° C. and about 10 minutes for both Ho and Er. This turns the entire thickness of Ho or Er into silicide and minimizes the barrier height. Above 700 ° C., reaction with W occurs and the barrier height increases rapidly.
  • the thickness of the antioxidant metal layer 36 may be selected so that the surface of the silicide layer 34a becomes a predetermined flatness.
  • the antioxidant metal layer 36 is selectively removed by chemical treatment or plasma etching.
  • the antioxidant metal layer 36 is left only on the silicide layer 34a, and the antioxidant metal layer 36 in other regions is removed.
  • the surface oxide film of the antioxidant metal layer 36 is removed, and an interlayer insulating film 40 is formed on the entire surface by the CVD method.
  • the interlayer insulating film 40 can be formed of various materials.
  • the contact hole opening and the wiring formation by Cu, Al, or the like can be performed by the same method as the usual manufacturing method.
  • all of the antioxidant layer 36 including the silicide layer 34a may be removed, and wiring may be formed directly on the silicide layer or via a barrier conductive layer.
  • a multilayer wiring layer may be further formed thereon.
  • an inversion mode n-channel field effect transistor has been described.
  • the present invention can be similarly applied to an inversion mode p-channel field effect transistor.
  • a contact having a low resistance can be formed as compared with a case where a contact is formed in a p-type silicon region. That is, in the embodiment shown in FIG. 7, a field effect transistor that greatly reduces the series resistance of the silicon layer can be obtained. In this case, the series resistance of the silicon high-concentration layer directly under the sidewall 30 can be reduced.
  • a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device shown in FIG. 8 is a so-called bulk current control type accumulation mode n-channel transistor.
  • the illustrated bulk current control type accumulation mode n-channel transistor has an n-type semiconductor layer 54 separated by a buried oxide film 52 having a thickness of about 100 nm on a support substrate 50 formed of p-type silicon. Is formed.
  • the semiconductor layer 54 forms a channel region
  • the surface of the illustrated channel region has a (100) plane orientation
  • the semiconductor layer 54 has a thickness of 50 nm.
  • source / drain regions 56 formed of an n + semiconductor having the same conductivity type as the channel region and having a higher impurity atom concentration than the channel region.
  • a gate insulating film 58 formed of an oxide film having an electrical equivalent film thickness (EOT) of 7.5 nm is provided on the channel region formed by the semiconductor layer 54.
  • P + polysilicon gate electrode 60 is provided on the channel region formed by the semiconductor layer 54.
  • the illustrated n-channel transistor has a gate length of 0.6 ⁇ m and a gate width of 20.0 ⁇ m.
  • the average impurity atom concentration in the channel region is 2 ⁇ 10 17 cm ⁇ 3
  • the source / drain region 56 in contact with the channel region has an impurity concentration of 2 ⁇ 10 20 cm ⁇ 3. It is formed of an n-type semiconductor.
  • the source / drain electrodes S and D are subjected to a heat treatment in a state where the low work function metal layer 62 and the antioxidant metal layer 64 are laminated, thereby reducing the low work function.
  • a silicide layer formed by siliciding the functional metal layer 64 is provided.
  • the material of the low work function metal layer 64 is preferably holmium or erbium, but a value obtained by adding 0.3 eV to the absolute value of the energy at the bottom of the conduction band of n + silicon forming the source / drain region 56. It may be a metal material having a smaller work function, for example, other rare earth metals such as samarium and ytterbium.
  • the contact resistance with the semiconductor is suppressed to 1 ⁇ 10 ⁇ 9 ⁇ cm 2 or less, and the series resistance of the transistor is 1 even when combined with the series resistance of the semiconductor portion of the source / drain region. 0.0 ⁇ m.
  • the second embodiment of the present invention can be applied to a case where a transistor formed on an SOI (Silicon-On-Insulator) substrate is operated in either an inversion mode or an accumulation mode. .
  • SOI Silicon-On-Insulator
  • a semiconductor device according to a third embodiment of the present invention will be described with reference to FIG.
  • the illustrated semiconductor device is a CMOS using element isolation by shallow trench (STI: Shallow Trench Isolation), two-layer wiring and chemical mechanical polishing (CMP: Chemical Mechanical Polishing).
  • STI Shallow Trench Isolation
  • CMP Chemical Mechanical Polishing
  • FIG. 10 A manufacturing process for obtaining the structure shown in FIG. 9 will be described with reference to FIGS.
  • an element isolation region 71 having an STI structure is formed, an n well 72 and a p well 73 are formed, and then activated. Thereafter, a silicon oxide film of 2 nm is formed as the gate insulating film 74.
  • a gate electrode 75 is formed of polysilicon on the gate insulating film 74.
  • boron is used for the n well 72 and phosphorus is used for the p well 73.
  • phosphorus is used for the p well 73.
  • FIG. 10 shows a state where ap + region 76 and n + region 77 are formed as high concentration regions in the n well 72 and the p well, respectively.
  • heat treatment may be performed to activate the high concentration regions 76 and 77.
  • the sidewall 78 is formed as shown in FIG. 11 by depositing an oxide film by CVD (Chemical Vapor Deposition) and performing etching without performing heat treatment.
  • CVD Chemical Vapor Deposition
  • a low work function metal as a contact metal to the high concentration regions 76 and 77 and the gate electrode 75 (palladium for the p-channel transistor on the n-well, n-channel transistor on the p-well) Holmium) is formed to a thickness of 20 nm, and a low work function metal layer is formed.
  • a tungsten layer was further formed as an antioxidant metal layer with the low work function metal layer formed.
  • heat treatment is performed at 550 ° C. for 1 hour in a nitrogen atmosphere, and not only silicidation (formation of the contact silicide layer 79) but also the previous step.
  • the activation of the high-concentration layers 76 and 77 which were not performed at the same time is realized simultaneously. Due to the heat treatment at a low temperature, diffusion in the high concentration region can be suppressed. At this time, palladium and holmium are silicided by consuming the high-concentration silicon layers 76 and 77 only at the base of 13.6 nm.
  • FIG. 1 A schematic diagram in this state is shown in FIG. Thereafter, the unreacted metal portion 80 is removed, formation of interlayer insulating films 81 and 82, formation of contact holes and electrodes 83, and wiring 84 are formed of aluminum to complete the CMOS having the structure shown in FIG. I let you.
  • a metal is formed without performing a heat treatment for impurity activation, and then a high-concentration Si layer is formed by activating the impurities by performing a heat treatment.
  • a metal silicide it was possible to realize a transistor having a work function difference of 0.3 eV or less and a contact resistivity of 8.0 ⁇ 10 ⁇ 10 ⁇ cm 2 .
  • FIG. 12 there is shown a semiconductor device according to a fourth embodiment of the present invention.
  • the illustrated semiconductor device is an n-channel inversion mode field effect transistor, and an n + -type source / drain region 32 is formed in the p-well region 24 as in FIG.
  • a low work function metal layer formed of fornium and an antioxidant metal layer 36 formed of tungsten are formed on 32.
  • the low work function metal layer is annealed at a temperature of about 600 ° C. with the anti-oxidation metal layer 36 formed, and between the source / drain regions 32, a silicide layer 34 a (fornium silicide (HoSi 2)). ) Layer) is formed.
  • the amount of oxygen mixed in the silicide layer 34a formed in this way is 1% by mass or less.
  • the semiconductor device shown in the figure is characterized in that the gate electrode 28 formed on the gate insulating film 26 is formed of a zirconium (Zr) layer 28a and a tungsten (W) layer 28b.
  • Zr zirconium
  • W tungsten
  • the gate electrode 28 formed on the gate insulating film 26 is formed of a zirconium (Zr) layer 28a and a tungsten (W) layer 28b.
  • Zr constituting the zirconium layer 28a has the same work function as n + polysilicon.
  • the gate electrode 28 shown in the figure covers the zirconium layer 28a with a tungsten layer 28b having an anti-oxidation function (preferably formed simultaneously with the tungsten layer 36 on the source / drain regions), the gate electrode 28 is annealed. Oxidation of the zirconium layer 28a can be prevented.
  • the gate electrode is formed of n + polysilicon
  • the depletion layer formed on the surface of the channel region becomes thick, resulting in the same inconvenience as the gate insulating film becomes thick.
  • the gate electrode 28 is formed of a layer, there is an effect that the depletion layer on the surface of the channel region can be thinned.
  • a semiconductor device in which a p-channel inversion mode field effect transistor is shown.
  • a p + source / drain region 32a is formed in an n-well region 24a, and a contact region provided in each source / drain region 32a includes a palladium silicide (Pd 2 Si) layer 34b, tungsten It is constituted by the layer 36.
  • the palladium that forms the palladium silicide (Pd 2 Si) layer 34b has an absolute value greater than the absolute value of the energy at the top of the valence band of the p-type semiconductor forming the p + source silicon region 32a minus 0.3 eV.
  • the metal has a large work function, a low-resistance contact region can be formed. Further, since the palladium / silicide layer 34b is covered with the tungsten layer 36 having a function as an antioxidant metal layer, the amount of mixed oxygen is 1 mass% or less.
  • the gate electrode 28 of the illustrated p-channel transistor has a configuration in which a palladium layer 28 c and a tungsten layer 28 d are provided on the gate insulating film 26, and the side surfaces of the gate insulating film 26 and the gate electrode 28 are formed on the sidewall 30. Covered by.
  • the palladium layer 28c which is a metal having a lower work resistance and the same work function as that of the p + polysilicon, as the gate electrode 28, the resistance is reduced as compared with the case where the gate electrode is formed of the p + polysilicon. The thickness of the depletion layer can be reduced.
  • a semiconductor device in which an n-channel accumulation mode field effect transistor is shown.
  • the illustrated transistor has an n-type semiconductor layer (specifically, an n-type silicon layer) 54 separated by a buried oxide film (SiO 2 ) 52 formed on a support substrate 50 such as p-type silicon. is doing.
  • the semiconductor layer 54 forms a channel region.
  • source / drain regions 56 formed of an n + semiconductor having the same conductivity type as the channel region and a higher impurity atom concentration than the channel region are provided.
  • a contact region is provided on the surface of the source / drain region 56.
  • the contact region is constituted by a holnium silicide layer 62 and a tungsten layer 64. This configuration is obtained by annealing in the state where the holnium layer, which is a low work function metal layer, is covered with the tungsten layer, which is an antioxidant metal layer, as in the other embodiments.
  • a gate insulating film 58 and a gate electrode 60 are provided on an n-type semiconductor layer 54 forming a channel region, and the gate electrode 60 is formed by a palladium layer 60a and a tungsten layer 60b.
  • the gate electrode 60 shown in FIG. 14 includes the palladium layer 60a that has the same work function as p + silicon and has a lower resistance than p + silicon, the depletion layer on the surface of the channel region is thickened. Thus, normally-off can be realized. Moreover, since the palladium layer 60a is covered with the tungsten layer 60b which is an antioxidant metal layer, the oxidation of the palladium layer 60a can be prevented.
  • a semiconductor device according to a seventh embodiment of the present invention is shown, and the illustrated example is a p-channel accumulation mode field effect transistor.
  • a buried oxide film (SiO 2 ) 52 is provided on a silicon substrate which is the support substrate 50.
  • a p-type semiconductor layer 54a is provided on the buried oxide film 52, and p + source / drain regions 56a are provided on both sides of the p-type semiconductor layer 54a.
  • the contact region in this example is formed by a palladium silicide (Pd 2 Si) layer 62 a and a tungsten layer 64.
  • the contact region shown in the figure can also be obtained by annealing the palladium layer, which is a low work function metal layer, covered with a tungsten layer, as described above. With this configuration, the resistance of the contact region can be significantly reduced, as in the other embodiments.
  • a gate insulating film 58 is formed on the channel region, and a gate electrode 60 made of a zirconium layer 60c and a tungsten layer 60d is provided on the gate insulating film 58.
  • the resistance of the gate electrode 60 can be reduced as compared with the case where polysilicon is used, and the thickness of the depletion layer in the channel region can be increased as in FIG.
  • fornium (Ho) is used as the low work function metal layer to form the contact region with the n + semiconductor
  • palladium (Pd) is used as the low work function metal layer to form the contact region with the p + semiconductor.
  • the metal of the low work function metal layer forming the silicide layer in the contact region can be selected.
  • the gate electrode zirconium is used in FIGS. 12 and 15, while palladium is used in FIGS. 13 and 14.
  • the metal constituting the gate electrode can be selected according to the difference in work function with the semiconductor forming the channel region.
  • the present invention can form a silicide layer with extremely low resistance by annealing in a state where the low work function metal layer is covered with the antioxidant metal layer, so that a semiconductor device with high performance can be configured.
  • the present invention can be applied not only to MOSFETs but also to various other semiconductor devices having contact regions.

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Abstract

　低抵抗率のコンタクトを実現した半導体装置の製造方法を提供する。 　半導体と接した第１の金属層を酸化防止用の第２の金属層で覆った状態で、第１の金属層のみをシリサイド化し、酸素混入のないシリサイド層を形成する。第１の金属層の材料として、半導体との仕事関数の差が所定の値となるような金属が用いられ、第２の金属層の材料として、アニール温度で第１の金属層と反応しない金属が用いられる。

Description

コンタクト形成方法、半導体装置の製造方法、および半導体装置
　本発明は、ＩＣ、ＬＳＩ等に広く使われるＭＩＳ型半導体装置に関し、特に、ソース・ドレイン電極の構成および／またはゲート電極の構成に関する。
　半導体装置において、動作周波数の向上等、性能向上が強く望まれている。しかし、半導体装置において、主に電流の流れる２つの主電極間における直列抵抗が、性能向上の妨げとなっている。この直列抵抗を減らす必要のあること、特に半導体領域と電極との間のコンタクト抵抗を大幅に低減する必要のあることは、特許文献１に示されている。
　特許文献１では、ｎ＋シリコン領域とコンタクトする電極の材料としてｎ＋シリコン領域の仕事関数－４．０５ｅＶに近い仕事関数を有する、Ｅｒ、Ｍｇ、Ｍｎ、Ｃｄ、Ｈｆ、Ｙ、Ｚｒ、を使用すること、ｐ＋シリコン領域とコンタクトする電極の材料としてｐ＋シリコン領域の仕事関数－５．１５ｅＶに近い仕事関数を有する、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｉｒ、を使用すること、を提案している。
　しかしながら、特許文献１では、これらの材料の中で何が実用的に好ましいかは充分には解明されていない。また、発明者等の知見によれば、コンタクト部でのシリサイド形成等の熱処理において、シリサイドやゲート金属に酸素が混入することが避けられず、そのためコンタクトシリサイドやゲート金属の抵抗増加が避けられないという問題もあった。
国際公開番号ＷＯ２００８／００７７４８
　従って、本発明は、実用的なコンタクト形成方法を提供することにある。
　また、本発明は、コンタクトシリサイドやゲート電極金属への酸素の混入を防止した半導体装置を提供することにある。
　本発明の第１の態様によれば、半導体装置の所定領域へ金属半導体化合物によるコンタクトを形成する方法であって、前記所定領域がｎ型半導体領域の場合は当該半導体の伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記所定領域がｐ型半導体領域の場合は当該半導体の価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような第１の金属の層を前記所定領域に設ける工程と、前記第１の金属の酸化を防止するための第２の金属の層を前記第１の金属の層上に設ける工程と、熱処理によって前記第１の金属のみを前記半導体との化合物化する工程とを含むことを特徴とするコンタクト形成方法が得られる。ここで、半導体としてはＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ等が挙げられる。
　本発明の第２の態様によれば、半導体装置のｐ型またはｎ型コンタクト領域となるべきシリコン部分へ、前記コンタクト領域がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような第１の金属の層を設ける工程と、前記第１の金属の酸化を防止するための第２の金属の層を前記第１の金属の層上に設ける工程と、前記第１の金属のみを前記シリコン部分と反応させ前記第１の金属のシリサイドを形成する工程とを含むことを特徴とする半導体装置の製造方法が得られる。
　本発明の第３の態様によれば、半導体装置のｐ型またはｎ型コンタクト領域であるシリコン部分の表面に、前記コンタクト領域がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような第１の金属のシリサイドの層が設けられており、前記シリサイドの層の酸素混入量が１質量％以下であることを特徴とする半導体装置が得られる。
　本発明によれば、コンタクトでの抵抗率の小さい実用的なコンタクトを形成することができる。また、本発明によれば、シリサイド化に際して、酸素の混入を防ぐことができる。
（Ａ）及び（Ｂ）は、本発明の説明のための構造及び製造工程を説明する概略構成図である。 図１に示されたコンタクト部分に、ホルニウム及びエルビウムを使用した場合の特性を示す図である。 （Ａ）及び（Ｂ）は、シリコン基板上に形成されたエルビウム層及びタングステン層の積層体におけるアニール前後の状態をそれぞれ示す図である。 （Ａ）及び（Ｂ）は、シリコン基板上に形成されたホルミウム層及びタングステン層の積層体におけるアニール前後の状態をそれぞれ示す図である。 図４に示されたホルニウム層をシリサイド化した場合における深さ方向分析結果を示すＸＰＳ画像である。 （Ａ）及び（Ｂ）はｐ型及びｎ型シリコン基板を使用した場合におけるホルミウム・シリサイド及びエルビウム・シリサイドのショットキーバリアハイト（ＳＢＨ）の温度依存特性を示す図である。 （Ａ）及び（Ｂ）は本発明の第１の実施例に係る半導体装置の構造及び製造工程を説明する概略図である。 本発明の第２の実施例に係る半導体装置の構造を説明する概略構成図である。 本発明の第３の実施例に係る半導体装置の構造を説明する概略構成図である。 図９に示された半導体装置の製造工程を説明する図である。 図１０に示された工程の後に行われる工程を説明する図である。 本発明の第４の実施例に係る半導体装置を説明する概略構成図である。 本発明の第５の実施例に係る半導体装置を説明する概略構成図である。 本発明の第６の実施例に係る半導体装置を説明する概略構成図である。 本発明の第７の実施例に係る半導体装置を説明する概略構成図である。 ｎ型シリコン領域とコンタクト領域を形成するのに適した金属材料の仕事関数を説明する図である。 ｐ型シリコン領域とコンタクト領域を形成するのに適した金属材料の仕事関数を説明する図である。
　本発明の実施例を説明する前に、まず図１および図２を参照して、本発明に係るコンタクト構造及び当該コンタクト構造を構成するコンタクト金属の特性等について説明する。
　まず、図１（Ａ）に示すように、シリコン基板１００の一表面上に、絶縁膜１０１を形成する。尚、シリコン基板１００の裏面には、アルミニウム等によって形成された半導体側電極１２０が形成されている。シリコン基板１００としては、ｐ型のものとｎ型のものとを別々に用意して用いる。シリコン基板１００の不純物濃度は、いずれも１×１０15ｃｍ-3の低濃度にしてある。実際のデバイスでコンタクト領域の不純物はもっと高濃度であるが、ここでは、コンタクト金属シリサイドの仕事関数測定のために、このような低濃度を用いている。
　次に、シリコン基板１００の表面に形成された絶縁膜１０１に開口部１０２を設ける。この結果、シリコン基板１００は開口部１０２において選択的に露出している。この露出部分（コンタクト領域）の面積は、１×１０-3ｃｍ2である。シリコン基板１００を露出する工程及び洗浄する工程は、高清浄な窒素雰囲気中で行なわれ、大気に曝されない状態で金属形成装置（図示せず）に搬送される。このように、高清浄な窒素雰囲気で大気に曝されない状態で搬送が行われるため、低仕事関数金属成膜前に、シリコン基板１００の表面に、自然酸化膜が成長するのを抑制できる。
　続いて、前記シリコン基板１００上に、低仕事関数金属層１０を金属形成装置で形成する。不純物の混入を極力抑えるため、金属形成の方法はスパッタリング法が望ましい。低仕事関数金属層１０を形成する金属材料は、シリコン基板１００と金属シリサイドを形成すると共に、当該シリコン基板１００に対して特定の仕事関数を有する金属材料から選択される。
　ここで、図１６及び１７を参照して、図１（Ａ）に示されたシリコン基板１００がｎ型シリコンの場合と、ｐ型シリコンの場合とに分けて、選択されるべき金属材料について説明する。図１６には、ｎ型シリコンのバンド構造が示されており、図１６に示されているように、ｎ型シリコンは、５．１７ｅＶの価電子帯の頂上のエネルギー準位(Ev)、４．０５ｅＶの伝導帯底のエネルギー準位(Ec)、４．６１ｅＶの真性準位(Ei)とを有し、価電子帯の頂上と伝導体底との間のエネルギーギャップ(EG)は１．１２ｅＶである。また、ｎ型シリコンの仕事関数は、フェルミ準位と真空準位(Es)との間のエネルギー差によってあらわされ、且つ、ｎ型シリコンのフェルミ準位(EF)は伝導帯底のエネルギー準位(Ec)と等しく、４．０５ｅＶ程度である。本発明で使用される金属材料は、伝導帯の底のエネルギー(Ec)の絶対値(4.05eV)に０．３ｅＶを加えた値(即ち、４．３５ｅＶ)よりも絶対値の小さい仕事関数を持つ金属材料が選択される。即ち、図１６の斜線で示された領域に仕事関数を持つ金属材料、例えば、エルビウム(Er:仕事関数は３．２ｅＶ)、ホルミウム(Ho:仕事関数３．１ｅＶ)、サマリウム(Sm: 仕事関数２．７ｅＶ)、イッテルビウム(Yb:仕事関数２．６ｅＶ)等、希土類金属が選択される。
　一方、図１７には、ｐ型シリコンのバンド構造が示されており、ｐ型シリコンは、ｎ型シリコンと同様に、５．１７ｅＶの価電子帯の頂上のエネルギー準位(Ev)、４．０５ｅＶの伝導帯底のエネルギー準位(Ec)、４．６１ｅＶの真性準位(Ei)とを有し、価電子帯の頂上と伝導体底との間のエネルギーギャップ(EG)は１．１２ｅＶである。しかし、ｐ型シリコンの仕事関数は、フェルミ準位と真空準位(Es)との間のエネルギー差によってあらわされ、且つ、ｐ型シリコンのフェルミ準位(EF)は価電子帯頂上のエネルギー準位(Ev)と等しく、５．１７ｅＶ程度である。本発明でｐ型シリコンとコンタクトを形成するために使用される金属材料は、シリコンの価電子帯の頂上のエネルギーの絶対値(5.17eV)から０．３ｅＶを引いた値(即ち、４．８７ｅＶ)より絶対値の大きな仕事関数を持つ金属材料から選択される。即ち、図１７の斜線で示された領域に仕事関数を持つ材料、例えば、パラジウム(Pd:4.9eV)、イリジウム(Ir:5.35eV)、白金(Pt:5.65eV)が選択される。
　また、シリコン基板１００のシリコン消費量を低減する目的で、スパッタリングターゲットとして、シリコン基板１００がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記シリコン基板がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつ希土類金属のシリサイドを用いることも出来る。
　図１（Ａ）に戻ると、前記低仕事関数金属層１０を形成したシリコン基板１００を大気に曝さないように、減圧化の窒素、アルゴン等の不活性ガス雰囲気において第２の金属成膜チャンバーに搬送し、酸化防止金属層１２を成膜する。酸化防止金属層１２は、タングステン（Ｗ）を用いるのが望ましいが、他の単体金属でも良いし、金属窒化物等の化合物を用いることも可能である。いずれにせよ、シリサイド化の高温に耐えられる材料でなければならない。
　続いて、６００℃で熱処理を行い、図１（Ｂ）に示すように、低仕事関数金属層１０を前記シリコン基板１００と固相反応させ、シリサイド層１１を形成する。シリサイド化されない絶縁膜１０１上の低仕事関数金属層１０は、未反応のまま絶縁膜１０１上に残されている。
　シリサイド層１１形成のための熱処理は、前記低仕事関数金属層１１の成膜装置、及び、酸化金属層１２の成膜装置を含むクラスタ化された熱処理装置で行っても良い。しかしながら、実際には、前記酸化防止金属層１２の効果により、大気中を搬送しても下部の低仕事関数金属層１０の酸化は防止出来るため、前記成膜装置から搬出して別の熱処理装置で処理することも可能である。熱処理時の雰囲気は高清浄な窒素、アルゴン等の不活性ガス雰囲気が望ましい。
　シリサイド層１１が形成された後、所定パターン以外の酸化防止金属層１２および絶縁膜１０１上の未反応の低仕事関数金属層を除去する。この後、希釈水素雰囲気でシンタリングすることも可能である。
　図１に示された構造は、シリコン基板のコンタクト領域が高濃度ｎ型領域であれば、コンタクト構造として用いることができるが、その際には低仕事関数金属層１０上に酸化防止金属層１２が積層されているため、酸化防止金属層１２は半導体装置の上部電極としてそのまま用いることができる。即ち、図示された酸化防止金属層１２は上部電極としても兼用して使用されることができる。
　図２を参照すると、図１に示された構造（ショットキーダイオードともいえる）の温度特性が示されている。図２では、ホルミウム（Ｈｏ）またはエルビウム（Ｅｒ）とシリコンとのシリサイド層１１（即ち、ＨｏＳｉ２、ＥｒＳｉ２）を形成した場合の温度特性が、それぞれ図２（Ａ）および図２（Ｂ）に示されている。尚、この例では、酸化防止金属層１２としてタングステン層が使用され、ｐ型シリコン基板及びｎ型シリコン基板として、１×１０15ｃｍ-3の不純物濃度を有するものを使用した。
　図２（Ａ）及び図２（Ｂ）にそれぞれ示されたｐ型シリコン基板およびｎ型シリコン基板に対するそれぞれの特性の傾斜から、ホルミウム（Ｈｏ）シリサイドについては電子に対して０．３０１ｅＶという低い障壁高（バリア・ハイト）を持ち、エルビウム（Ｅｒ）シリサイドついては電子に対して０．３１１ｅＶという同様に低い障壁高（バリア・ハイト）を持つことが判明した。なお、エルビウム（Ｅｒ）よりもホルミウム（Ｈｏ）の方がより低い障壁高さになる。
　このように、ホルミウム（Ｈｏ）シリサイドやエルビウム（Ｅｒ）シリサイドはｎ型シリコンに対して低い障壁高さを持つので、ｎ型高濃度領域へのコンタクト抵抗は１×１０-9Ωｃｍ2以下の極めて小さなものとすることができた。
　ここで、酸化防止金属層１２として形成されるタングステン（Ｗ）層の効果について説明しておく。
　図３（Ａ）及び（Ｂ）を参照すると、シリコン基板上に、エルビウム（Ｅｒ）層及びタングステン（Ｗ）層を堆積した状態における断面のＳＥＭ画像、及び、Ｗ層形成後アニールした場合における断面のＳＥＭ画像がそれぞれ示されている。尚、図３（Ａ）の状態では、エルビウム層及びタングステン層はそれぞれ１００ｎｍの膜厚を有していた。
　図３（Ａ）及び（Ｂ）を比較しても明らかな通り、シリコン基板とエルビウム（Ｅｒ）層との間でシリサイド化反応が生じ、その結果、エルビウムの膜厚が厚くなって、エルビウムシリサイド（ＥｒＳｉ２）が形成されていることが判る。他方、タングステン（Ｗ）層の膜厚は全く変化していない。このことは、タングステン層が下地のエルビウム層の酸化防止機能を備えていることを示している。
　同様に、図４（Ａ）及び（Ｂ）を参照すると、シリコン基板上に、ホルミウム（Ｈｏ）層及びタングステン（Ｗ）層を堆積した状態における断面、及び、Ｗ層形成後アニールした場合における断面がそれぞれ示されている。尚、図４（Ａ）の状態では、ホルミウム層及びタングステン層はそれぞれ１００ｎｍの膜厚を有していた。
　図４（Ａ）及び（Ｂ）を比較しても明らかなように、シリコンとホルミウムとの間のシリサイド化反応が生じ、ホルミウム・シリサイド層が形成される一方、タングステン層の膜厚は全く変化していない。このことから、タングステン層はホルミウム層の酸化を防止する酸化防止機能を備えている。
　即ち、タングステン層は、希土類金属によって形成された低仕事関数金属層の酸化を防止する酸化防止層として役立つことがわかる。
　次に、図５を参照すると、タングステン層の酸化防止層としての機能をより明確にするために、ＸＰＳによる分析結果が示されている。図示された例では、図５の右端に示されているように、シリコン基板（Ｓｉｓｕｂ）に、５０ｎｍのホルミウム・シリサイド層（ＨｏＳｉ２）及び５０ｎｍのタングステン層（Ｗ）を形成した場合における分析結果が示されている。この例は、ホルミウム層及びタングステン層を積層した後、５００℃で１０分間アニールした場合における深さ方向分析結果である。
　図５には、タングステン（Ｗ）、ホルミウム（Ｈ）、シリコン（Ｓｉ）、及び酸素（Ｏ）の分析結果が示され、タングステンはタングステン層のみで検出されると共に、酸素は最表面だけで検出されている。このことは、タングステンが最表面だけで酸化され、下層のホルミウム層に拡散していないことを示している。
　他方、シリコン基板とホルミウム層との間では、シリコンがホルミウム層にも拡散して、ホルミウム・シリサイドが形成されていることが判る。したがって、タングステン層は、下地層のホルミウム層の酸化を防止した状態で、ホルミウム・シリサイド化を実現していることが判る。分析の結果、ホルミウム・シリサイドによって形成されたシリサイド層の酸素混入量は、１質量％以下であった。
　図６（Ａ）、（Ｂ）を参照すると、ショットキーバイリアハイト（ＳＢＨ）とアニール温度との関係が示されており、図６（Ａ）はｐ型シリコン基板におけるエルビウム（Ｅｒ）及びホルミウム（Ｈｏ）のホールに対するＳＢＨを示し、他方、図６（Ｂ）はｎ型シリコン基板におけるエルビウム（Ｅｒ）及びホルミウム（Ｈｏ）の電子に対するＳＢＨを示している。
　図６（Ａ）、（Ｂ）において、点状ドットはホルミウムの特性、正方ドットはエルビウムの特性であり、両者とも略同一の特性を示すことが判る。図６（Ａ）に示すように、ホールに対するＳＢＨは、１００℃において０．６７５ｅＶ程度であり、アニール温度の上昇と共に、６００℃まで上昇して行き、０．７５ｅＶに達している。更に、６５０℃を超えて７００℃になると、エルビウムは０．６０ｅＶまでＳＢＨが低下していることが判る。これはエルビウムがタングステンと反応したためと推測される。尚、アニール温度が高くなると、ホルミウムのＳＢＨが若干高くなっている。
　一方、図６（Ｂ）に示すように、エルビウム及びホルミウムのいずれにおいても、電子に対するＳＢＨは、アニール温度の上昇と共に低下しており、エルビウム及びホルミウムは共に略同一の特性を示すことが判る。エルビウムは、１００℃程度のアニール温度で、０．４２５ｅＶのＳＢＨを示し、６００℃のアニール温度で０．３０ｅＶのＳＢＨを示している。尚、５００℃～６５０℃のアニール温度では、ホルミウムの電子に対するＳＢＨが、エルビウムの電子に対するＳＢＨよりも低いことが判る。また、エルビウムの場合、７００℃でアニールすると、タングステンと反応して、ＳＢＨは０．４２５ｅＶと上昇している。
　図７を参照して、本発明の第１の実施例に係る半導体装置を説明する。ここでは、本発明に係る半導体装置として、インバージョン・モードｎチャネル電界効果トランジスタ（ＭＯＳＦＥＴ）を例にとって説明する。第１の実施例は、多層配線構造をもつ複雑な集積回路を製造する場合に、本発明を適用してｎ型シリコン領域に低抵抗コンタクトを形成することを特徴としている。
　図７（Ａ）に示されているように、本発明の第１の実施例に係るｎチャネル電界効果トランジスタは、シリコン基板２０の素子分離領域２２によって分離された素子領域内に形成される。シリコン基板２０としては、例えば、ｐ型シリコン基板が使用される。図示された例では、素子領域内に、ｐ＋ウェル領域２４が形成され、ｐ＋ウェル領域２４内に、シリコン酸化膜等によって形成されたゲート絶縁膜２６及びポリシリコン等によって形成されたゲート電極２８が設けられている。図には示されてはいないが、ソース・ドレインとなるべき領域には、浅い注入領域が形成される。
　その後、ゲート電極２６との絶縁性を確保するために、シリコン酸化膜あるいはシリコン窒化膜からなるサイドウォール３０がゲート絶縁膜２６及びゲート電極２８上に形成される。続いて、全表面にＢＰＳＧ（Ｂｏｒｏ－Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）によって形成された層間絶縁膜３１が形成された後、選択的にエッチングされソース・ドレイン領域３２が開口、露出される。
　その後、ｎ型不純物（ここでは、砒素Ａｓ）のイオン注入が行われ、ソース・ドレイン領域３２が形成される。続いて、熱処理により注入された不純物の活性化を行なうが、この工程は以下に説明する金属形成の後に行なうことも可能である。活性化の結果、ソース・ドレイン領域３２の不純物濃度は２×１０20ｃｍ-3となった。
　本発明に係る第１の実施例では、上記イオン注入後のソース・ドレイン領域３２のシリコン表面を、図１で説明した場合と同様に、高清浄な窒素雰囲気中で露出させる。
　露出したソース・ドレイン領域３２表面には、低仕事関数金属層３４が金属形成装置内で形成される。この場合、不純物の混入を極力抑えるため、金属形成の方法はスパッタリング法が望ましい。ここでは、Ａｒ雰囲気でのスパッタリングによってホルミウム（Ｈｏ）を１０ｎｍ成膜した。なお、スパッタリングの雰囲気はＸｅでもよく、Ｈｏの代わりにＥｒでもよい。低仕事関数金属層３４の材料としては、前述したとおり、ホルミウム（Ｈｏ）又はエルビウム（Ｅｒ）が望ましいが、サマリウム（Ｓｍ）、イッテルビウム（Ｙｂ）等、他の希土類金属も使用可能である。
　また、シリコン基板２０のシリコン消費量を低減する目的で、スパッタリングターゲットとして、希土類金属のシリサイドを用いることも出来る。
　即ち、低仕事関数金属層３４は、ソース・ドレイン領域３２と金属シリサイドを形成すると共に、ソース・ドレイン領域３２がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもつ金属材料によって形成されれば良い。
　低仕事関数金属層３４の形成後、シリコン基板２０を大気に曝さないように、減圧化の窒素、アルゴン等の不活性ガス雰囲気において第２の金属成膜チャンバーに搬送し、酸化防止金属層３６を露出している表面全体に成膜する。ここで、酸化防止金属層３６は、タングステン（Ｗ）を用い、スパッタチャンバーでＡｒ雰囲気中、Ｗを３００ｎｍスパッタリング形成した。
　この後、図１で説明した場合と同様の方法で低仕事関数金属層３４と酸化防止金属層３６を６００℃で熱処理（アニール）することによって、図７（Ｂ）に示すように、ホルミウム・シリサイド等のシリサイド層３４ａを形成する。アニールは、ＡｒまたはＮ２雰囲気中、３００～７００℃で、２分～６０分行えばよい。最適値は、ＨｏでもＥｒでも、６００℃、１０分程度である。これでＨｏまたはＥｒの厚さ全体がシリサイドになり、バリアハイトも最小になる。７００℃以上では、Ｗとの反応が生じて、バリアハイトが急増してしまう。
　このとき、酸化防止金属層３６の厚さを上記のように低仕事関数金属層３４よりも厚くすることにより、シリサイド層３４ａの表面粗さを低減することが可能となり、浅いｐｎ接合の破壊を防止出来る。即ち、Ｗがないと、アニール時にＨｏ（またはＥｒ）が動いてしまってシリコンとの界面に欠陥が生じてしまう（シリサイドの表面に激しい凹凸ができる）が、Ｗが存在すると、その動きが抑えられて、欠陥が生じないことが分かった。Ｗの厚さが１００ｎｍ以上あればこのような効果がある。Ｗの必要厚さはＨｏ（又はＥｒ）の厚さによっても変わるが、要は、シリサイド層３４ａの表面が所定の平坦さとなるように、酸化防止金属層３６の厚さを選択すればよい。
　図７（Ｂ）では、シリサイド層３４ａ形成後、薬液処理、あるいは、プラズマエッチングにより酸化防止金属層３６を選択的に除去する。図７（Ｂ）に示された例では、シリサイド層３４ａ上のみ酸化防止金属層３６が残され、他の領域の酸化防止金属層３６は除去されている。
　続いて、酸化防止金属層３６の表面酸化膜を除去し、全表面に、層間絶縁膜４０がＣＶＤ法により形成される。この場合の層間絶縁膜４０は種々の材料によって形成することができる。以後、コンタクトホール開口、およびＣｕ、またはＡｌ等による配線形成は通常行なわれている製造方法と同一の方法で行なうことが出来る。この場合、酸化防止層３６をシリサイド層３４ａ上も含め全て除去して、シリサイド層に直接またはバリア導電層を介して、配線を形成しても良い。勿論、更にその上には多層配線層が形成されても良い。
　いずれの場合においても、ソース・ドレイン領域３２を形成するｎ型シリコンに対して１０-9Ωｃｍ2以下の低抵抗コンタクトが得られる。
　第１の実施例はインバージョン・モードｎチャネル電界効果トランジスタについて説明したが、本発明はインバージョン・モードｐチャネル電界効果トランジスタにも同様に適用できる。
　前述したように、高濃度のｎ型シリコン領域に、コンタクトを形成する場合、ｐ型シリコン領域にコンタクトを形成する場合に比較して、低抵抗のコンタクトを形成することができる。即ち、図７に示された実施例では、シリコン層の直列抵抗を大幅に低減する電界効果トランジスタが得られる。この場合、サイドウォール３０直下のシリコン高濃度層の直列抵抗をも低減できる。
　図８を参照して、本発明の第２の実施例に係る半導体装置を説明する。図８に示された半導体装置は、所謂バルク電流制御型アキュムレーション（Ａｃｃｕｍｕｌａｔｉｏｎ）・モードｎチャネル・トランジスタである。
　図示されたバルク電流制御型アキュムレーション・モードｎチャネル・トランジスタは、ｐ型シリコンによって形成された支持基板５０上に、１００ｎｍ程度の厚さの埋込酸化膜５２によって分離されたｎ型半導体層５４が形成されている。ここで、半導体層５４はチャネル領域を形成しており、図示されたチャネル領域の表面は、（１００）面方位を有し、半導体層５４は５０ｎｍの膜厚を有している。ｎ型半導体層５４によって形成されたチャネル領域の両側には、当該チャネル領域と同一導電型で、不純物原子濃度がチャネル領域よりも高いｎ＋半導体によって形成されたソース・ドレイン領域５６を備えている。
　半導体層５４によって形成されたチャネル領域上には、電気的等価膜厚（ＥＯＴ）で７．５ｎｍの酸化膜によって形成されたゲート絶縁膜５８が設けられており、当該ゲート絶縁膜５８上には、ｐ＋ポリシリコンのゲート電極６０が設けられている。図示されたｎチャネル・トランジスタのゲート長は０．６μｍで、ゲート幅は２０．０μｍである。
　ここで、チャネル領域の平均的な不純物原子濃度は、２×１０17ｃｍ-3であり、当該チャネル領域と接触しているソース・ドレイン領域５６は２×１０20ｃｍ-3の不純物濃度を有するｎ型半導体によって形成されている。
　ソース・ドレイン電極Ｓ、Ｄは、図７に示した第１の実施例と同様に、低仕事関数金属層６２と、酸化防止金属層６４とを積層した状態で熱処理を施すことによって、低仕事関数金属層６４をシリサイド化することによって形成されたシリサイド層を備えている。
　ここで、低仕事関数金属層６４の材料はホルミウム或いはエルビウムであることが望ましいが、ソース・ドレイン領域５６を形成するｎ＋シリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも小さな仕事関数を持つ金属材料、例えば、サマリウム、イッテルビウム等の他の希土類金属であっても良い。
　本発明の第２の実施例によれば、半導体との接触抵抗を１×１０-9Ωｃｍ2以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなるようにすることができる。
　以上、アキュムレーション・モードｎチャネル・トランジスタに、本発明を適用した場合ついてのみ説明したが、本発明は、アキュムレーション・モードｐチャネル・トランジスタにも同様に適用できる。
　前述したように、本発明の第２の実施例は、ＳＯＩ(Silicon-On-Insulator)基板上に形成されたトランジスタを反転モード、或いは、蓄積モードのいずれのモードで動作させる場合にも適用できる。しかし、高速動作のためには蓄積モードで動作させることが望ましい。
　図９を参照して、本発明の第３の実施例に係る半導体装置を説明する。図示された半導体装置は、シャロートレンチ(STI : Shallow Trench Isolation)による素子分離、２層配線および化学的機械研磨(CMP : Chemical Mechanical Polishing)を用いたＣＭＯＳである。
　図９に示された構造を得るための製造プロセスを図１０および図１１を用いて説明する。まず、図１０を参照すると、ＳＴＩ構造による素子分離領域７１を形成し、ｎウェル７２、ｐウェル７３が形成された後、活性化されている。その後、ゲート絶縁膜７４としてシリコン酸化膜が２ｎｍ形成されている。ゲート絶縁膜７４上に、ポリシリコンによりゲート電極７５が形成されている。
　次に、ｎウェル７２に対してｐ+領域７６を、ｐウェル７３に対してｎ+領域７７を形成するために、ｎウェル７２に対してはボロンを、ｐウェル７３に対してはリンをそれぞれ６×１０15ｃｍ2イオン注入することにより、２０ｎｍの高濃度領域７６（ｐ+領域）、７７（ｎ+領域）が形成されている。
　図１０は、ｎウェル７２、ｐウェルにそれぞれｐ+領域７６、ｎ+領域７７がそれぞれ高濃度領域として形成された状態を示している。
　この状態で、高濃度領域７６、７７の活性化のために、熱処理を行っても良い。しかし、この例の場合、この状態では、熱処理を行わず、ＣＶＤ(Chemical Vapor Deposition)により酸化膜を堆積し、エッチングを行うことにより、図１１に示すようにサイドウォール７８が形成されている。サイドウォール７８の形成後、高濃度領域７６、７７およびゲート電極７５へのコンタクト用金属として低仕事関数金属（ｎウェル上のｐチャンネル・トランジスタに対してはパラジュウム、ｐウェル上のｎチャンネル・トランジスタに対してはホルミウム）が２０ｎｍ成膜され、低仕事関数金属層が形成される。
　本発明の第３の実施例では、低仕事関数金属層を形成した状態で、更に、酸化防止金属層としてタングステン層を形成した。次に、低仕事関数金属層と酸化防止金属層が積層された状態で、窒素雰囲気中５５０℃にて１時間の熱処理を行い、シリサイド化（コンタクト用シリサイド層７９の形成）だけでなく、先に行わなかった高濃度層７６、７７の活性化を同時に実現する。低温での熱処理のため、高濃度領域の拡散は抑えることができる。このとき、パラジュウムおよびホルミウムは、下地１３．６ｎｍのみ高濃度層シリコン７６、７７を消費しシリサイド化する。次いで酸化防止金属層をすべて除去する。この状態での模式図を図１１に示す。その後、未反応金属部分８０を除去し、層間絶縁膜８１、８２の形成、コンタクトホールの形成と電極８３、および配線８４をアルミニウムにて形成して、図９に示された構造のＣＭＯＳを完成させた。
　以上のように、高濃度層形成用のイオン注入を行った後、不純物活性化の熱処理を行わずに金属を形成し、その後、熱処理を行うことにより不純物の活性化による高濃度Ｓｉ層の形成と、金属シリサイドの形成を同時に行うことによって、０．３ｅＶ以下の仕事関数差を持ち、８．０×１０-10Ωｃｍ2というコンタクト抵抗率を備えたトランジスタを実現することができた。
　図１２を参照すると、本発明の第４の実施例に係る半導体装置が示されている。図示された半導体装置はｎチャネル・インバージョン・モード電界効果トランジスタであり、図７と同様に、ｐウェル領域２４内に、ｎ＋型のソース・ドレイン領域３２が形成されると共に、ソース・ドレイン領域３２上には、ホルニウムによって形成された低仕事関数金属層及びタングステンによって形成された酸化防止金属層３６が形成されている。ここでは、低仕事関数金属層は、酸化防止金属層３６が形成された状態で６００℃程度の温度でアニールされ、ソース・ドレイン領域３２との間に、シリサイド層３４ａ（ホルニウム・シリサイド（ＨｏＳｉ２）層）からなるコンタクト領域が形成されている。このようにして形成されたシリサイド層３４ａにおける酸素混入量は１質量％以下である。
　図示された半導体装置は、ゲート絶縁膜２６上に形成されたゲート電極２８が、ジルコニウム（Ｚｒ）層２８ａとタングステン（Ｗ）層２８ｂとによって形成されていることを特徴としている。このように、ゲート電極を金属によって構成することによって、当該トランジスタのゲート電極をｎ＋ポリシリコンによって形成する場合に比較して抵抗を小さくすることができる。また、ジルコニウム層２８ａを構成するＺｒは、ｎ＋ポリシリコンと同じ仕事関数を有している。更に、図示されたゲート電極２８はジルコニウム層２８ａを、酸化防止機能を備えたタングステン層２８ｂ（ソース・ドレイン領域上のタングステン層３６と同時に形成するのが好ましい）で被覆しているため、アニール時にジルコニウム層２８ａの酸化を防止できる。
　更に、ｎ＋ポリシリコンによりゲート電極を形成した場合、チャネル領域表面に形成される空乏層が厚くなり、結果としてゲート絶縁膜が厚くなったのと同じ不都合が生じるが、ジルコニウム層２８ａのように金属層によってゲート電極２８を形成した場合、チャネル領域表面の空乏層を薄くできると言う効果がある。
　図１３を参照すると、本発明の第５の実施例に係る半導体装置が示されており、ここでは、ｐチャネル・インバージョン・モード電界効果トランジスタが示されている。図示された例では、ｎウェル領域２４ａ内に、ｐ＋ソース・ドレイン領域３２ａが形成され、各ソース・ドレイン領域３２ａに設けられたコンタクト領域は、パラジウム・シリサイド（Ｐｄ２Ｓｉ）層３４ｂと、タングステン層３６によって構成されている。パラジウム・シリサイド（Ｐｄ２Ｓｉ）層３４ｂを形成するパラジウムはｐ＋ソース・シリコン領域３２ａを形成するｐ型半導体の荷電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数を持つ金属であるから、低抵抗のコンタクト領域を形成できる。また、パラジウム・シリサイド層３４ｂは酸化防止金属層としての機能を有するタングステン層３６によって覆われているため、酸素混入量は１質量％以下である。
　更に、図示されたｐチャネル・トランジスタのゲート電極２８は、パラジウム層２８ｃ及びタングステン層２８ｄをゲート絶縁膜２６上に設けた構成を備え、ゲート絶縁膜２６及びゲート電極２８の側面は、サイドウォール３０によって覆われている。上記したように、ゲート電極２８として、ｐ＋ポリシリコンと同じ仕事関数でより低抵抗の金属であるパラジウム層２８ｃを設けることにより、ｐ＋ポリシリコンによってゲート電極を形成した場合に比較して、抵抗を下げることができ、空乏層の厚さを薄くすることができる。
　図１４を参照すると、本発明の第６の実施例に係る半導体装置が示されており、ここでは、ｎチャネル・アキュムレーション・モード電界効果トランジスタが示されている。図示されたトランジスタは、ｐ型シリコン等の支持基板５０上に形成された埋込酸化膜（ＳｉＯ２）５２によって分離されたｎ型半導体層（具体的には、ｎ型シリコン層）５４を有している。当該半導体層５４はチャネル領域を形成している。チャネル領域を形成する半導体層５４の両側には、チャネル領域と同一導電型でチャネル領域よりも高い不純物原子濃度を有するｎ＋半導体によって形成されたソース・ドレイン領域５６が設けられている。
　ソース・ドレイン領域５６の表面には、コンタクト領域が設けられ、図示された例では、コンタクト領域は、ホルニウム・シリサイド層６２とタングステン層６４によって構成されている。この構成は、低仕事関数金属層であるホルニウム層を酸化防止金属層であるタングステン層で覆った状態でアニールすることによって得られることは、他の実施例と同様である。
　図示された例では、チャネル領域を形成するｎ型半導体層５４上に、ゲート絶縁膜５８及びゲート電極６０が設けられ、ゲート電極６０はパラジウム層６０ａとタングステン層６０ｂとによって形成されている。
　図１４に示されたゲート電極６０は、ｐ＋シリコンと同じ仕事関数を有し、且つ、ｐ＋シリコンよりも抵抗の低い金属であるパラジウム層６０ａを含んでいるため、チャネル領域表面の空乏層を厚くして、ノーマリーオフを実現できる。また、パラジウム層６０ａは酸化防止金属層であるタングステン層６０ｂで覆われているため、パラジウム層６０ａの酸化を防止できる。
　図１５を参照すると、本発明の第７の実施例に係る半導体装置が示されており、図示された例は、ｐチャネル・アキュムレーション・モード電界効果トランジスタである。図からも明らかなように、支持基板５０であるシリコン基板上に、埋込酸化膜（ＳｉＯ２）５２が設けられている。また、当該埋込酸化膜５２上には、ｐ型半導体層５４ａが設けられており、ｐ型半導体層５４ａの両側には、ｐ＋ソース・ドレイン領域５６ａが設けられている。
　この例におけるコンタクト領域は、パラジウム・シリサイド（Ｐｄ２Ｓｉ）層６２ａとタングステン層６４とによって形成されている。図示されたコンタクト領域も、前述した通り、低仕事関数金属層であるパラジウム層をタングステン層で覆った状態でアニールすることによって得られる。この構成によって、コンタクト領域の抵抗を著しく低下させることができることは他の実施例と同様である。
　更に、チャネル領域上には、ゲート絶縁膜５８が形成されると共に、当該ゲート絶縁膜５８上には、ジルコニウム層６０ｃ及びタングステン層６０ｄからなるゲート電極６０が設けられている。
　この構成によっても、ゲート電極６０の抵抗をポリシリコンを使用した場合に比較して低下させることができ、図１４と同様に、チャンネル領域の空乏層の厚さを厚くすることができる。
　図１２及び１４に示されたｎチャネル・トランジスタの場合、ｎ＋半導体とコンタクト領域を形成するために、低仕事関数金属層として、ホルニウム（Ｈｏ）が使用され、他方、図１３及び１５に示されたｐチャネル・トランジスタの場合、ｐ＋半導体とのコンタクト領域を形成するために、パラジウム（Ｐｄ）が使用されている。このように、ｎ＋半導体及びｐ＋半導体との仕事関数の差を考慮して、コンタクト領域のシリサイド層を形成する低仕事関数金属層の金属を選択することができる。
　また、ゲート電極について言えば、図１２及び１５では、ジルコニウムが用いられ、他方、図１３及び１４では、パラジウムが用いられている。このように、ゲート電極についても、チャネル領域を形成する半導体との間の仕事関数の差に応じて、ゲート電極を構成する金属を選択できる。
　本発明は、酸化防止金属層により低仕事関数金属層を覆った状態でアニールして極めて抵抗の低いシリサイド層を形成することができるため、性能の高い半導体装置を構成できる。また、本発明は、単にＭＯＳＦＥＴだけでなく、コンタクト領域を有する他の各種半導体装置に適用できる。
１００　　　　　　　シリコン基板
１２０　　　　　　　半導体側電極
１０　　　　　　　　低仕事関数金属層
１２　　　　　　　　酸化防止金属層
１０１　　　　　　　絶縁膜
１０２　　　　　　　開口部
２０　　　　　　　　シリコン基板
２２　　　　　　　　素子分離領域
２４　　　　　　　　ウェル
２６　　　　　　　　ゲート絶縁膜
２８　　　　　　　　ゲート電極
３０　　　　　　　　サイドウォール
３１　　　　　　　　層間絶縁膜
３２　　　　　　　　ソース・ドレイン領域
３４　　　　　　　　低仕事関数金属層
３４ａ　　　　　　　シリサイド層
３６　　　　　　　　酸化防止金属層
４０　　　　　　　　層間絶縁膜
５０　　　　　　　　シリコン基板
５２　　　　　　　　埋込絶縁層
５４　　　　　　　　半導体層
５６　　　　　　　　ソース・ドレイン領域
５８　　　　　　　　ゲート絶縁膜
６２　　　　　　　　低仕事関数金属層
６４　　　　　　　　酸化防止金属層
７１　　　　　　　　素子分離領域
７２　　　　　　　　ｎウェル
７３　　　　　　　　ｐウェル
７４　　　　　　　　ゲート絶縁膜
７５　　　　　　　　ゲート電極
７６　　　　　　　　高濃度領域（ｐ+領域）
７７　　　　　　　　高濃度領域（ｎ+領域）
７８　　　　　　　　サイドウォール
８０　　　　　　　　未反応金属部分
７９　　　　　　　　シリサイド層
８１、８２　　　　　層間絶縁膜
８３　　　　　　　　電極
８４　　　　　　　　配線

Claims (47)

  1. 　半導体装置の所定領域へ金属半導体化合物によるコンタクトを形成する方法であって、第１の金属の層を前記所定領域に設ける工程と、前記第１の金属の酸化を防止するための第２の金属の層を前記第１の金属の層上に設ける工程と、熱処理によって前記第１の金属のみを前記半導体との化合物化する工程とを含み、前記第１の金属は、前記所定領域がｎ型半導体領域の場合、当該半導体の伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記所定領域がｐ型半導体領域の場合、当該半導体の価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつ金属である
    　ことを特徴とするコンタクト形成方法。
  2. 　半導体装置のｐ型またはｎ型コンタクト領域となるべきシリコン部分へ第１の金属の層を設ける工程と、前記第１の金属の酸化を防止するための第２の金属の層を前記第１の金属の層上に設ける工程と、前記第１の金属のみを前記シリコン部分と反応させ前記第１の金属のシリサイドを形成する工程とを含み、前記第１の金属としては、前記コンタクト領域がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような金属を選択して用いることを特徴とする半導体装置の製造方法。
  3. 　前記第２の金属の層に接して導電材料の層を設ける工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記第１の金属のシリサイドを形成する工程の後に、前記第２の金属の層の少なくとも一部を除去する工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 　前記除去工程の後に前記第１の金属のシリサイドの層に接して導電材料の層を設ける工程をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記コンタクト領域が電界効果トランジスタのソースまたはドレイン領域であることを特徴とする請求項２乃至５の一つに記載の半導体装置の製造方法。
  7. 　前記第１の金属が希土類金属であることを特徴とする請求項２乃至６の一つに記載の半導体装置の製造方法。
  8. 　前記コンタクト領域がｎ型領域であり、前記第１の金属がホルミウム又はエルビウムであることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 　前記コンタクト領域がｐ型領域であり、前記第１の金属がパラジウムであることを特徴とする請求項２乃至６の一つに記載の半導体装置の製造方法。
  10. 　前記シリサイドと前記シリコン部分との界面が所定の粗さになるように、前記第２の金属の厚さが選択されることを特徴とする請求項２乃至９の一つに記載の半導体装置の製造方法。
  11. 　前記第２の金属がタングステンであることを特徴とする請求項２乃至１０の一つに記載の半導体装置の製造方法。
  12. 　前記コンタクト領域となるシリコン部分の表面をクリーニングする工程を有し、前記第１の金属の層を第１の金属成膜装置で設け、前記第２の金属の層を第２の金属成膜装置で設け、前記クリーニング工程で前記コンタクト領域となるシリコン部分の表面を清浄化した後に前記第１の金属成膜装置に搬入する工程および前記第１の金属成膜装置で前記第１の金属の層を設けた後に前記第２の金属成膜装置に搬入する工程を大気に曝さないで行うことを特徴とする請求項２乃至１１の一つに記載の半導体装置の製造方法。
  13. 　前記クリーニング工程で前記コンタクト領域となるシリコン部分の表面を清浄化した後に、前記第１の金属成膜装置に搬入する工程および前記第１の金属成膜装置で前記第１の金属の層を設けた後に、前記第２の金属成膜装置に搬入する工程を窒素ガスまたは不活性ガス雰囲気中で行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 　半導体装置のｐ型またはｎ型コンタクト領域であるシリコン部分の表面に、前記コンタクト領域がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような第１の金属のシリサイドの層が設けられ、前記第１の金属の酸化を防止するための第２の金属の層が前記シリサイドの層上に設けられていることを特徴とする半導体装置。
  15. 　前記第２の金属の層に接して導電材料の層が設けられていることを特徴とする請求項１４に記載の半導体装置。
  16. 　前記シリサイドの層の酸素混入量が１質量％以下であることを特徴とする請求項１４または１５に記載の半導体装置。
  17. 　半導体装置のｐ型またはｎ型コンタクト領域であるシリコン部分の表面に、前記コンタクト領域がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような第１の金属のシリサイドの層が設けられており、前記シリサイドの層の酸素混入量が１質量％以下であることを特徴とする半導体装置。
  18. 　前記シリサイドの層に接して導電材料の層が設けられていることを特徴とする請求項１７に記載の半導体装置。
  19. 　前記コンタクト領域が電界効果トランジスタのソースおよびドレイン領域の一方または両方であることを特徴とする請求項１４乃至１８の一つに記載の半導体装置。
  20. 　前記電界効果トランジスタのゲート電極は、第三の金属の層と前記第三の金属の層上の前記第２の金属からなる層とを含んで構成されていることを特徴とする請求項１９に記載の半導体装置。
  21. 　前記第１の金属が希土類金属であることを特徴とする請求項１４乃至２０の一つに記載の半導体装置。
  22. 　前記コンタクト領域がｎ型領域であり、前記第１の金属がホルミウムであることを特徴とする請求項１４乃至２１の一つに記載の半導体装置。
  23. 　前記コンタクト領域がｎ型領域であり、前記第１の金属がエルビウムであることを特徴とする請求項１４乃至２１の一つに記載の半導体装置。
  24. 　前記コンタクト領域がｐ型領域であり、前記第１の金属がパラジウムであることを特徴とする請求項１４乃至２３の一つに記載の半導体装置。
  25. 　前記電界効果トランジスタがインバーション・モードｎチャネル・トランジスタであることを特徴とする請求項１９乃至２３の一つに記載の半導体装置。
  26. 　前記電界効果トランジスタがアキュミュレーション・モードｎチャネル・トランジスタであることを特徴とする請求項１９乃至２３の一つに記載の半導体装置。
  27. 　前記電界効果トランジスタがインバーション・モードｐチャネル・トランジスタであることを特徴とする請求項１９乃至２１の一つ又は２４に記載の半導体装置。
  28. 　前記電界効果トランジスタがアキュミュレーション・モードｐチャネル・トランジスタであることを特徴とする請求項１９乃至２１の一つ又は２４に記載の半導体装置。
  29. 　前記シリサイドと前記シリコン部分との界面が所定の粗さになるように、前記第２の金属の厚さが選択されていることを特徴とする請求項１４乃至２８の一つに記載の半導体装置。
  30. 　前記第２の金属がタングステンであることを特徴とする請求項１４乃至２９の一つに記載の半導体装置。
  31. 　前記第三の金属がジルコニウムであることを特徴とする請求項２５又は２８に記載の半導体装置。
  32. 　前記第三の金属がパラジウムであることを特徴とする請求項２６又は２７に記載の半導体装置。
  33. 　ホルミウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｎ型シリコン領域にそれぞれ設けられていることを特徴とするｎ型ＭＯＳトランジスタ。
  34. 　パラジウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｐ型シリコン領域にそれぞれ設けられていることを特徴とするｐ型ＭＯＳトランジスタ。
  35. 　ホルミウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｎ型シリコン領域にそれぞれ設けられているｎ型ＭＯＳトランジスタと、パラジウム・シリサイドの層をそれぞれ含むソース電極およびドレイン電極がｐ型シリコン領域にそれぞれ設けられているｐ型ＭＯＳトランジスタとを含むことを特徴とするＣＭＯＳ半導体装置。
  36. 　請求項３３に記載のｎ型ＭＯＳトランジスタと、請求項３４に記載のｐ型ＭＯＳトランジスタとを含むことを特徴とするＣＭＯＳ半導体装置。
  37. 　ジルコニウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられていることを特徴とするインバーション・モードｎ型ＭＯＳトランジスタ。
  38. 　ジルコニウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられていることを特徴とするアキュミュレーション・モードｐ型ＭＯＳトランジスタ。
  39. 　パラジウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられていることを特徴とするインバーション・モードｐ型ＭＯＳトランジスタ。
  40. 　パラジウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられていることを特徴とするアキュミュレーション・モードｎ型ＭＯＳトランジスタ。
  41. 　請求項３７または４０に記載のｎ型ＭＯＳトランジスタと、請求項３８または３９に記載のｐ型ＭＯＳトランジスタとを含むことを特徴とするＣＭＯＳ半導体装置。
  42. 　ジルコニウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられ、ホルミウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｎ型シリコン領域にそれぞれ設けられていることを特徴とするインバーション・モードｎ型ＭＯＳトランジスタ。
  43. 　ジルコニウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられ、パラジウム・シリサイドの単層構造またはパラジウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｐ型シリコン領域にそれぞれ設けられていることを特徴とするアキュミュレーション・モードｐ型ＭＯＳトランジスタ。
  44. 　パラジウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられており、パラジウム・シリサイドの単層構造またはパラジウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｐ型シリコン領域にそれぞれ設けられていることを特徴とするインバーション・モードｐ型ＭＯＳトランジスタ。
  45. 　パラジウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられており、ホルミウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｎ型シリコン領域にそれぞれ設けられていることを特徴とするアキュミュレーション・モードｎ型ＭＯＳトランジスタ。
  46. 　請求項４２または４５に記載のｎ型ＭＯＳトランジスタと、請求項４３または４４に記載のｐ型ＭＯＳトランジスタとを含むことを特徴とするＣＭＯＳ半導体装置。
  47. 　前記ｎ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタとが直列接続されていることを特徴とする請求項３５、３６、４１または４６に記載のＣＭＯＳ半導体装置。
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