KR101288645B1 - 콘택트 형성 방법, 반도체 장치의 제조 방법, 및 반도체 장치 - Google Patents

콘택트 형성 방법, 반도체 장치의 제조 방법, 및 반도체 장치 Download PDF

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다츠노리 이소가이
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고에키자이단호진 고쿠사이카가쿠 신고우자이단
고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
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Abstract

저저항률의 콘택트를 실현한 반도체 장치의 제조 방법을 제공한다.
반도체와 접한 제 1 금속층을 산화 방지용 제 2 금속층으로 덮은 상태에서 제 1 금속층만을 실리사이드화하여, 산소 혼입이 없는 실리사이드층을 형성한다. 제 1 금속층의 재료로서, 반도체와의 일함수의 차이가 소정의 값이 되는 금속이 사용되고, 제 2 금속층의 재료로서, 어닐 온도에서 제 1 금속층과 반응하지 않는 금속이 사용된다.

Description

콘택트 형성 방법, 반도체 장치의 제조 방법, 및 반도체 장치{CONTACT FORMATION METHOD, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND SEMICONDUCTOR DEVICE}
본 발명은, IC, LSI 등에 널리 사용되는 MIS 형 반도체 장치에 관한 것으로, 특히 소스·드레인 전극의 구성 및/또는 게이트 전극의 구성에 관한 것이다.
반도체 장치에 있어서, 동작 주파수의 향상 등, 성능 향상이 강하게 요망되고 있다. 그러나, 반도체 장치에 있어서, 주로 전류가 흐르는 2 개의 주전극 사이에 있어서의 직렬 저항이 성능 향상의 방해가 되고 있다. 이 직렬 저항을 줄일 필요가 있는 것, 특히 반도체 영역과 전극 사이의 콘택트 저항을 대폭 저감시킬 필요가 있는 것은 특허문헌 1 에 개시되어 있다.
특허문헌 1 에서는, n＋ 실리콘 영역과 콘택트하는 전극의 재료로서 n＋ 실리콘 영역의 일함수 -4.05 eV 에 가까운 일함수를 갖는, Er, Mg, Mn, Cd, Hf, Y, Zr 을 사용하는 것, p＋ 실리콘 영역과 콘택트하는 전극의 재료로서 p＋ 실리콘 영역의 일함수 -5.15 eV 에 가까운 일함수를 갖는, Pd, Pt, Co, Ni, Ir 을 사용하는 것을 제안하고 있다.
그러나, 특허문헌 1 에서는, 이들 재료 중에서 무엇이 실용적으로 바람직한지는 충분히 해명되어 있지 않다. 또, 발명자들의 지견에 따르면, 콘택트부에서의 실리사이드 형성 등의 열처리에 있어서, 실리사이드나 게이트 금속에 산소가 혼입되는 것을 피할 수 없고, 그 때문에 콘택트 실리사이드나 게이트 금속의 저항 증가를 피할 수 없다는 문제도 있었다.
(특허문헌 1) 국제공개 번호 WO2008/007748호
따라서, 본 발명은 실용적인 콘택트 형성 방법을 제공하는 것에 있다.
또, 본 발명은, 콘택트 실리사이드나 게이트 전극 금속으로의 산소의 혼입을 방지한 반도체 장치를 제공하는 것에 있다.
본 발명의 제 1 양태에 의하면, 반도체 장치의 소정 영역에 금속 반도체 화합물에 의한 콘택트를 형성하는 방법으로서, 상기 소정 영역이 n 형 반도체 영역인 경우에는 반도체의 전도대의 바닥 에너지 준위의 절대값에 0.3 eV 를 더한 값보다 절대값이 작은 일함수를 갖고, 상기 소정 영역이 p 형 반도체 영역인 경우에는 당해 반도체의 가전자대의 정상 에너지 준위의 절대값에서 0.3 eV 를 뺀 값보다 절대값이 큰 일함수를 갖는 제 1 금속의 층을 상기 소정 영역에 형성하는 공정과, 상기 제 1 금속의 산화를 방지하기 위한 제 2 금속의 층을 상기 제 1 금속의 층 상에 형성하는 공정과, 열처리에 의해 상기 제 1 금속만을 상기 반도체와의 화합물화하는 공정을 포함하는 것을 특징으로 하는 콘택트 형성 방법이 얻어진다. 여기서, 반도체로는 Si, Ge, SiGe, SiC 등을 들 수 있다.
본 발명의 제 2 양태에 의하면, 반도체 장치의 p 형 또는 n 형 콘택트 영역이 되어야 할 실리콘 부분에, 상기 콘택트 영역이 n 형인 경우에는 실리콘의 전도대의 바닥 에너지 준위의 절대값에 0.3 eV 를 더한 값보다 절대값이 작은 일함수를 갖고, 상기 콘택트 영역이 p 형인 경우에는 실리콘의 가전자대의 정상 에너지 준위의 절대값에서 0.3 eV 를 뺀 값보다 절대값이 큰 일함수를 갖는 제 1 금속의 층을 형성하는 공정과, 상기 제 1 금속의 산화를 방지하기 위한 제 2 금속의 층을 상기 제 1 금속의 층 상에 형성하는 공정과, 상기 제 1 금속만을 상기 실리콘 부분과 반응시켜 상기 제 1 금속의 실리사이드를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 얻어진다.
본 발명의 제 3 양태에 의하면, 반도체 장치의 p 형 또는 n 형 콘택트 영역인 실리콘 부분의 표면에, 상기 콘택트 영역이 n 형인 경우에는 실리콘의 전도대의 바닥 에너지 준위의 절대값에 0.3 eV 를 더한 값보다 절대값이 작은 일함수를 갖고, 상기 콘택트 영역이 p 형인 경우에는 실리콘의 가전자대의 정상 에너지 준위의 절대값에서 0.3 eV 를 뺀 값보다 절대값이 큰 일함수를 갖는 제 1 금속의 실리사이드의 층이 형성되어 있고, 상기 실리사이드의 층의 산소 혼입량이 1 질량％ 이하인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 의하면, 콘택트에서의 저항률이 작은 실용적인 콘택트를 형성할 수 있다. 또, 본 발명에 의하면, 실리사이드화시에 산소의 혼입을 방지할 수 있다.
도 1(A) 및 (B) 는 본 발명의 설명을 위한 구조 및 제조 공정을 설명하는 개략 구성도이다.
도 2 는 도 1 에 도시된 콘택트 부분에 홀뮴 및 에르븀을 사용한 경우의 특성을 나타내는 도면이다.
도 3(A) 및 (B) 는 실리콘 기판 상에 형성된 에르븀층 및 텅스텐층의 적층체에 있어서의 어닐 전후의 상태를 각각 나타내는 도면이다.
도 4(A) 및 (B) 는 실리콘 기판 상에 형성된 홀뮴층 및 텅스텐층의 적층체에 있어서의 어닐 전후의 상태를 각각 나타내는 도면이다.
도 5 는 도 4 에 도시된 홀뮴층을 실리사이드화한 경우에 있어서의 깊이 방향 분석 결과를 나타내는 XPS 화상이다.
도 6(A) 및 (B) 는 p 형 및 n 형 실리콘 기판을 사용한 경우에 있어서의 홀뮴·실리사이드 및 에르븀·실리사이드의 쇼트키 배리어 하이트 (SBH) 의 온도 의존 특성을 나타내는 도면이다.
도 7(A) 및 (B) 는 본 발명의 제 1 실시예에 관련된 반도체 장치의 구조 및 제조 공정을 설명하는 개략도이다.
도 8 은 본 발명의 제 2 실시예에 관련된 반도체 장치의 구조를 설명하는 개략 구성도이다.
도 9 는 본 발명의 제 3 실시예에 관련된 반도체 장치의 구조를 설명하는 개략 구성도이다.
도 10 은 도 9 에 도시된 반도체 장치의 제조 공정을 설명하는 도면이다.
도 11 은 도 10 에 도시된 공정 후에 실시되는 공정을 설명하는 도면이다.
도 12 는 본 발명의 제 4 실시예에 관련된 반도체 장치를 설명하는 개략 구성도이다.
도 13 은 본 발명의 제 5 실시예에 관련된 반도체 장치를 설명하는 개략 구성도이다.
도 14 는 본 발명의 제 6 실시예에 관련된 반도체 장치를 설명하는 개략 구성도이다.
도 15 는 본 발명의 제 7 실시예에 관련된 반도체 장치를 설명하는 개략 구성도이다.
도 16 은 n 형 실리콘 영역과 콘택트 영역을 형성하기에 적합한 금속 재료의 일함수를 설명하는 도면이다.
도 17 은 p 형 실리콘 영역과 콘택트 영역을 형성하기에 적합한 금속 재료의 일함수를 설명하는 도면이다.
본 발명의 실시예를 설명하기 전에, 먼저 도 1 및 도 2 를 참조하여 본 발명에 관련된 콘택트 구조 및 당해 콘택트 구조를 구성하는 콘택트 금속의 특성 등에 대해 설명한다.
먼저, 도 1(A) 에 나타내는 바와 같이, 실리콘 기판 (100) 의 일 표면 상에 절연막 (101) 을 형성한다. 또한, 실리콘 기판 (100) 의 이면에는, 알루미늄 등에 의해 형성된 반도체측 전극 (120) 이 형성되어 있다. 실리콘 기판 (100) 으로는, p 형의 것과 n 형의 것을 따로 준비하여 사용한다. 실리콘 기판 (100) 의 불순물 농도는, 모두 1 × 1015 ㎝- 3 의 저농도로 되어 있다. 실제의 디바이스에서 콘택트 영역의 불순물은 좀 더 고농도이지만, 여기서는 콘택트 금속 실리사이드의 일함수 측정을 위해 이와 같은 저농도를 사용하고 있다.
다음으로, 실리콘 기판 (100) 의 표면에 형성된 절연막 (101) 에 개구부 (102) 를 형성한다. 이 결과, 실리콘 기판 (100) 은 개구부 (102) 에 있어서 선택적으로 노출되어 있다. 이 노출 부분 (콘택트 영역) 의 면적은 1 × 10-3 ㎠ 이다. 실리콘 기판 (100) 을 노출시키는 공정 및 세정하는 공정은, 고청정한 질소 분위기 중에서 실시되고, 대기에 노출되지 않은 상태로 금속 형성 장치 (도시 생략) 에 반송된다. 이와 같이, 고청정한 질소 분위기에서 대기에 노출되지 않은 상태로 반송되기 때문에, 저(低)일함수 금속 성막 전에 실리콘 기판 (100) 의 표면에 자연 산화막이 성장하는 것을 억제할 수 있다.
계속해서, 상기 실리콘 기판 (100) 상에 저일함수 금속층 (10) 을 금속 형성 장치로 형성한다. 불순물의 혼입을 최대한 억제하기 위해, 금속 형성의 방법은 스퍼터링법이 바람직하다. 저일함수 금속층 (10) 을 형성하는 금속 재료는, 실리콘 기판 (100) 과 금속 실리사이드를 형성함과 함께, 당해 실리콘 기판 (100) 에 대하여 특정 일함수를 갖는 금속 재료에서 선택된다.
여기서, 도 16 및 17 을 참조하여, 도 1(A) 에 도시된 실리콘 기판 (100) 이 n 형 실리콘인 경우와 p 형 실리콘인 경우로 나누어, 선택되어야 할 금속 재료에 대해 설명한다. 도 16 에는 n 형 실리콘의 밴드 구조가 도시되어 있고, 도 16 에 도시되어 있는 바와 같이, n 형 실리콘은 5.17 eV 의 가전자대 정상의 에너지 준위 (Ev), 4.05 eV 의 전도대 바닥의 에너지 준위 (Ec), 4.61 eV 의 진성 준위 (Ei) 를 갖고, 가전자대 정상과 전도대 바닥 사이의 에너지 갭 (EG) 은 1.12 eV 이다. 또, n 형 실리콘의 일함수는, 페르미 준위와 진공 준위 (Es) 사이의 에너지차에 의해 나타내고, 또한 n 형 실리콘의 페르미 준위 (EF) 는 전도대 바닥의 에너지 준위 (Ec) 와 동등하며, 4.05 eV 정도이다. 본 발명에서 사용되는 금속 재료는, 전도대의 바닥 에너지 (Ec) 의 절대값 (4.05 eV) 에 0.3 eV 를 더한 값 (즉, 4.35 eV) 보다 절대값이 작은 일함수를 갖는 금속 재료가 선택된다. 즉, 도 16 의 사선으로 나타낸 영역에 일함수를 갖는 금속 재료, 예를 들어, 에르븀 (Er : 일함수는 3.2 eV), 홀뮴 (Ho : 일함수 3.1 eV), 사마륨 (Sm : 일함수 2.7 eV), 이테르븀 (Yb : 일함수 2.6 eV) 등, 희토류 금속이 선택된다.
한편, 도 17 에는 p 형 실리콘의 밴드 구조가 도시되어 있고, p 형 실리콘은, n 형 실리콘과 동일하게, 5.17 eV 의 가전자대 정상의 에너지 준위 (Ev), 4.05 eV 의 전도대 바닥의 에너지 준위 (Ec), 4.61 eV 의 진성 준위 (Ei) 를 갖고, 가전자대 정상과 전도대 바닥 사이의 에너지 갭 (EG) 은 1.12 eV 이다. 그러나, p 형 실리콘의 일함수는, 페르미 준위와 진공 준위 (Es) 사이의 에너지차에 의해 나타내고, 또한 p 형 실리콘의 페르미 준위 (EF) 는 가전자대 정상의 에너지 준위 (Ev) 와 동등하며, 5.17 eV 정도이다. 본 발명에서 p 형 실리콘과 콘택트를 형성하기 위해 사용되는 금속 재료는, 실리콘의 가전자대의 정상 에너지 준위의 절대값 (5.17 eV) 에서 0.3 eV 를 뺀 값 (즉, 4.87 eV) 보다 절대값이 큰 일함수를 갖는 금속 재료에서 선택된다. 즉, 도 17 의 사선으로 나타낸 영역에 일함수를 갖는 재료, 예를 들어, 팔라듐 (Pd : 4.9 eV), 이리듐 (Ir : 5.35 eV), 백금 (Pt : 5.65 eV) 이 선택된다.
또, 실리콘 기판 (100) 의 실리콘 소비량을 저감시킬 목적으로, 스퍼터링 타깃으로서, 실리콘 기판 (100) 이 n 형인 경우에는 실리콘의 전도대의 바닥 에너지 준위의 절대값에 0.3 eV 를 더한 값보다 절대값이 작은 일함수를 갖고, 상기 실리콘 기판이 p 형인 경우에는 실리콘의 가전자대의 정상 에너지 준위의 절대값에서 0.3 eV 를 뺀 값보다 절대값이 큰 일함수를 갖는 희토류 금속의 실리사이드를 사용할 수도 있다.
도 1(A) 로 되돌아오면, 상기 저일함수 금속층 (10) 을 형성한 실리콘 기판 (100) 을 대기에 노출되지 않도록, 감압화의 질소, 아르곤 등의 불활성 가스 분위기에 있어서 제 2 금속 성막 챔버에 반송하고, 산화 방지 금속층 (12) 을 성막한다. 산화 방지 금속층 (12) 은 텅스텐 (W) 을 사용하는 것이 바람직한데, 다른 단체 금속이어도 되고, 금속 질화물 등의 화합물을 사용할 수도 있다. 어느 것으로 하든, 실리사이드화의 고온에 견딜 수 있는 재료여야만 한다.
계속해서, 600 ℃ 에서 열처리를 실시하여, 도 1(B) 에 나타내는 바와 같이, 저일함수 금속층 (10) 을 상기 실리콘 기판 (100) 과 고상 반응시켜, 실리사이드층 (11) 을 형성한다. 실리사이드화되지 않은 절연막 (101) 상의 저일함수 금속층 (10) 은, 미반응인 채 절연막 (101) 상에 남아 있다.
실리사이드층 (11) 형성을 위한 열처리는, 상기 저일함수 금속층 (10) 의 성막 장치, 및 산화 방지 금속층 (12) 의 성막 장치를 포함하는 클러스터화된 열처리 장치에 의해 실시해도 된다. 그러나, 실제로는 상기 산화 방지 금속층 (12) 의 효과에 의해, 대기 중에서 반송해도 하부의 저일함수 금속층 (10) 의 산화는 방지할 수 있기 때문에, 상기 성막 장치로부터 반출하여 별도의 열처리 장치로 처리할 수도 있다. 열처리시의 분위기는 고청정한 질소, 아르곤 등의 불활성 가스 분위기가 바람직하다.
실리사이드층 (11) 이 형성된 후, 소정 패턴 이외의 산화 방지 금속층 (12) 및 절연막 (101) 상의 미반응의 저일함수 금속층을 제거한다. 그 후, 희석 수소 분위기에서 신터링할 수도 있다.
도 1 에 도시된 구조는, 실리콘 기판의 콘택트 영역이 고농도 n 형 영역이면 콘택트 구조로서 사용할 수 있는데, 그 때에는 저일함수 금속층 (10) 상에 산화 방지 금속층 (12) 이 적층되어 있기 때문에, 산화 방지 금속층 (12) 은 반도체 장치의 상부 전극으로서 그대로 사용할 수 있다. 즉, 도시된 산화 방지 금속층 (12) 은 상부 전극으로서도 겸용하여 사용될 수 있다.
도 2 를 참조하면, 도 1 에 도시된 구조 (쇼트키 다이오드라고도 할 수 있다) 의 온도 특성이 도시되어 있다. 도 2 에서는, 홀뮴 (Ho) 또는 에르븀 (Er) 과 실리콘의 실리사이드층 (11) (즉, HoSi2, ErSi2) 을 형성한 경우의 온도 특성이, 각각 도 2(A) 및 도 2(B) 에 도시되어 있다. 또한, 이 예에서는, 산화 방지 금속층 (12) 으로서 텅스텐층이 사용되고, p 형 실리콘 기판 및 n 형 실리콘 기판으로서 1 × 1015 ㎝- 3 의 불순물 농도를 갖는 것을 사용하였다.
도 2(A) 및 도 2(B) 에 각각 도시된 p 형 실리콘 기판 및 n 형 실리콘 기판에 대한 각각의 특성의 경사로부터, 홀뮴 (Ho) 실리사이드에 대해서는 전자에 대하여 0.301 eV 라는 낮은 장벽 높이 (배리어·하이트) 를 갖고, 에르븀 (Er) 실리사이드에 대해서는 전자에 대하여 0.311 eV 라는 마찬가지로 낮은 장벽 높이 (배리어·하이트) 를 갖는 것이 판명되었다. 또한, 에르븀 (Er) 보다 홀뮴 (Ho) 쪽이 보다 낮은 장벽 높이가 된다.
이와 같이, 홀뮴 (Ho) 실리사이드나 에르븀 (Er) 실리사이드는 n 형 실리콘에 대하여 낮은 장벽 높이를 가지므로, n 형 고농도 영역에 대한 콘택트 저항은 1 × 10-9 Ω㎠ 이하의 매우 작은 것으로 할 수 있었다.
여기서, 산화 방지 금속층 (12) 으로서 형성되는 텅스텐 (W) 층의 효과에 대해 설명해 둔다.
도 3(A) 및 (B) 를 참조하면, 실리콘 기판 상에 에르븀 (Er) 층 및 텅스텐 (W) 층을 퇴적한 상태에 있어서의 단면의 SEM 화상, 및 W 층 형성 후 어닐한 경우에 있어서의 단면의 SEM 화상이 각각 도시되어 있다. 또한, 도 3(A) 의 상태에서는, 에르븀층 및 텅스텐층은 각각 100 ㎚ 의 막두께를 갖고 있었다.
도 3(A) 및 (B) 를 비교해도 분명한 바와 같이, 실리콘 기판과 에르븀 (Er) 층 사이에서 실리사이드화 반응이 발생하고, 그 결과, 에르븀의 막두께가 두꺼워져, 에르븀실리사이드 (ErSi2) 가 형성되어 있음을 알 수 있다. 한편, 텅스텐 (W) 층의 막두께는 전혀 변화하지 않았다. 이 점은 텅스텐층이 하지인 에르븀층의 산화 방지 기능을 구비하고 있음을 나타낸다.
동일하게, 도 4(A) 및 (B) 를 참조하면, 실리콘 기판 상에 홀뮴 (Ho) 층 및 텅스텐 (W) 층을 퇴적한 상태에 있어서의 단면, 및 W 층 형성 후 어닐한 경우에 있어서의 단면이 각각 도시되어 있다. 또한, 도 4(A) 의 상태에서는, 홀뮴층 및 텅스텐층은 각각 100 ㎚ 의 막두께를 갖고 있었다.
도 4(A) 및 (B) 를 비교해도 분명한 바와 같이, 실리콘과 홀뮴 사이의 실리사이드화 반응이 발생하여, 홀뮴·실리사이드층이 형성되는 한편, 텅스텐층의 막두께는 전혀 변화하지 않았다. 이 점에서 텅스텐층은 홀뮴층의 산화를 방지하는 산화 방지 기능을 구비하고 있다.
즉, 텅스텐층은 희토류 금속에 의해 형성된 저일함수 금속층의 산화를 방지하는 산화 방지층으로서 도움이 되는 것을 알 수 있다.
다음으로, 도 5 를 참조하면, 텅스텐층의 산화 방지층으로서의 기능을 보다 명확하게 하기 위해, XPS 에 의한 분석 결과가 도시되어 있다. 도시된 예에서는, 도 5 의 우측단에 도시되어 있는 바와 같이, 실리콘 기판 (Si sub) 에 50 ㎚ 의 홀뮴·실리사이드층 (HoSi2) 및 50 ㎚ 의 텅스텐층 (W) 을 형성한 경우에 있어서의 분석 결과가 도시되어 있다. 이 예는, 홀뮴층 및 텅스텐층을 적층한 후, 500 ℃ 에서 10 분간 어닐한 경우에 있어서의 깊이 방향 분석 결과이다.
도 5 에는, 텅스텐 (W), 홀뮴 (Ho), 실리콘 (Si) 및 산소 (O) 의 분석 결과가 도시되어 있고, 텅스텐은 텅스텐층만으로 검출됨과 함께, 산소는 최표면에서만 검출되었다. 이 점은 텅스텐이 최표면에서만 산화되고, 하층의 홀뮴층에 확산되지 않았음을 나타낸다.
한편, 실리콘 기판과 홀뮴층 사이에서는, 실리콘이 홀뮴층에도 확산되어 홀뮴·실리사이드가 형성되어 있음을 알 수 있다. 따라서, 텅스텐층은 하지층의 홀뮴층의 산화를 방지한 상태에서, 홀뮴·실리사이드화를 실현하고 있음을 알 수 있다. 분석 결과, 홀뮴·실리사이드에 의해 형성된 실리사이드층의 산소 혼입량은 1 질량％ 이하였다.
도 6(A), (B) 를 참조하면, 쇼트키 배리어 하이트 (SBH) 와 어닐 온도의 관계가 도시되어 있으며, 도 6(A) 는 p 형 실리콘 기판에 있어서의 에르븀 (Er) 및 홀뮴 (Ho) 의 홀에 대한 SBH 를 나타내고, 한편, 도 6(B) 는 n 형 실리콘 기판에 있어서의 에르븀 (Er) 및 홀뮴 (Ho) 의 전자에 대한 SBH 를 나타내고 있다.
도 6(A), (B) 에 있어서, 점 형상 도트는 홀뮴의 특성, 정사각 도트는 에르븀의 특성으로, 양자 모두 거의 동일한 특성을 나타냄을 알 수 있다. 도 6(A) 에 나타내는 바와 같이, 홀에 대한 SBH 는, 100 ℃ 에 있어서 0.675 eV 정도이며, 어닐 온도의 상승과 함께, 600 ℃ 까지 상승해 가, 0.75 eV 에 도달하였다. 또한, 650 ℃ 를 초과하여 700 ℃ 가 되면, 에르븀은 0.60 eV 까지 SBH 가 저하되었음을 알 수 있다. 이것은 에르븀이 텅스텐과 반응하였기 때문인 것으로 추측된다. 또한, 어닐 온도가 높아지면, 홀뮴의 SBH 가 약간 높아진다.
한편, 도 6(B) 에 나타내는 바와 같이, 에르븀 및 홀뮴 중 어느 것에 있어서도, 전자에 대한 SBH 는 어닐 온도의 상승과 함께 저하되고, 에르븀 및 홀뮴은 모두 거의 동일한 특성을 나타냄을 알 수 있다. 에르븀은, 100 ℃ 정도의 어닐 온도에서 0.425 eV 의 SBH 를 나타내고, 600 ℃ 의 어닐 온도에서 0.30 eV 의 SBH 를 나타내고 있다. 또한, 500 ℃ ∼ 650 ℃ 의 어닐 온도에서는, 홀뮴의 전자에 대한 SBH 가 에르븀의 전자에 대한 SBH 보다 낮음을 알 수 있다. 또, 에르븀의 경우, 700 ℃ 에서 어닐하면, 텅스텐과 반응하여, SBH 는 0.425 eV 로 상승하였다.
도 7 을 참조하여, 본 발명의 제 1 실시예에 관련된 반도체 장치를 설명한다. 여기서는, 본 발명에 관련된 반도체 장치로서, 인버전·모드 n 채널 전계 효과 트랜지스터 (MOSFET) 를 예로 들어 설명한다. 제 1 실시예는, 다층 배선 구조를 갖는 복잡한 집적 회로를 제조하는 경우에 본 발명을 적용하여 n 형 실리콘 영역에 저저항 콘택트를 형성하는 것을 특징으로 하고 있다.
도 7(A) 에 도시되어 있는 바와 같이, 본 발명의 제 1 실시예에 관련된 n 채널 전계 효과 트랜지스터는, 실리콘 기판 (20) 의 소자 분리 영역 (22) 에 의해 분리된 소자 영역 내에 형성된다. 실리콘 기판 (20) 으로는, 예를 들어, p 형 실리콘 기판이 사용된다. 도시된 예에서는, 소자 영역 내에 p＋ 웰 영역 (24) 이 형성되고, p＋ 웰 영역 (24) 내에 실리콘 산화막 등에 의해 형성된 게이트 절연막 (26) 및 폴리실리콘 등에 의해 형성된 게이트 전극 (28) 이 형성되어 있다. 도면에는 나타내지 않았지만, 소스·드레인이 되어야 할 영역에는 얕은 주입 영역이 형성된다.
그 후, 게이트 전극 (28) 과의 절연성을 확보하기 위해, 실리콘산화막 혹은 실리콘질화막으로 이루어지는 사이드 월 (30) 이 게이트 절연막 (26) 및 게이트 전극 (28) 상에 형성된다. 계속해서, 전체 표면에 BPSG (Boro-Phospho Silicate Glass) 에 의해 형성된 층간 절연막 (31) 이 형성된 후, 선택적으로 에칭되어 소스·드레인 영역 (32) 이 개구, 노출된다.
그 후, n 형 불순물 (여기서는, 비소 As) 의 이온 주입이 실시되어, 소스·드레인 영역 (32) 이 형성된다. 계속해서, 열처리에 의해 주입된 불순물의 활성화를 실시하는데, 이 공정은 이하에 설명하는 금속 형성 후에 실시할 수도 있다. 활성화의 결과, 소스·드레인 영역 (32) 의 불순물 농도는 2 × 1020 ㎝-3 이 되었다.
본 발명에 관련된 제 1 실시예에서는, 상기 이온 주입 후의 소스·드레인 영역 (32) 의 실리콘 표면을, 도 1 에서 설명한 경우와 동일하게, 고청정한 질소 분위기 중에서 노출시킨다.
노출된 소스·드레인 영역 (32) 표면에는, 저일함수 금속층 (34) 이 금속 형성 장치 내에서 형성된다. 이 경우, 불순물의 혼입을 최대한 억제하기 위해, 금속 형성의 방법은 스퍼터링법이 바람직하다. 여기서는, Ar 분위기에서의 스퍼터링에 의해 홀뮴 (Ho) 을 10 ㎚ 성막하였다. 또한, 스퍼터링의 분위기는 Xe 여도 되고, Ho 대신에 Er 이어도 된다. 저일함수 금속층 (34) 의 재료로는, 전술한 바와 같이, 홀뮴 (Ho) 또는 에르븀 (Er) 이 바람직한데, 사마륨 (Sm), 이테르븀 (Yb) 등, 다른 희토류 금속도 사용할 수 있다.
또, 실리콘 기판 (20) 의 실리콘 소비량을 저감시킬 목적으로, 스퍼터링 타깃으로서, 희토류 금속의 실리사이드를 사용할 수도 있다.
즉, 저일함수 금속층 (34) 은, 소스·드레인 영역 (32) 과 금속 실리사이드를 형성함과 함께, 소스·드레인 영역 (32) 이 n 형인 경우에는 실리콘의 전도대의 바닥 에너지 준위의 절대값에 0.3 eV 를 더한 값보다 절대값이 작은 일함수를 갖는 금속 재료에 의해 형성되면 된다.
저일함수 금속층 (34) 의 형성 후, 실리콘 기판 (20) 을 대기에 노출시키지 않도록, 감압화의 질소, 아르곤 등의 불활성 가스 분위기에 있어서 제 2 금속 성막 챔버에 반송하고, 산화 방지 금속층 (36) 을 노출되어 있는 표면 전체에 성막한다. 여기서, 산화 방지 금속층 (36) 은, 텅스텐 (W) 을 사용하여, 스퍼터 챔버에 의해 Ar 분위기 중에서, W 를 300 ㎚ 스퍼터링 형성하였다.
그 후, 도 1 에서 설명한 경우와 동일한 방법으로 저일함수 금속층 (34) 과 산화 방지 금속층 (36) 을 600 ℃ 에서 열처리 (어닐) 함으로써, 도 7(B) 에 나타내는 바와 같이, 홀뮴·실리사이드 등의 실리사이드층 (34a) 을 형성한다. 어닐은 Ar 또는 N2 분위기 중, 300 ∼ 700 ℃ 에서, 2 분 ∼ 60 분 실시하면 된다. 최적값은 Ho 이어도 Er 이어도 600 ℃, 10 분 정도이다. 이것으로 Ho 또는 Er 의 두께 전체가 실리사이드가 되고, 배리어 하이트도 최소가 된다. 700 ℃ 이상에서는, W 와의 반응이 발생하여, 배리어 하이트가 급증된다.
이 때, 산화 방지 금속층 (36) 의 두께를 상기와 같이 저일함수 금속층 (34) 보다 두껍게 함으로써, 실리사이드층 (34a) 의 표면 거칠기를 저감시킬 수 있게 되고, 얕은 pn 접합의 파괴를 방지할 수 있다. 즉, W 가 없으면 어닐시에 Ho (또는 Er) 이 움직여 실리콘과의 계면에 결함이 발생하는데 (실리사이드의 표면에 심한 요철이 생기는데), W 가 존재하면 그 움직임이 억제되어 결함이 발생하지 않는 것을 알 수 있었다. W 의 두께가 100 ㎚ 이상이면 이와 같은 효과가 있다. W 의 필요 두께는 Ho (또는 Er) 의 두께에 따라서도 바뀌지만, 요컨대, 실리사이드층 (34a) 의 표면이 소정의 평탄도가 되도록, 산화 방지 금속층 (36) 의 두께를 선택하면 된다.
도 7(B) 에서는, 실리사이드층 (34a) 형성 후, 약액 처리 혹은 플라즈마 에칭에 의해 산화 방지 금속층 (36) 을 선택적으로 제거한다. 도 7(B) 에 도시된 예에서는, 실리사이드층 (34a) 상에만 산화 방지 금속층 (36) 이 남고, 다른 영역의 산화 방지 금속층 (36) 은 제거되었다.
계속해서, 산화 방지 금속층 (36) 의 표면 산화막을 제거하고, 전체 표면에 층간 절연막 (40) 이 CVD 법에 의해 형성된다. 이 경우의 층간 절연막 (40) 은 다양한 재료에 의해 형성할 수 있다. 이후, 콘택트홀 개구, 및 Cu 또는 Al 등에 의한 배선 형성은 통상적으로 실시되고 있는 제조 방법과 동일한 방법으로 실시할 수 있다. 이 경우, 산화 방지 금속층 (36) 을 실리사이드층 (34a) 상도 포함하여 전부 제거하고, 실리사이드층에 직접 또는 배리어 도전층을 개재하여 배선을 형성해도 된다. 물론, 추가로 그 위에는 다층 배선층이 형성되어도 된다.
어느 경우에 있어서도, 소스·드레인 영역 (32) 을 형성하는 n 형 실리콘에 대하여 10-9 Ω㎠ 이하의 저저항 콘택트가 얻어진다.
제 1 실시예는 인버전·모드 n 채널 전계 효과 트랜지스터에 대해 설명하였지만, 본 발명은 인버전·모드 p 채널 전계 효과 트랜지스터에도 동일하게 적용할 수 있다.
전술한 바와 같이, 고농도의 n 형 실리콘 영역에 콘택트를 형성하는 경우, p 형 실리콘 영역에 콘택트를 형성하는 경우와 비교하여, 저저항의 콘택트를 형성할 수 있다. 즉, 도 7 에 도시된 실시예에서는, 실리콘층의 직렬 저항을 대폭 저감시키는 전계 효과 트랜지스터가 얻어진다. 이 경우, 사이드 월 (30) 바로 아래의 실리콘 고농도층의 직렬 저항도 저감시킬 수 있다.
도 8 을 참조하여, 본 발명의 제 2 실시예에 관련된 반도체 장치를 설명한다. 도 8 에 도시된 반도체 장치는, 소위 벌크 전류 제어형 어큐뮬레이션 (Accumulation)·모드 n 채널·트랜지스터이다.
도시된 벌크 전류 제어형 어큐뮬레이션·모드 n 채널·트랜지스터는, p 형 실리콘에 의해 형성된 지지 기판 (50) 상에, 100 ㎚ 정도 두께의 매립 산화막 (52) 에 의해 분리된 n 형 반도체층 (54) 이 형성되어 있다. 여기서, 반도체층 (54) 은 채널 영역을 형성하고 있고, 도시된 채널 영역의 표면은 (100) 면 방위를 갖고, 반도체층 (54) 은 50 ㎚ 의 막두께를 갖고 있다. n 형 반도체층 (54) 에 의해 형성된 채널 영역의 양측에는, 당해 채널 영역과 동일 도전형이고, 불순물 원자 농도가 채널 영역보다 높은 n＋ 반도체에 의해 형성된 소스·드레인 영역 (56) 을 구비하고 있다.
반도체층 (54) 에 의해 형성된 채널 영역 상에는, 전기적 등가 막두께 (EOT) 로 7.5 ㎚ 인 산화막에 의해 형성된 게이트 절연막 (58) 이 형성되어 있고, 당해 게이트 절연막 (58) 상에는 p＋ 폴리실리콘의 게이트 전극 (60) 이 형성되어 있다. 도시된 n 채널·트랜지스터의 게이트 길이는 0.6 ㎛ 이고, 게이트 폭은 20.0 ㎛ 이다.
여기서, 채널 영역의 평균적인 불순물 원자 농도는 2 × 1017 ㎝- 3 이고, 당해 채널 영역과 접촉하고 있는 소스·드레인 영역 (56) 은 2 × 1020 ㎝- 3 의 불순물 농도를 갖는 n 형 반도체에 의해 형성되어 있다.
소스·드레인 전극 (S, D) 은, 도 7 에 나타낸 제 1 실시예와 동일하게, 저일함수 금속층 (62) 과 산화 방지 금속층 (64) 을 적층한 상태에서 열처리를 실시함으로써, 저일함수 금속층 (62) 을 실리사이드화함으로써 형성된 실리사이드층을 구비하고 있다.
여기서, 저일함수 금속층 (62) 의 재료는 홀뮴 혹은 에르븀인 것이 바람직한데, 소스·드레인 영역 (56) 을 형성하는 n＋ 실리콘의 전도대의 바닥 에너지 준위의 절대값에 0.3 eV 를 더한 값보다 절대값이 작은 일함수를 갖는 금속 재료, 예를 들어, 사마륨, 이테르븀 등의 다른 희토류 금속이어도 된다.
본 발명의 제 2 실시예에 의하면, 반도체와의 접촉 저항을 1 × 10-9 Ω㎠ 이하로 억제하여, 소스·드레인 영역의 반도체 부분의 직렬 저항과 합해도 트랜지스터의 직렬 저항으로는 1.0 Ω㎛ 가 되도록 할 수 있다.
이상, 어큐뮬레이션·모드 n 채널·트랜지스터에 본 발명을 적용한 경우에 대해서만 설명하였지만, 본 발명은 어큐뮬레이션·모드 p 채널·트랜지스터에도 동일하게 적용할 수 있다.
전술한 바와 같이, 본 발명의 제 2 실시예는, SOI (Silicon-On-Insulator) 기판 상에 형성된 트랜지스터를 반전 모드 혹은 축적 모드 중 어느 모드로 동작시키는 경우에도 적용할 수 있다. 그러나, 고속 동작을 위해서는 축적 모드로 동작시키는 것이 바람직하다.
도 9 를 참조하여, 본 발명의 제 3 실시예에 관련된 반도체 장치를 설명한다. 도시된 반도체 장치는, 섈로우 트렌치 (STI : Shallow Trench Isolation) 에 의한 소자 분리, 2 층 배선 및 화학적 기계 연마 (CMP : Chemical Mechanical Polishing) 를 사용한 CMOS 이다.
도 9 에 도시된 구조를 얻기 위한 제조 프로세스를 도 10 및 도 11 을 사용하여 설명한다. 먼저, 도 10 을 참조하면, STI 구조에 의한 소자 분리 영역 (71) 을 형성하고, n 웰 (72), p 웰 (73) 이 형성된 후, 활성화되고 있다. 그 후, 게이트 절연막 (74) 으로서 실리콘 산화막이 2 ㎚ 형성되어 있다. 게이트 절연막 (74) 상에 폴리실리콘에 의해 게이트 전극 (75) 이 형성되어 있다.
다음으로, n 웰 (72) 에 대하여 p＋ 영역 (76) 을, p 웰 (73) 에 대하여 n＋ 영역 (77) 을 형성하기 위해, n 웰 (72) 에 대해서는 보론을, p 웰 (73) 에 대해서는 인을 각각 6 × 1015 ㎠ 이온 주입함으로써, 20 ㎚ 의 고농도 영역 (76 (p＋ 영역), 77 (n＋ 영역)) 이 형성되어 있다.
도 10 은 n 웰 (72), p 웰에 각각 p＋ 영역 (76), n＋ 영역 (77) 이 각각 고농도 영역으로서 형성된 상태를 나타내고 있다.
이 상태에서, 고농도 영역 (76, 77) 의 활성화를 위해, 열처리를 실시해도 된다. 그러나, 이 예의 경우, 이 상태에서는 열처리를 실시하지 않고 CVD (Chemical Vapor Deposition) 에 의해 산화막을 퇴적시키고, 에칭을 실시함으로써, 도 11 에 나타내는 바와 같이 사이드 월 (78) 이 형성되어 있다. 사이드 월 (78) 의 형성 후, 고농도 영역 (76, 77) 및 게이트 전극 (75) 에 대한 콘택트용 금속으로서 저일함수 금속 (n 웰 상의 p 채널·트랜지스터에 대해서는 팔라듐, p 웰 상의 n 채널·트랜지스터에 대해서는 홀뮴) 이 20 ㎚ 성막되어, 저일함수 금속층이 형성된다.
본 발명의 제 3 실시예에서는, 저일함수 금속층을 형성한 상태에서, 추가로 산화 방지 금속층으로서 텅스텐층을 형성하였다. 다음으로, 저일함수 금속층과 산화 방지 금속층이 적층된 상태에서, 질소 분위기 중 550 ℃ 에서 1 시간의 열처리를 실시하여, 실리사이드화 (콘택트용 실리사이드층 (79) 의 형성) 뿐만 아니라, 앞서 실시하지 않았던 고농도층 (76, 77) 의 활성화를 동시에 실현한다. 저온에서의 열처리이기 때문에, 고농도 영역의 확산은 억제할 수 있다. 이 때, 팔라듐 및 홀뮴은, 하지 13.6 ㎚ 만 고농도층 실리콘 (76, 77) 을 소비하여 실리사이드화한다. 이어서 산화 방지 금속층을 전부 제거한다. 이 상태에서의 모식도를 도 11 에 나타낸다. 그 후, 미반응 금속 부분 (80) 을 제거하고, 층간 절연막 (81, 82) 의 형성, 콘택트홀의 형성과 전극 (83), 및 배선 (84) 을 알루미늄으로 형성하여, 도 9 에 도시된 구조의 CMOS 를 완성시켰다.
이상과 같이, 고농도층 형성용 이온 주입을 실시한 후, 불순물 활성화의 열처리를 실시하지 않고서 금속을 형성하고, 그 후, 열처리를 실시함으로써 불순물의 활성화에 의한 고농도 Si 층의 형성과, 금속 실리사이드의 형성을 동시에 실시함으로써, 0.3 eV 이하의 일함수차를 갖고, 8.0 × 10-10 Ω㎠ 라는 콘택트 저항률을 구비한 트랜지스터를 실현할 수 있었다.
도 12 를 참조하면, 본 발명의 제 4 실시예에 관련된 반도체 장치가 도시되어 있다. 도시된 반도체 장치는 n 채널·인버전·모드 전계 효과 트랜지스터로, 도 7 과 동일하게, p 웰 영역 (24) 내에 n＋ 형의 소스·드레인 영역 (32) 이 형성됨과 함께, 소스·드레인 영역 (32) 상에는, 홀뮴에 의해 형성된 저일함수 금속층 및 텅스텐에 의해 형성된 산화 방지 금속층 (36) 이 형성되어 있다. 여기서는, 저일함수 금속층은, 산화 방지 금속층 (36) 이 형성된 상태에서 600 ℃ 정도의 온도에서 어닐되어, 소스·드레인 영역 (32) 과의 사이에 실리사이드층 (34a) (홀뮴·실리사이드 (HoSi2) 층) 으로 이루어지는 콘택트 영역이 형성되어 있다. 이와 같이 하여 형성된 실리사이드층 (34a) 에 있어서의 산소 혼입량은 1 질량％ 이하이다.
도시된 반도체 장치, 즉, 인버전·모드 전계 효과 트랜지스터는 게이트 절연막 (26) 상에 형성된 게이트 전극 (28) 이, 지르코늄 (Zr) 층 (28a) 과 텅스텐 (W) 층 (28b) 에 의해 형성되어 있는 것을 특징으로 하고 있다. 이와 같이 게이트 전극을 금속에 의해 구성함으로써, 당해 트랜지스터의 게이트 전극을 n＋ 폴리실리콘에 의해 형성하는 경우와 비교하여 저항을 작게 할 수 있다. 또, 지르코늄층 (28a) 을 구성하는 Zr 은, n＋ 폴리실리콘과 동일한 일함수를 갖고 있다. 또한, 도시된 게이트 전극 (28) 은 지르코늄층 (28a) 을, 산화 방지 기능을 구비한 텅스텐층 (28b) (소스·드레인 영역 상의 텅스텐층 (36) 과 동시에 형성하는 것이 바람직하다) 으로 피복하고 있기 때문에, 어닐시에 지르코늄층 (28a) 의 산화를 방지할 수 있다.
또한, n＋ 폴리실리콘에 의해 게이트 전극을 형성한 경우, 채널 영역 표면에 형성되는 공핍층이 두꺼워져, 결과적으로 게이트 절연막이 두꺼워진 것과 동일한 문제가 발생하는데, 지르코늄층 (28a) 과 같이 금속층에 의해 게이트 전극 (28) 을 형성한 경우, 채널 영역 표면의 공핍층을 얇게 할 수 있다는 효과가 있다.
도 13 을 참조하면, 본 발명의 제 5 실시예에 관련된 반도체 장치가 도시되어 있으며, 여기서는 p 채널·인버전·모드 전계 효과 트랜지스터가 도시되어 있다. 도시된 예에서는, n 웰 영역 (24a) 내에 p＋ 소스·드레인 영역 (32a) 이 형성되고, 각 소스·드레인 영역 (32a) 에 형성된 콘택트 영역은, 팔라듐·실리사이드 (Pd2Si) 층 (34b) 과 텅스텐층 (36) 에 의해 구성되어 있다. 팔라듐·실리사이드 (Pd2Si) 층 (34b) 을 형성하는 팔라듐은 p＋ 소스·드레인 영역 (32a) 을 형성하는 p 형 반도체의 가전자대의 정상 에너지 준위의 절대값에서 0.3 eV 를 뺀 값보다 절대값이 큰 일함수를 갖는 금속이므로, 저저항의 콘택트 영역을 형성할 수 있다. 또, 팔라듐·실리사이드층 (34b) 은 산화 방지 금속층으로서의 기능을 갖는 텅스텐층 (36) 에 의해 덮여져 있기 때문에, 산소 혼입량은 1 질량％ 이하이다.
또한, 도시된 p 채널·트랜지스터의 게이트 전극 (28) 은, 팔라듐층 (28c) 및 텅스텐층 (28d) 을 게이트 절연막 (26) 상에 형성한 구성을 구비하고, 게이트 절연막 (26) 및 게이트 전극 (28) 의 측면은, 사이드 월 (30) 에 의해 덮여져 있다. 상기한 바와 같이, 게이트 전극 (28) 으로서, p＋ 폴리실리콘과 동일한 일함수이고 보다 낮은 저항의 금속인 팔라듐층 (28c) 을 형성함으로써, p＋ 폴리실리콘에 의해 게이트 전극을 형성한 경우와 비교하여, 저항을 낮출 수 있고, 공핍층의 두께를 얇게 할 수 있다.
도 14 를 참조하면, 본 발명의 제 6 실시예에 관련된 반도체 장치가 도시되어 있으며, 여기서는 n 채널·어큐뮬레이션·모드 전계 효과 트랜지스터가 도시되어 있다. 도시된 트랜지스터는, p 형 실리콘 등의 지지 기판 (50) 상에 형성된 매립 산화막 (SiO2) (52) 에 의해 분리된 n 형 반도체층 (구체적으로는, n 형 실리콘층) (54) 을 갖고 있다. 당해 반도체층 (54) 은 채널 영역을 형성하고 있다. 채널 영역을 형성하는 반도체층 (54) 의 양측에는, 채널 영역과 동일 도전형이고 채널 영역보다 높은 불순물 원자 농도를 갖는 n＋ 반도체에 의해 형성된 소스·드레인 영역 (56) 이 형성되어 있다.
소스·드레인 영역 (56) 의 표면에는 콘택트 영역이 형성되고, 도시된 예에서는, 콘택트 영역은 홀뮴·실리사이드층 (62) 과 텅스텐층 (64) 에 의해 구성되어 있다. 이 구성은, 저일함수 금속층인 홀뮴층을 산화 방지 금속층인 텅스텐층으로 덮은 상태에서 어닐함으로써 얻어지는 것은, 다른 실시예와 동일하다.
도시된 예에서는, 채널 영역을 형성하는 n 형 반도체층 (54) 상에 게이트 절연막 (58) 및 게이트 전극 (60) 이 형성되고, 게이트 전극 (60) 은 팔라듐층 (60a) 과 텅스텐층 (60b) 에 의해 형성되어 있다.
도 14 에 도시된 게이트 전극 (60) 은, p＋ 실리콘과 동일한 일함수를 갖고, 또한 p＋ 실리콘보다 저항이 낮은 금속인 팔라듐층 (60a) 을 포함하고 있기 때문에, 채널 영역 표면의 공핍층을 두껍게 하여, 노멀리 오프를 실현할 수 있다. 또, 팔라듐층 (60a) 은 산화 방지 금속층인 텅스텐층 (60b) 으로 덮여져 있기 때문에, 팔라듐층 (60a) 의 산화를 방지할 수 있다.
도 15 를 참조하면, 본 발명의 제 7 실시예에 관련된 반도체 장치가 도시되어 있으며, 도시된 예는 p 채널·어큐뮬레이션·모드 전계 효과 트랜지스터이다. 도면으로부터도 알 수 있는 바와 같이, 지지 기판 (50) 인 실리콘 기판 상에 매립 산화막 (SiO2) (52) 이 형성되어 있다. 또, 당해 매립 산화막 (52) 상에는 p 형 반도체층 (54a) 이 형성되어 있고, p 형 반도체층 (54a) 의 양측에는 p＋ 소스·드레인 영역 (56a) 이 형성되어 있다.
이 예에 있어서의 콘택트 영역은, 팔라듐·실리사이드 (Pd2Si) 층 (62a) 과 텅스텐층 (64) 에 의해 형성되어 있다. 도시된 콘택트 영역도, 전술한 바와 같이, 저일함수 금속층인 팔라듐층을 텅스텐층으로 덮은 상태에서 어닐함으로써 얻어진다. 이 구성에 의해, 콘택트 영역의 저항을 현저하게 저하시킬 수 있는 것은 다른 실시예와 동일하다.
또한, 채널 영역 상에는 게이트 절연막 (58) 이 형성됨과 함께, 당해 게이트 절연막 (58) 상에는 지르코늄층 (60c) 및 텅스텐층 (60d) 으로 이루어지는 게이트 전극 (60) 이 형성되어 있다.
이 구성에 의해서도, 게이트 전극 (60) 의 저항을 폴리실리콘을 사용한 경우와 비교하여 저하시킬 수 있고, 도 14 와 동일하게 채널 영역의 공핍층의 두께를 두껍게 할 수 있다.
도 12 및 14 에 도시된 n 채널·트랜지스터의 경우, n＋ 반도체와 콘택트 영역을 형성하기 위해, 저일함수 금속층으로서 홀뮴 (Ho) 이 사용되고, 한편, 도 13 및 15 에 도시된 p 채널·트랜지스터의 경우, p＋ 반도체와의 콘택트 영역을 형성하기 위해, 팔라듐 (Pd) 이 사용되고 있다. 이와 같이, n＋ 반도체 및 p＋ 반도체와의 일함수의 차이를 고려하여, 콘택트 영역의 실리사이드층을 형성하는 저일함수 금속층의 금속을 선택할 수 있다.
또, 게이트 전극에 대해 말하자면, 도 12 및 15 에서는 지르코늄이 사용되고, 한편, 도 13 및 14 에서는 팔라듐이 사용되고 있다. 이와 같이, 게이트 전극에 대해서도, 채널 영역을 형성하는 반도체와의 사이의 일함수 차이에 따라, 게이트 전극을 구성하는 금속을 선택할 수 있다.
본 발명은, 산화 방지 금속층에 의해 저일함수 금속층을 덮은 상태에서 어닐하여 매우 저항이 낮은 실리사이드층을 형성할 수 있기 때문에, 성능이 높은 반도체 장치를 구성할 수 있다. 또, 본 발명은, 단순히 MOSFET 뿐만 아니라, 콘택트 영역을 갖는 다른 각종 반도체 장치에 적용할 수 있다.
100 : 실리콘 기판
120 : 반도체측 전극
10 : 저일함수 금속층
12 : 산화 방지 금속층
101 : 절연막
102 : 개구부
20 : 실리콘 기판
22 : 소자 분리 영역
24 : 웰
26 : 게이트 절연막
28 : 게이트 전극
30 : 사이드 월
31 : 층간 절연막
32 : 소스·드레인 영역
34 : 저일함수 금속층
34a : 실리사이드층
36 : 산화 방지 금속층
40 : 층간 절연막
50 : 실리콘 기판
52 : 매립 산화막
54 : 반도체층
56 : 소스·드레인 영역
58 : 게이트 절연막
62 : 저일함수 금속층
64 : 산화 방지 금속층
71 : 소자 분리 영역
72 : n 웰
73 : p 웰
74 : 게이트 절연막
75 : 게이트 전극
76 : 고농도 영역 (p＋ 영역)
77 : 고농도 영역 (n＋ 영역)
78 : 사이드 월
80 : 미반응 금속 부분
79 : 실리사이드층
81, 82 : 층간 절연막
83 : 전극
84 : 배선

Claims (14)

  1. 지르코늄의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되고, 소스 전극 및 드레인 전극의 콘택트 저항이 1 × 10-9 Ω㎠ 이하인 것을 특징으로 하는 인버전·모드 n 형 MOS 트랜지스터.
  2. 지르코늄의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되고, 소스 전극 및 드레인 전극의 콘택트 저항이 1 × 10-9 Ω㎠ 이하인 것을 특징으로 하는 어큐뮬레이션·모드 p 형 MOS 트랜지스터.
  3. 팔라듐의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되고, 소스 전극 및 드레인 전극의 콘택트 저항이 1 × 10-9 Ω㎠ 이하인 것을 특징으로 하는 인버전·모드 p 형 MOS 트랜지스터.
  4. 팔라듐의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되고, 소스 전극 및 드레인 전극의 콘택트 저항이 1 × 10-9 Ω㎠ 이하인 것을 특징으로 하는 어큐뮬레이션·모드 n 형 MOS 트랜지스터.
  5. 제 1 항 또는 제 4 항에 기재된 n 형 MOS 트랜지스터와, 지르코늄의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되어 있는 것을 특징으로 하는 어큐뮬레이션·모드 p 형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 반도체 장치.
  6. 지르코늄의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되고, 홀뮴·실리사이드의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 각각 포함하는 소스 전극 및 드레인 전극이 n 형 실리콘 영역에 각각 형성되어 있는 것을 특징으로 하는 인버전·모드 n 형 MOS 트랜지스터.
  7. 지르코늄의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되고, 팔라듐·실리사이드의 단층 구조 또는 팔라듐·실리사이드의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 각각 포함하는 소스 전극 및 드레인 전극이 p 형 실리콘 영역에 각각 형성되어 있는 것을 특징으로 하는 어큐뮬레이션·모드 p 형 MOS 트랜지스터.
  8. 팔라듐의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되어 있고, 팔라듐·실리사이드의 단층 구조 또는 팔라듐·실리사이드의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 각각 포함하는 소스 전극 및 드레인 전극이 p 형 실리콘 영역에 각각 형성되어 있는 것을 특징으로 하는 인버전·모드 p 형 MOS 트랜지스터.
  9. 팔라듐의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되어 있고, 홀뮴·실리사이드의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 각각 포함하는 소스 전극 및 드레인 전극이 n 형 실리콘 영역에 각각 형성되어 있는 것을 특징으로 하는 어큐뮬레이션·모드 n 형 MOS 트랜지스터.
  10. 제 6 항 또는 제 9 항에 기재된 n 형 MOS 트랜지스터와, 지르코늄의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되고, 팔라듐·실리사이드의 단층 구조 또는 팔라듐·실리사이드의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 각각 포함하는 소스 전극 및 드레인 전극이 p 형 실리콘 영역에 각각 형성되어 있는 것을 특징으로 하는 어큐뮬레이션·모드 p 형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 반도체 장치.
  11. 제 1 항 또는 제 4 항에 기재된 n 형 MOS 트랜지스터와, 팔라듐의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되어 있는 것을 특징으로 하는 인버전·모드 p 형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 반도체 장치.
  12. 제 6 항 또는 제 9 항에 기재된 n 형 MOS 트랜지스터와, 팔라듐의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 포함하는 게이트 전극이 게이트 절연막 상에 형성되어 있고, 팔라듐·실리사이드의 단층 구조 또는 팔라듐·실리사이드의 층과 그 위에 형성된 텅스텐의 층과의 적층 구조를 각각 포함하는 소스 전극 및 드레인 전극이 p 형 실리콘 영역에 각각 형성되어 있는 것을 특징으로 하는 인버전·모드 p 형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 반도체 장치.
  13. 제 5 항에 있어서,
    상기 n 형 MOS 트랜지스터와, 상기 p 형 MOS 트랜지스터가 직렬 접속되어 있는 것을 특징으로 하는 CMOS 반도체 장치.
  14. 제 10 항에 있어서,
    상기 n 형 MOS 트랜지스터와, 상기 p 형 MOS 트랜지스터가 직렬 접속되어 있는 것을 특징으로 하는 CMOS 반도체 장치.
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