TWI489553B - 接觸部形成方法、半導體裝置之製造方法、及半導體裝置 - Google Patents

接觸部形成方法、半導體裝置之製造方法、及半導體裝置 Download PDF

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TWI489553B
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Tadahiro Ohmi
Akinobu Teramoto
Tatsunori Isogai
Hiroaki Tanaka
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Univ Tohoku
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Description

接觸部形成方法、半導體裝置之製造方法、及半導體裝置
本發明係關於IC(積體電路)、LSI(大型積體電路)等所廣泛使用的MIS(金屬-絕緣體-半導體)型半導體裝置，特別有關源極‧汲極電極之構成及/或閘電極之構成。
半導體裝置中，強烈要求動作頻率之提高等性能的提高。但是，半導體裝置中，主要係電流流通之2個主電極間的串聯電阻成為性能提高的妨礙。專利文獻1揭示：必須減少該串聯電阻，尤其必須大幅降低半導體區域與電極之間的接觸電阻。
專利文獻1提出：與n+型矽區接觸的電極之材料使用功函數接近於n+型矽區之功函數─4.05eV的Er、Mg、Mn、Cd、Hf、Y、Zr，而與p+型矽區接觸的電極之材料使用功函數接近於p+型矽區之功函數─5.15eV的Pd、Pt、Co、Ni、Ir。
然而，專利文獻1對於該等材料中何者實用性較佳，並未充分究明。又，依發明人等之見解，接觸部之矽化物形成等的熱處理中，無法避免氧混入至矽化物或閘極金屬，因此也存在著無法避免接觸矽化物或閘極金屬之電阻增加的問題。
【專利文獻1】國際專利申請案公開號WO2008/007748
因此，本發明提供實用的接觸部形成方法。
又，本發明提供半導體裝置，防止氧混入至接觸矽化物或閘電極金屬。
依本發明之第1態樣，提供接觸部形成方法，在半導體裝置之既定區形成由金屬半導體化合物所形成的接觸部，其特徵係包含：第1步驟，在該既定區設置第1金屬之層，該第1金屬於該既定區為n型半導體區時，具有絕對值小於該半導體之傳導帶底部的能量之絕對值加上0.3eV之值的功函數，於該既定區為p型半導體區時，具有絕對值大於該半導體之價電子帶的頂部能量之絕對值減掉0.3eV之值的功函數；第2步驟，在該第1金屬之層上設置用以防止該第1金屬氧化的第2金屬之層；及第3步驟，以熱處理僅使該第1金屬與該半導體進行化合物化。在此，半導體可舉例如Si、Ge、SiGe、SiC等。
依本發明之第2態樣，提供半導體裝置之製造方法，其特徵係包含：第1步驟，在預定成為半導體裝置之p型或n型接觸區的矽部分設置第1金屬之層，該第1金屬於該接觸區為n型時，具有絕對值小於矽傳導帶底部的能量之絕對值加上0.3eV之值的功函數，於該接觸區為p型時，具有絕對值大於矽價電子帶的頂部能量之絕對值減掉0.3eV之值的功函數；第2步驟，在該第1金屬之層上設置用以防止該第1金屬氧化的第2金屬之層；及第3步驟，僅使該第1金屬與該矽部分反應，形成該第1金屬之矽化物。
依本發明之第3態樣，提供半導體裝置，其特徵為：在半導體裝置之p型或n型接觸區，即矽部分之表面設有第1金屬之矽化物層，該第1金屬於該接觸區為n型時，具有絕對值小於矽傳導帶底部的能量之絕對值加上0.3eV之值的功函數，於該接觸區為p型時，具有絕對值大於矽價電子帶的頂部能量之絕對值減掉0.3eV之值的功函數；且該矽化物層之氧混入量在1質量%以下。
依本發明，可形成接觸部之電阻率小的實用的接觸部。又依本發明，於進行矽化時，可防止氧混入。
 (實施發明之最佳形態)
說明本發明之實施例以前，首先參照圖1及圖2，說明依本發明之接觸部構造及構成該接觸部構造之接觸金屬的特性等。
首先，如圖1(A)所示，在矽基板100之一表面上形成絕緣膜101。又，在矽基板100之背面形成由鋁等形成的半導體側電極120。就矽基板100而言，分別準備p型及n型而使用。矽基板100之不純物濃度均設為1×1015 cm-3 之低濃度。實際元件之接觸區的不純物為更高濃度，但在此為進行接觸金屬矽化物之功函數測定，故採用此種低濃度。
其次，在矽基板100之表面所形成的絕緣膜101設置開口部102。其結果，矽基板100選擇性地露出於開口部102。該露出部分(接觸區)之面積為1×10-3 cm2 。矽基板100之露出步驟及清洗步驟係在高潔淨的氮氣環境氣氛中進行，並將矽基板100在未暴露於大氣的狀態下輸送至金屬形成裝置(未圖示)。如上述，由於在高潔淨的氮氣環境氣氛中之末暴露於大氣的狀態下進行輸送，因此可抑制在低功函數金屬成膜之前，自然氧化膜在矽基板100之表面成長。
接著，於金屬形成裝置在該矽基板100上形成低功函數金屬層10。為極力抑制不純物混入，金屬形成之方法較佳為濺鍍法。形成低功函數金屬層10的金屬材料選自於與矽基板100形成金屬矽化物，並對於該矽基板100具有特定之功函數的金屬材料。
在此，參照圖16及17，分成圖1(A)所示矽基板100為n型矽的情形及p型矽的情形，說明應選擇的金屬材料。圖16顯示n型矽的能帶構造，如圖16所示，n型矽具有5.17eV之價電子帶的頂部能階(Ev)、4.05eV之傳導帶底部的能階(Ec)、及4.61eV的本質能階(Ei)，且價電子帶的頂部與傳導帶底部之間的能隙(EG)為1.12eV。又，n型矽之功函數因費米能階與真空能階(Es)之間的能量差而產生，且n型矽之費米能階(EF )與傳導帶底部的能階(Ec)相等，為4.05eV左右。本發明所使用的金屬材料選擇具有絕對值小於傳導帶底部的能量(Ec)之絕對值(4.05eV)加上0.3eV之值(即4.35eV)的功函數的金屬材料。亦即，選擇在圖16之斜線所示區域具有功函數的金屬材料，例如，鉺(Er:功函數為3.2eV)、鈥(Ho:功函數為3.1eV)、釤(Sm:功函數為2.7eV)、鐿(Yb:功函數為2.6eV)等之稀土類金屬。
另一方面，圖17顯示p型矽的能帶構造。p型矽與n型矽同樣地，具有5.17eV之價電子帶的頂部能階(Ev)、4.05eV之傳導帶底部的能階(Ec)、及4.61eV的本質能階(Ei)，且價電子帶的頂部與傳導帶底部之間的能隙(EG)為1.12eV。但是，p型矽之功函數因費米能階與真空能階(Es)之間的能量差而產生，且p型矽之實米能階(EF )與價電子帶的頂部能階(Ev)相等，為5.17eV左右。本發明中使用於與p型矽形成接觸部的金屬材料，選自於具有絕對值大於矽價電子帶的頂部能量之絕對值(5.17eV)減掉0.3eV之值(即4.87eV)的功函數的金屬材料。亦即，選擇在圖17之斜線所示區域具有功函數的材料，例如，鈀(Pd:功函數4.9eV)、銥(Ir:5.35eV)、白金(Pt:5.65eV)。
又，為降低矽基板100之矽消耗量，濺鍍靶材也可使用稀土類金屬的矽化物，該稀土類金屬於矽基板100為n型時，具有絕對值小於矽傳導帶底部的能量之絕對值加上0.3eV之值的功函數，而該矽基板為p型時，具有絕對值大於矽價電子帶的頂部能量之絕對值減掉0.3eV之值的功函數。
回到圖1(A)，為使該形成有低功函數金屬層10的矽基板100不暴露於大氣，在減壓化的氮、氬等惰性氣體環境氣氛中將該矽基板100輸送至第2金屬成膜腔室，將抗氧化金屬層12成膜。抗氧化金屬層12較佳係使用鎢(W)，但可為其他單體金屬，也可使用金屬氮化物等之化合物。無論採用何者，必須為耐矽化之高溫的材料。
接著，以600℃進行熱處理，如圖1(B)所示，使低功函數金屬層10與該矽基板100產生固態反應，形成矽化物層11。未矽化之絕緣膜101上的低功函數金屬層10仍未產生反應，而殘留於絕緣膜101上。
為形成矽化物層11的熱處理也可於包含該低功函數金屬層10之成膜裝置及抗氧化金屬層12之成膜裝置的叢集化熱處理裝置中進行。然而，實際上由於該抗氧化金屬層12的效果，而即使在大氣中輸送，也可防止下部之低功函數金屬層10氧化，因此也可自該成膜裝置送出，而在另外的熱處理裝置處理。熱處理時之環境氣氛較佳為高潔淨的氮、氬等之惰性氣體環境氣氛。
形成矽化物層11後，去除既定圖案之外的抗氧化金屬層12及絕緣膜101上之未反應的低功函數金屬層。其後，亦可以稀釋氫氣環境氣體進行燒結。
若矽基板的接觸區為高濃度n型區，圖1所示之構造即可使用作接觸構造，但此時由於低功函數金屬層10上堆疊有抗氧化金屬層12，因此抗氧化金屬層12可直接使用作半導體裝置的上部電極。亦即，圖示之抗氧化金屬層12也可兼作為上部電極而使用。
參照圖2，顯示圖1所示構造(亦可稱肖特基二極體)的溫度特性。圖2中，鈥(Ho)或鉺(Er)與矽形成矽化物層11(即HoSiO2 、ErSiO2 )時的溫度特性分別顯示於圖2(A)及圖2(B)。又此例中，抗氧化金屬層12使用鎢層，p型矽基板及n型矽基板使用具有1×1015 cm-3 之不純物濃度者。
根據圖2(A)及圖2(B)分別所示對於p型矽基板及n型矽基板之各個特性的傾斜度可知，鈥(Ho)矽化物對於電子具有0.301eV之較低的障壁高度(阻障高度)，鉺(Er)矽化物對於電子具有0.311eV之同樣較低的障壁高度(阻障高度)。又，鈥(Ho)係障壁高度比鉺(Er)更低。
如上述，由於鈥(Ho)矽化物及鉺(Er)矽化物對於n型矽具有較低的障壁高度，因此對n型高濃度區之接觸電阻可為1×10-9 Ωcm2 以下之極小者。
在此，先說明所形成抗氧化金屬層12之鎢(W)層的效果。
參照圖3(A)及3(B)，分別顯示矽基板上沉積有鉺(Er)層及鎢(W)層之狀態的剖面SEM(掃描式電子顯微鏡)影像，及形成W層 後已作退火處理時的剖面SEM影像。又，圖3(A)之狀態下，鉺層及鎢層分別具有100nm之膜厚。
比較圖3(A)及3(B)亦顯然可知，矽基板與鉺(Er)層之間產生矽化反應，結果鉺的膜厚變厚，而形成鉺金屬矽化物(ErSi2 )。另一方面，鎢(W)層的膜厚完全無變化。此顯示鎢層具備底層之鉺層的抗氧化功能。
同樣地，參照圖4(A)及4(B)，分別顯示矽基板上沉積有鈥(Ho)層及鎢(W)層之狀態的剖面，及形成W層後已作退火處理時的剖面。又，圖4(A)之狀態下，鈥層及鎢層分別具有100nm之膜厚。
比較圖4(A)及4(B)亦顯然可知，矽與鈥之間產生矽化反應，形成鈥金屬矽化物。另一方面，鎢層的膜厚完全無變化。因此，鎢層具備防止鈥層氧化的抗氧化功能。
亦即可知，鎢層作為防止由稀土類金屬所形成低功函數金屬層氧化的抗氧化層，係有其效益。
接著，參照圖5，顯示為使鎢層之作為抗氧化層的功能更明確，以XPS(X射線光電子能譜術)所進行分析的結果。圖示之例中，如圖5之右端所示，顯示在矽基板(Si sub)形成有50nm之鈥金屬矽化物層(HoSi2 )及50nm之鎢層(W)時的分析結果。此例係將鈥層及鎢層堆疊後，已以500℃退火處理10分鐘時之深度方向的分析結果。
圖5顯示鎢(W)、鈥(H)、矽(Si)及氧(O)的分析結果，且鎢僅於鎢層檢測出，並且氧僅於最表面檢測出。此顯示出：鎢僅於最表面氧化，且未擴散到下層之鈥層。
另一方面可知，矽基板與鈥層之間，矽也擴散到鈥層，而形成鈥金屬矽化物。因此可知，鎢層於已防止基底層之鈥層氧化的狀態下，實現鈥金屬矽化。分析之結果，由鈥金屬矽化物所形成矽化物層的氧混入量在1質量%以下。
參照圖6(A)及6(B)，顯示肖特基障壁高度(SBH)與退火溫度的關係，且圖6(A)顯示p型矽基板的鉺(Er)及鈥(Ho)對於電洞之SBH，另一方面，圖6(B)顯示n型矽基板的鉺(Er)及鈥(Ho)對於電子之SBH。
圖6(A)、6(B)中，圓形點為鈥之特性，方形點為鉺之特性，可知兩者均顯示大致相同的特性。如圖6(A)所示，對於電洞之SBH於100℃為0.675eV左右，且隨著退火溫度之上升，上升到600℃時，更達到0.75eV。而且可知，當超過650℃，而成為700℃時，鉺係SBH降低至0.60eV。此推測為由於鉺已與鎢產生反應。又，當退火溫度變高時，鈥之SBH稍微變高。
另一方面，如圖6(B)所示可知，鉺及鈥係對於電子之SBH均隨著退火溫度之上升而下降，且鉺及鈥均顯示大致相同的特性。鉺於100℃左右之退火溫度下形成0.425eV之SBH，於600℃之退火溫度下形成0.30eV之SBH。又可知，於500℃～650℃之退火溫度下，鈥之對於電子的SBH比鉺之對於電子的SBH低。又，若為鉺的情形，當以700℃作退火處理時，鉺將與鎢產生反應，而SBH上升到0.425eV。
參照圖7，說明依本發明之第1實施例的半導體裝置。在此，依本發明之半導體裝置以反轉型n通道場效電晶體(MOSFET)為例，進行說明。第1實施例之特徵為：製造具有多層配線構造之複雜的積體電路時，適用本發明以在n型矽區形成低電阻接觸部。
如圖7(A)所示，依本發明之第1實施例的n型通道場效電晶體形成於矽基板20之由元件分離區22所分離的元件區內。矽基板20使用例如p型矽基板。圖示之例中，元件區內形成有p+型井區24，且p+型井區24內設有二氧化矽膜等所形成的閘絕緣膜26，及多晶矽等所形成的閘電極28。又雖未圖示，用以成為源極‧汲極之區域則形成有較淺的注入區。
其後，為確保與閘電極28的絕緣性，在閘絕緣膜26及閘電極28上形成由二氧化矽膜或氮化矽膜所構成的側壁30。接著，在全表面形成由硼磷矽玻璃(BPSG,Boro-Phospho Silicate Glass)所構成的層間絕緣膜31後，選擇性地進行蝕刻，使源極‧汲極區32形成開口，並露出。
然後，進行n型不純物(在此為三氧化二砷As)之離子注入，形成源極‧汲極區32。接著，以熱處理進行所注入不純物的活化，但此步驟也可在以下所說明的金屬形成之後進行。活化之結果，源極‧汲極區32之不純物濃度成為2×1020 cm-3 。
依本發明之第1實施例中，與圖1所說明的情形同樣地，使上述離子注入後之源極‧汲極區32的矽表面露出於高潔淨的氮氣環境氣氛中。
於金屬形成裝置內，在所露出之源極‧汲極區32的表面形成低功函數金屬層34。此時，為極力抑制不純物混入，金屬形成之方法較佳為濺鍍法。在此，利用Ar環境氣體之濺鍍，將鈥(Ho)成膜10nm。又，濺鍍之環境氣體也可為Xe，亦可為Er以取代Ho。低功函數金屬層34的材料如前所述，較佳為鈥(Ho)或鉺(Er)，但也可使用釤(Sm)、鐿(Yb)等之其他稀土類金屬。
又，為降低矽基板20之矽消耗量，濺鍍靶材也可使用稀土類金屬的矽化物。
也就是說，低功函數金屬層34若由金屬材料形成即可，該金屬材料與源極‧汲極區32形成金屬矽化物，並且於源極‧汲極區32為n型時，具有絕對值小於矽傳導帶底部的能量之絕對值加上0.3eV之值的功函數。
形成低功函數金屬層34後，為使矽基板20不暴露於大氣，在減壓化的氮、氬等惰性氣體環境氣氛中將矽基板20輸送至第2金屬成膜腔室，在露出的表面整體將抗氧化金屬層36成膜。在此，抗氧化金屬層36使用鎢(W)，於濺鍍腔室在Ar環境氣氛中將W濺鍍形成300nm。
其後，利用與圖1所說明情形相同的方法，以600℃將低功函數金屬層34及抗氧化金屬層36熱處理(退火處理)，藉此如圖7(B)所示，形成鈥金屬矽化物等之矽化物層34a。退火處理若於Ar或N2 環境氣氛中以300～700℃進行2分鐘～60分鐘即可。無論是Ho或Er，最佳值均為600℃、10分鐘左右。如此一來，Ho或Er之厚度整體成為矽化物，且障壁高度也變得最小。若是700℃以上，則與W產生反應，而障壁高度遽增。
此時，由於使抗氧化金屬層36之厚度如上述地比低功函數金屬層34厚，變得可減少矽化物層34a之表面粗度，可防止pn型淺接合受破壞。亦即可知，若無W，退火處理時Ho(或Er)移動，而與矽之界面產生缺陷(矽化物之表面產生明顯的凹凸)；但是若存在W，可抑制該移動，而不會產生缺陷。W之厚度若為100nm以上，即有此種效果。W之必要厚度也依Ho(或Er)之厚度而變化，但總言之，若以矽化物層34a之表面成為既定平坦度的方式選擇抗氧化金屬層36之厚度即可。
圖7(B)中，形成矽化物層34a後，以化學藥液處理或電漿蝕刻選擇性地去除抗氧化金屬層36。圖7(B)所示之例中，僅在矽化物層34a上殘留有抗氧化金屬層36，其他區域的抗氧化金屬層36則被去除。
再來，去除抗氧化金屬層36之表面氧化膜，並以CVD(化學氣相沉積)法在全表面形成層間絕緣膜40。此時之層間絕緣膜40可以各種材料形成。之後，接觸部開口，及以Cu或Al等進行之配線形成可以與通常進行之製造方法相同的方法進行。此時，也可將抗氧化層36包含矽化物層34a上而全部去除，直接或經由阻障導電層在矽化物層形成配線。又，也可進而在矽化物層上形成多層配線層，係屬當然。
無論任何情形下，對於形成源極‧汲極區32的n型矽，均可得到10-9 Ωcm2 以下的低電阻接觸部。
第1實施例已對反轉型n型通道場效電晶體作說明，但本發明也可同樣適用於反轉型p型通道場效電晶體。
如前所述，在高濃度之n型矽區形成接觸部時，比起在p型矽區形成接觸部的情形，可形成低電阻的接觸部。亦即，圖7所示之實施例可得到大幅降低矽層之串聯電阻的場效電晶體。此時，也可降低側壁30正下方之矽高濃度層的串聯電阻。
參照圖8，說明依本發明之第2實施例的半導體裝置。圖8所示之半導體裝置為所謂基板電流控制型之累積型(Accumulation)n型通道電晶體。
圖示之基板電流控制型之累積型n型通道電晶體在p型矽所形成的支持基板50上形成有厚度100nm左右之嵌入氧化膜52所分離的n型半導體層54。在此，半導體層54形成通道區，圖示之通道區的表面形成(100)面方位，且半導體層54具有50nm之膜厚。n型半導體層54所形成之通道區的兩側具備源極‧汲極區56，該源極‧汲極區56與該通道區為相同導電型，且由不純物原子濃度高於通道區之n+型半導體所形成。
半導體層54所形成之通道區上，設有電氣等價膜厚(EOT)為7.5nm之氧化膜所形成的閘絕緣膜58，且該閘絕緣膜58上設有p+型多晶矽的閘電極60。圖示之n型通道電晶體的閘長為0.6μm，閘幅為20.0μm。
在此，通道區之平均的不純物原子濃度為2×1017 cm-3 ，且與該通道區接觸之源極‧汲極區56由具有2×1020 cm-3 之不純物濃度的n型半導體所形成。
源極‧汲極電極S、D與圖7所示之第1實施例同樣地具備矽化物層，該矽化物層係藉由在已堆疊低功函數金屬層62及抗氧化金屬層64的狀態下施加熱處理，而使低功函數金屬層62矽化所形成。
在此，低功函數金屬層62之材料較佳為鈥或鉺，但也可為具有小於形成源極‧汲極區56的n+型矽之傳導帶底部的能量之絕對值加上0.3eV之值的功函數的金屬材料，例如釤、鐿等之其他稀土類金屬。
依本發明之第2實施例，將與半導體之接觸電阻抑制於1×10─9 Ωcm2 以下，且與源極‧汲極區之半導體部分的串聯電阻加起來，也可使電晶體的串聯電阻成為1.0Ωμm。
以上已僅說明將本發明適用於累積型n型通道電晶體的情形，但本發明也可同樣適用於累積型p型通道電晶體。
如前所述，本發明之第2實施例於令絕緣矽(SOI，Silicon-on-Insulator)基板上所形成的電晶體以反轉模式或累積模式之任一種模式動作時均可適用。但是，為進行高速動作，較佳係以累積模式令其動作。
參照圖9，說明依本發明之第3實施例的半導體裝置。圖示之半導體裝置係使用以淺溝槽隔離(STI，Shallow Trench Isolation)進行之元件分離、雙層配線及化學機械研磨(CMP，Chemical Mechanical Polishing)的CMOS(互補式金氧半導體)。
使用圖10及圖11，說明用以得到圖9所示構造的製程。首先，參照圖10，形成STI構造所形成的元件分離區71，並形成n型井72、p型井73後，再進行活化。然後，形成2nm之二氧化矽膜以作為閘絕緣膜74。閘絕緣膜74上，以多晶矽形成有閘電極75。
其次，為了對於n型井72形成p+型區76，對於p型井73形成n+型區77，而分別對n型井72注入6×1015 cm2 之硼離子，對p型井73注入6×1015 cm2 之磷離子，藉此形成20nm之高濃度區76(p+型區)、77(n+型區)。
圖10顯示n型井72、p型井分別形成有p+型區76、n+型區77以作為高濃度區的狀態。
此狀態下，為使高濃度區76、77活化，也可進行熱處理。但是此例中，於此狀態下並不進行熱處理，而以CVD(Chemical Vapor Deposition)沉積氧化膜，並進行蝕刻，藉此形成如圖11所示的側壁78。形成側壁78後，將低功函數金屬(對於n型井上之p型通道電晶體為鈀，對於p型井上之n型通道電晶體為鈥)成膜20nm，形成低功函數金屬層，以作為對高濃度區76、77及閘電極75的接觸用金屬。
本發明之第3實施例中，於已形成低功函數金屬層的狀態下，進一步形成鎢層以作為抗氧化金屬層。接著，於堆疊有低功函數金屬層及抗氧化金屬層的狀態下，在氮氣環境氣氛中以550℃進行1小時之熱處理，不僅實現矽化(形成接觸用矽化物層79)，也同時實現先前未進行之高濃度層76、77的活化。由於以低溫進行熱處理，故高濃度區之擴散可獲得抑制。此時，鈀及鈥僅將底層之高濃度層矽76、77消耗13.6nm，並進行矽化。接著，將抗氧化金屬層全部去除。此狀態之示意圖顯示於圖11。然後，去除未反應金屬部分80，形成層間絕緣膜81、82，並形成接觸洞，以鋁形成電極83及配線84，而完成圖9所示構造的CMOS。
如上述，進行高濃度層形成用之離子注入後，不進行不純物活化之熱處理，而形成金屬，然後因著進行熱處理，使不純物活化所形成的高濃度矽層、與金屬矽化物同時形成，藉此可實現具有0.3eV以下之功函數差，且具備8.0×10─10 Ωcm2 之接觸電阻率的電晶體。
參照圖12，顯示依本發明之第4實施例的半導體裝置。圖示之半導體裝置為n通道反轉型場效電晶體，且與圖7同樣地，p型井區24內形成有n+型源極‧汲極區32，並於源極‧汲極區32上形成有鈥所形成的低功函數金屬層，及鎢所形成的抗氧化金屬層36。在此，低功函數金屬層於形成有抗氧化金屬層36之狀態下以600℃左右的溫度作退火處理，在與源極‧汲極區32之間形成由矽化物層34a(鈥金屬矽化物(HoSi2 )層)所形成的接觸區。如此所形成之矽化物層34a的氧混入量為1質量%以下。
圖示之半導體裝置的特徵為：形成於閘絕緣膜26上的閘電極28由鋯(Er)層28a及鎢(W)層28b所形成。如此藉由以金屬構成閘電極，比起以n+型多晶矽形成該電晶體之閘電極的情形，可使電阻變小。又，形成鋯層28a的Zr具有與n+型多晶矽相同的功函數。而且，圖示之閘電極28由於以具備抗氧化功能的鎢層28b(較佳係與源極‧汲極區上之鎢層36同時形成)被覆鋯層28a，因此可防止鋯層28a在退火處理時氧化。
而且，以n+型多晶矽形成閘電極時，通道區表面所形成之空乏層變厚，結果產生與閘絕緣膜變厚時相同的弊病；但以如鋯層28a之金屬層形成閘電極28時，有可使通道區表面之空乏層變薄的效果。
參照圖13，顯示依本發明之第5實施例的半導體裝置，在此顯示p通道反轉型場效電晶體。圖示之例中，n型井區24a內形成有p+型源極‧汲極區32a，且設於各源極‧汲極區32a的接觸區由鈀金屬矽化物(Pd2 Si)層34b及鎢層36所構成。形成鈀金屬矽化物(Pd2 Si)層34b的鈀由於係具有絕對值大於形成p+型源極‧汲極區32a之p型半導體價電子帶的頂部能量之絕對值減掉0.3eV之值的功函數的金屬，因此可形成低電阻之接觸區。又，鈀金屬矽化物層34b因著由具有作為抗氧化金屬層之功能的鎢層36所覆蓋，故氧混入量在1質量%以下。
而且，圖示之p型通道電晶體的閘電極28係在閘絕緣膜26上設有鈀層28c及鎢層28d，且閘絕緣膜26及閘電極28之側面由側壁30所覆蓋。如上述，作為閘電極28，藉由設置具有與p+型多晶矽相同之功函數，且更低電阻之金屬即鈀層28c，比起以p+型多晶矽形成閘電極的情形，可降低電阻，且可使空乏層之厚度變薄。
參照圖14，顯示依本發明之第6實施例的半導體裝置，在此顯示n通道累積型場效電晶體。圖示之電晶體包含由p型矽等之支持基板50上形成之嵌入氧化膜(SiO2 )52所分離的n型半導體層(具體而言為n型矽層)54。該半導體層54形成通道區。形成通道區之半導體層54的兩側設有源極‧汲極區56，該源極‧汲極區56由與通道區同一導電型，且具有高於通道區之不純物原子濃度的n+型半導體所形成。
源極‧汲極區56之表面設有接觸區，圖示之例中，接觸區由鈥金屬矽化物層62及鎢層64所構成。該構成係藉由在以抗氧化金屬層即鎢層覆蓋低功函數金屬層即鈥層的狀態下作退火處理所得到，此與其他實施例相同。
圖示之例中，在形成通道區之n型半導體層54上設有閘絕緣膜58及閘電極60，且閘電極60由鈀層60a及鎢層60b所形成。
圖14所示之閘電極60由於具有與p+型矽相同的功函數，且包含電阻比p+型矽低之金屬即鈀層60a，因此可使通道區表面之空乏層變薄，而實現常閉式。又，由於鈀層60a由抗氧化金屬層即鎢層60b所覆蓋，因此可防止鈀層60a氧化。
參照圖15，顯示依本發明之第7實施例的半導體裝置，圖示之例為p通道累積型場效電晶體。由圖亦可知，支持基板50即矽 基板上設有嵌入氧化膜(SiO2 )52。又，該嵌入氧化膜52上設有p型半導體層54a，且p型半導體層54a的兩側設有p+型源極‧汲極區56a。
此例之接觸區由鈀金屬矽化物(Pd2 Si)層62a及鎢層64所形成。圖示之接觸區也如前述，係藉由在以鎢層覆蓋低功函數金屬層即鈀層的狀態下作退火處理所得到。藉著此種構成，可使接觸區之電阻顯著降低，此與其他實施例相同。
而且，在接觸區上形成閘絕緣膜58，並在該閘絕緣膜58上設有由鋯層60c及鎢層60d所構成的閘電極60。
同樣藉著此種構成，可使閘電極60之電阻比起使用多晶矽時降低，且與圖14同樣地，可使通道區之空乏層的厚度變薄。
圖12及14所示n型通道電晶體的情形，為與n+型半導體形成接觸區，低功函數金屬層使用鈥(Ho)；另一方面，圖13及15所示p型通道電晶體的情形，為形成與p+型半導體之接觸區，使用鈀(Pd)。如此考慮與n+型半導體及p+型半導體的功函數差，可選擇形成接觸區之矽化物層的低功函數金屬層的金屬。
又，就閘電極而言，圖12及15中使用鋯，另一方面，圖13及14中使用鈀。如此，閘電極同樣依與形成通道區的半導體之間的功函數差，可選擇構成閘電極的金屬。
【產業上利用性】
本發明由於在以抗氧化金屬層覆蓋低功函數金屬層的狀態下作退火處理，而可形成電阻極低的矽化物層，因此可構成高性能的半導體裝置。又，本發明不僅適用於MOSFET，也可適用於具有接觸區的其他各種半導體裝置。
10、34、62．．．低功函數金屬層
11、34a、34b、62a、79．．．矽化物層
12、64．．．抗氧化金屬層
20、100．．．矽基板
22、71．．．元件分離區
24、24a．．．井
26、58、74．．．閘絕緣膜
28、60、75、G．．．閘電極
28a、60c．．．鋯層
28b、28d、60b、60d．．．鎢層
28c、60a．．．鈀層
30、78．．．側壁
31、40、81、82．．．層間絕緣膜
32、32a、56、56a．．．源極‧汲極區
36．．．抗氧化金屬層(抗氧化層)(鎢層)
50．．．支持基板(矽基板)
52．．．嵌入氧化膜(嵌入絕緣層)
54、54a．．．半導體層
72．．．n型井
73．．．p型井
76．．．高濃度區(高濃度層矽)(p+型區)
77．．．高濃度區(高濃度層矽)(n+型區)
80．．．未反應金屬部分
83．．．電極
84．．．配線
101．．．絕緣膜
102．．．開口部
120．．．半導體側電極
D．．．汲極電極
S．．．源極電極
圖1(A)、(B)係說明本發明之說明用的構造及製程的概略構成圖。
圖2(A)、(B)係顯示圖1所示接觸部分使用鈥及鉺時的特性。
圖3(A)、(B)係分別顯示矽基板上所形成鉺層及鎢層的疊層體於退火前後的狀態。
圖4(A)、(B)係分別顯示矽基板上所形成鈥層及鎢層的疊層體於退火前後的狀態。
圖5係顯示已使圖4所示鈥層矽化時之深度方向分析結果的XPS影像。
圖6(A)、(B)係顯示使用p型及n型矽基板時的鈥金屬矽化物及鉺金屬矽化物之肖特基障壁高度(SBH)的溫度相依特性。
圖7(A)、(B)係說明依本發明之第1實施例的半導體裝置之構造及製程的概略圖。
圖8係說明依本發明之第2實施例的半導體裝置之構造的概略構成圖。
圖9係說明依本發明之第3實施例的半導體裝置之構造的概略構成圖。
圖10係說明圖9所示半導體裝置的製程。
圖11係說明圖10所示步驟之後進行的步驟。
圖12係說明依本發明之第4實施例的半導體裝置的概略構成圖。
圖13係說明依本發明之第5實施例的半導體裝置的概略構成圖。
圖14係說明依本發明之第6實施例的半導體裝置的概略構成圖。
圖15係說明依本發明之第7實施例的半導體裝置的概略構成圖。
圖16係說明適合與n型矽區形成接觸區的金屬材料之功函數。
圖17係說明適合與p型矽區形成接觸區的金屬材料之功函數。
10．．．低功函數金屬層
11．．．矽化物層
12．．．抗氧化金屬層
100．．．矽基板
101．．．絕緣膜
120．．．半導體側電極

Claims (49)

  1. 一種接觸部形成方法，在半導體裝置之既定區形成由金屬半導體化合物所形成的接觸部，其特徵在於：包含：選擇步驟，依據該既定區之半導體類型來選擇第1金屬；第1步驟，在該既定區設置第1金屬之層；第2步驟，在該第1金屬之層上設置用以防止該第1金屬氧化的第2金屬之層；及第3步驟，在該第2金屬層覆蓋該第1金屬層的狀態下，以熱處理僅使該第1金屬與半導體進行化合物化，藉以形成具有在1×10-9 Ωcm2 以下的接觸電阻之該由金屬半導體化合物所形成的接觸部；且該第1金屬係選用如下之金屬：於該既定區為n型半導體區時，具有絕對值小於該半導體之傳導帶底部的能階之絕對值加上0.3eV之值的功函數，於該既定區為p型半導體區時，具有絕對值大於該半導體之價電子帶的頂部能階之絕對值減掉0.3eV之值的功函數；且該第2金屬係鎢，該第2金屬層具有在50nm~300nm之間的厚度。
  2. 一種半導體裝置之製造方法，其特徵在於：包含：第1步驟，在預定成為半導體裝置之p型或n型接觸區的矽部分設置第1金屬之層；第2步驟，在該第1金屬之層上設置用以防止該第1金屬氧化的第2金屬之層；及第3步驟，在該第2金屬層覆蓋該第1金屬層的狀態下，僅使該第1金屬與該矽部分反應，形成具有在1×10-9 Ωcm2 以下的接觸電阻之該第1金屬與矽之矽化物；且該第1金屬係選用如下之金屬：於該接觸區為n型時，具有絕對值小於矽傳導帶底部的能階 之絕對值加上0.3eV之值的功函數；於該接觸區為p型時，具有絕對值大於矽價電子帶的頂部能階之絕對值減掉0.3eV之值的功函數；且該第2金屬係鎢，該第2金屬層具有在50nm~300nm之間的厚度。
  3. 如申請專利範圍第2項之半導體裝置之製造方法，其中，更包含連接於該第2金屬之層而設置導電材料層的步驟。
  4. 如申請專利範圍第2項之半導體裝置之製造方法，其中，更包含於該第1金屬之矽化物的形成步驟之後，去除該第2金屬之層的至少一部分的步驟。
  5. 如申請專利範圍第4項之半導體裝置之製造方法，其中，更包含於該去除步驟之後，連接於該第1金屬之矽化物層而設置導電材料層的步驟。
  6. 如申請專利範圍第2至5項中任一項之半導體裝置之製造方法，其中，該接觸區為場效電晶體的源極或汲極區。
  7. 如申請專利範圍第2至5項中任一項之半導體裝置之製造方法，其中，該第1金屬為稀土類金屬。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中，該接觸區為n型區，該第1金屬為鈥或鉺。
  9. 如申請專利範圍第2至5項中任一項之半導體裝置之製造方法，其中，該接觸區為p型區，該第1金屬為鈀。
  10. 如申請專利範圍第2至5項中任一項之半導體裝置之製造方法，其中，以使該矽化物與該矽部分之界面成為既定粗度的方式，選擇該第2金屬之厚度。
  11. 如申請專利範圍第2至5項中任一項之半導體裝置之製造方法，其中，該第2金屬為鎢。
  12. 如申請專利範圍第2至5項中任一項之半導體裝置之製造方法，其中，更包含對成為該接觸區的矽部分之表面作清洗處理的步驟，並在第1金屬成膜裝置設置該第1金屬之層，在第2金屬成膜裝置設置該第2金屬之層； 且係未暴露於大氣而進行下列步驟：第1輸送步驟，於該清洗步驟使成為該接觸區的矽部分之表面潔淨化之後，送入至該第1金屬成膜裝置；及第2輸送步驟，在該第1金屬成膜裝置設置該第1金屬之層後，送入至該第2金屬成膜裝置。
  13. 如申請專利範圍第12項之半導體裝置之製造方法，其中，於氮氣或惰性氣體環境氣氛中進行下列步驟：第1輸送步驟，於該清洗步驟使成為該接觸區的矽部分之表面潔淨化之後，送入至該第1金屬成膜裝置；及第2輸送步驟，在該第1金屬成膜裝置設置該第1金屬之層後，送入至該第2金屬成膜裝置。
  14. 一種半導體裝置，其特徵在於：在半導體裝置之p型或n型接觸區亦即矽部分之表面設有第1金屬之矽化物層，該第1金屬於該接觸區為n型時，具有絕對值小於矽傳導帶底部的能階之絕對值加上0.3eV之值的功函數，而於該接觸區為p型時，具有絕對值大於矽價電子帶的頂部能階之絕對值減掉0.3eV之值的功函數；該矽化物層上設有用以防止該第1金屬氧化的第2金屬之層；該矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該第2金屬係鎢，該第2金屬層具有在50nm~300nm之間的厚度。
  15. 如申請專利範圍第14項之半導體裝置，其中，連接於該第2金屬之層而設有導電材料層。
  16. 如申請專利範圍第14或15項之半導體裝置，其中，該矽化物層之氧混入量在1質量%以下。
  17. 一種半導體裝置，其特徵在於：在半導體裝置之p型或n型接觸區亦即矽部分之表面設有第1金屬之矽化物層，該第1金屬於該接觸區為n型時，具有絕對值小於矽傳導帶底部的能階之絕對值加上0.3eV之值的功函數，於該接觸區為p型時，具有絕對值大於矽價電子帶的頂部能階之絕 對值減掉0.3eV之值的功函數；該矽化物層之氧混入量在1質量%以下；且該矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻。
  18. 如申請專利範圍第17項之半導體裝置，其中，連接於該矽化物層設有導電材料層。
  19. 如申請專利範圍第14、15、17、18項中任一項之半導體裝置，其中，該接觸區為場效電晶體的源極或汲極區的其中之一或兩者。
  20. 如申請專利範圍第19項之半導體裝置，其中，該場效電晶體之閘電極包含第3金屬之層，及由該第3金屬之層上之該第2金屬構成的層。
  21. 如申請專利範圍第14、15、17、18項中任一項之半導體裝置，其中，該第1金屬為稀土類金屬。
  22. 如申請專利範圍第14、15、17、18項中任一項之半導體裝置，其中，該接觸區為n型區，該第1金屬為鈥。
  23. 如申請專利範圍第14、15、17、18項中任一項之半導體裝置，其中，該接觸區為n型區，該第1金屬為鉺。
  24. 如申請專利範圍第14、15、17、18項中任一項之半導體裝置，其中，該接觸區為p型區，該第1金屬為鈀。
  25. 如申請專利範圍第19項之半導體裝置，其中，該場效電晶體為反轉型n通道電晶體。
  26. 如申請專利範圍第19項之半導體裝置，其中，該場效電晶體為累積型n通道電晶體。
  27. 如申請專利範圍第19項之半導體裝置，其中，該場效電晶體為反轉型p通道電晶體。
  28. 如申請專利範圍第19項之半導體裝置，其中，該場效電晶體為累積型p通道電晶體。
  29. 如申請專利範圍第14、15、17、18項中任一項之半導體裝置，其中，以使該矽化物與該矽部分之界面成為既定粗度的方式，選擇該第2金屬之厚度。
  30. 如申請專利範圍第14、15、17、18項中任一項之半導體裝置， 其中，該第2金屬為鎢。
  31. 如申請專利範圍第20項之半導體裝置，其中，該第3金屬為鋯。
  32. 如申請專利範圍第20項之半導體裝置，其中，該第3金屬為鈀。
  33. 一種n型MOS電晶體，其特徵在於：在n型矽區分別設有各包含鈥金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；該鈥金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該鎢層具有的厚度使得該鈥金屬矽化物層具有既定之平坦度。
  34. 一種p型MOS電晶體，其特徵在於：在p型矽區分別設有各包含鈀金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；該鈀金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該鎢層具有的厚度使得該鈀金屬矽化物層具有既定之平坦度。
  35. 一種CMOS半導體裝置，其特徵係包含：n型MOS電晶體，在n型矽區分別設有各包含鈥金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；及p型MOS電晶體，在p型矽區分別設有各包含鈀金屬矽化物層的源極電極與汲極電極；且該鈥金屬矽化物層與該鈀金屬矽化物層均具有在1×10-9 Ωcm2 以下的接觸電阻。
  36. 一種CMOS半導體裝置，其特徵係包含：申請專利範圍第33項所載之n型MOS電晶體；及p型MOS電晶體，在p型矽區分別設有各包含鈀金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；且該鈀金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻。
  37. 一種反轉型n型MOS電晶體，其特徵在於：在閘絕緣膜上設有包含鋯層及其上所設鎢層之疊層構造的閘電極；及 在n型矽區分別設有各包含鈥金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；該鈥金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該鎢層具有的厚度使得該鈥金屬矽化物層具有既定之平坦度。
  38. 一種累積型p型MOS電晶體，其特徵在於：在閘絕緣膜上設有包含鋯層及其上所設鎢層之疊層構造的閘電極；及在p型矽區分別設有各包含鈀金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；該鈀金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該鈀金屬矽化物層上的該鎢層具有的厚度使得該鈥金屬矽化物層具有既定之平坦度。
  39. 一種反轉型p型MOS電晶體，其特徵在於：在閘絕緣膜上設有包含鈀層及其上所設鎢層之疊層構造的閘電極，及在p型矽區分別設有各包含鈀金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；該鈀金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該鈀金屬矽化物層上的該鎢層具有的厚度使得該鈥金屬矽化物層具有既定之平坦度。
  40. 一種累積型n型MOS電晶體，其特徵在於：在閘絕緣膜上設有包含鈀層及其上所設鎢層之疊層構造的閘電極；該鈥金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該鈥金屬矽化物層上的該鎢層具有的厚度使得該鈥金屬矽化物層具有既定之平坦度。
  41. 一種CMOS半導體裝置，其特徵係包含：申請專利範圍第37或40項所載之n型MOS電晶體；及累積型p型MOS電晶體，在閘絕緣膜上設有包含鋯層及其上所設鎢層之疊層構造的閘電極。
  42. 一種反轉型n型MOS電晶體，其特徵在於：在閘絕緣膜上設有包含鋯層及其上所設鎢層之疊層構造的閘電極，且在n型矽區分別設有各包含鈥金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；該鈥金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該鈥金屬矽化物層上的該鎢層具有的厚度使得該鈥金屬矽化物層具有既定之平坦度。
  43. 一種累積型p型MOS電晶體，其特徵在於：在閘絕緣膜上設有包含鋯層及其上所設鎢層之疊層構造的閘電極，且在p型矽區分別設有各包含鈀金屬矽化物之單層構造，或者各包含鈀金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；該鈀金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該鈀金屬矽化物層上的該鎢層具有的厚度使得該鈀金屬矽化物層具有既定之平坦度。
  44. 一種反轉型p型MOS電晶體，其特徵在於：在閘絕緣膜上設有包含鈀層及其上所設鎢層之疊層構造的閘電極，且在p型矽區分別設有各包含鈀金屬矽化物之單層構造，或者各包含鈀金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；該鈀金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該鈀金屬矽化物層上的該鎢層具有的厚度使得該鈀金屬矽化物層具有既定之平坦度。
  45. 一種累積型n型MOS電晶體，其特徵在於：在閘絕緣膜上設有包含鈀層及其上所設鎢層之疊層構造的閘電極，且在n型矽區分別設有各包含鈥金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；該鈥金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻；且該鈥金屬矽化物層上的該鎢層具有的厚度使得該鈥金屬矽化物層具有既定之平坦度。
  46. 一種CMOS半導體裝置，其特徵係包含：申請專利範圍第42或45項所載之n型MOS電晶體；及累積型p型MOS電晶體，具有在閘絕緣膜上設有包含鋯層及其上所設鎢層之疊層構造的閘電極，且在p型矽區分別設有各包含鈀金屬矽化物之單層構造，或者各包含鈀金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；且該鈀金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻。
  47. 如申請專利範圍第35、36、41或46項之CMOS半導體裝置，其中，該n型MOS電晶體與該p型MOS電晶體係串聯連接。
  48. 一種CMOS半導體裝置，其特徵係包含：申請專利範圍第37或40項所載之n型MOS電晶體；及反轉型p型MOS電晶體，具有在閘絕緣膜上設有包含鈀層及其上所設鎢層之疊層構造的閘電極，且在p型矽區分別設有各包含鈀金屬矽化物之單層構造，或者各包含鈀金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；且該鈀金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻。
  49. 一種CMOS半導體裝置，其特徵係包含：申請專利範圍第42或45項所載之n型MOS電晶體；及反轉型p型MOS電晶體，具有在閘絕緣膜上設有包含鈀層及其上所設鎢層之疊層構造的閘電極，且在p型矽區分別設有各包含鈀金屬矽化物之單層構造，或者各包含鈀金屬矽化物層及其上所設鎢層之疊層構造的源極電極與汲極電極；且該鈀金屬矽化物層具有在1×10-9 Ωcm2 以下的接觸電阻。
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