JP3866149B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にバンドギャップの大きな化合物半導体にオーミック電極を形成した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、窒化ガリウム（ＧａＮ）等のバンドギャップの大きな半導体へのオーミック電極として、チタニウム（Ｔｉ）とアルミニウム（Ａｌ）とを積層した電極が使用されていた。ＧａＮの表面に、Ｔｉ（下層）／Ａｌ（上層）の積層電極を蒸着した後、ラピッドサーマルアニール（ＲＴＡ）を行うことによりオーミック接触が得られる。ＲＴＡを行うと、ＧａＮの表面にわずかに残留する表面酸化層が熱的に破壊され、金属と半導体との接合界面に再結合中心が形成される。この再結合中心を介してキャリアが輸送されることにより、オーミック接触が得られる。
【０００３】
さらに、ＧａＮ中の不純物濃度を高くすると、ＧａＮの表層部に形成される空乏層が薄くなる。空乏層が薄くなると、接合界面のポテンシャル障壁を乗り越えてキャリアが輸送される熱電子電界放出に加えて、トンネル電流を大きくすることができる。これにより、接触抵抗の小さなオーミック接触を得ることができる。
【０００４】
【発明が解決しようとする課題】
半導体と金属との接合部の電流電圧特性は、半導体の電子親和力、バンドギャップ、不純物濃度、及び金属の仕事関数等によって決定される。半導体に金属を接触させると、一般に金属のフェルミ準位が、半導体のバンドギャップの中に固定される傾向がある。ＧａＮ等のバンドギャップの大きな半導体に金属を接合させた場合、金属と半導体との界面のショットキ障壁が高くなる。このため、接触抵抗の低減に限界があった。
【０００５】
ＧａＮにオーミック電極を形成する場合、ＧａＮの表面に残留する酸素とＧａとの結合が強いため、チタニウム電極形成後に、６００〜８００℃程度の高温で熱処理する必要があった。
【０００６】
本発明の目的は、バンドギャップの大きな半導体にオーミック電極を形成したときの接触抵抗を低減させることが可能な半導体装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明の一観点によると、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体からなるｎ型半導体領域が露出した基板の該半導体領域の表面上に、希土類金属からなる第１の膜を形成する工程と、前記第１の膜の表面上に、主成分としてシリコンを含む第２の膜を形成する工程と、前記第２の膜の表面上に、シリコンとシリサイド反応して、前記第１の膜がシリサイド化された金属シリサイドよりも低抵抗率の金属シリサイドを形成する金属からなる第３の膜を形成する工程と、前記第１の膜及び第２の膜を加熱して、前記第１の膜のうち少なくとも前記第２の膜に接する部分をシリサイド化することにより、オーミック電極を形成する工程とを有し、前記シリサイド化する工程において、前記第３の膜のうち少なくとも前記第２の膜に接する部分をシリサイド化する半導体装置の製造方法が提供される。
【０００８】
半導体領域に接する第１の膜が、希土類金属またはそのシリサイド化物で形成されることになる。これにより、バンドギャップの大きな化合物半導体に対しても、接触抵抗の小さなオーミック接触を得ることができる。
【００１２】
【発明の実施の形態】
図１を参照して、本発明の第１の実施例による半導体装置及びその製造法について説明する。
【００１３】
図１（Ａ）に示すように、半導体基板１の上に化合物半導体からなる半導体層２を形成する。半導体層２は、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体、例えば窒化ガリウム（ＧａＮ）で形成されている。窒素を含むＩＩＩ−Ｖ族化合物半導体として、ＧａＮの他にＩｎＧａＮ、ＡｌＧａＮ、ＩｎＮ、ＧａＩｎＮＡｓ、ＩｎＡｌＮＡｓ、ＡｌＮ等が挙げられる。これらの化合物半導体は、Ｖ族元素としてＰ、Ａｓ、Ｓｂ等を含み、かつＮを含まない化合物半導体に比べて、大きなバンドギャップを有する。以下に示す実施例は、大きなバンドギャップを有する化合物半導体、特に３ｅＶ以上のバンドギャップを有する化合物半導体で半導体層２を形成する場合に、特に有効である。
【００１４】
半導体層２の上に、エルビニウム（Ｅｒ）からなる金属層３を形成する。金属層３は、１×１０-7〜１×１０-8Ｐａ程度の高真空中で、例えば、電子ビーム蒸着、るつぼ加熱蒸着、スパッタリング等により形成することができる。成膜雰囲気を、１×１０-7〜１×１０-8Ｐａ程度の高真空中とすることにより、エルビウムの酸化を防止することができる。
【００１５】
金属層３の上に、シリコン層４を形成する。シリコン層４の形成は、１×１０-5〜１×１０-6Ｐａ程度の真空中で、例えば、電子ビーム蒸着、るつぼ加熱蒸着、スパッタリング等により形成することができる。
【００１６】
シリコン層４の表面をレジストパターンで覆い、このレジストパターンをマスクとしてシリコン層４及び金属層３をエッチングする。シリコン層４のエッチングは、例えばＳＦ6とＯ2とを用いたドライエッチングにより行うことができる。金属層３のエッチングは、例えばＡｒを用いたドライエッチングにより行うことができる。
【００１７】
１×１０-5〜１×１０-6Ｐａ程度の真空中で、温度３００〜４００℃程度の熱処理を行う。この熱処理により、金属層３とシリコン層４とのシリサイド反応が生ずる。シリコン層４をアモルファスシリコンで形成しておくことにより、４００℃以下の低温でシリサイド反応を生じさせることができる。真空中でシリサイド反応を生じさせるため、金属層３の酸化を防止することができる。なお、不活性ガス中でシリサイド反応のための熱処理を行ってもよい。
【００１８】
図１（Ｂ）に示すように、半導体層２の上に、希土類金属のシリサイド化物からなるオーミック電極５が形成される。さらに、オーミック電極５内のシリコンが半導体層２の表層部まで拡散し、シリコン高濃度領域６が形成される。
【００１９】
図３（Ａ）に、図１（Ａ）に示したシリサイド化前の状態のエネルギバンド図を示す。ＧａＮからなる半導体層２のバンドギャップＥGは３．４ｅＶである。半導体層２と金属層３との界面に、ＧａＮの電子親和力とエルビウムの仕事関数との差に相当するポテンシャル障壁ＥBが形成される。なお、図中のＥF、ＥC、及びＥVは、それぞれフェルミ準位、伝導帯下端の準位、及び価電子帯上端の準位を示す。
【００２０】
エルビニウムの仕事関数（３．２５ｅＶ）は、チタニウムの仕事関数（４．３３ｅＶ）よりも小さい。このため、ＧａＮにチタニウム電極を接触させる場合に比べて、ポテンシャル障壁ＥBを低くすることができる。これにより、熱電子電界放出が大きくなり、低抵抗の接触を得ることができる。このように、図１（Ａ）に示したシリサイド反応前の状態でも、従来のオーミック電極構造に比べて、接触抵抗を低くすることができる。なお、金属層３のうちシリコン層４に接する部分のみをシリサイド化し、半導体層２に接する部分をシリサイド化しない場合も、図３（Ａ）に示したエネルギバンド図と同様のエネルギバンド構造が得られる。金属層３は、Ｅｒ以外の希土類金属、例えば、仕事関数３．１５ｅＶのガドリニウム（Ｇｄ）、仕事関数３．０ｅＶのテルビウム（Ｔｂ）、仕事関数３．１５ｅＶのホロミウム（Ｈｏ）等で形成してもよい。
【００２１】
希土類金属は、反応性に富み酸化されやすい。希土類金属の酸化物は絶縁体であるため、希土類金属は電極材料として適さなかった。上記実施例の場合には、図１（Ａ）に示したように、希土類金属からなる金属層３がシリコン層４で覆われているため、金属層３の酸化を防止することができる。
【００２２】
図３（Ｂ）に、図１（Ｂ）に示したシリサイド化後のエネルギバンド図を示す。半導体層２と金属層３との界面に形成されたポテンシャル障壁ＥBの高さは、シリサイド化前の状態のものと変わらない。半導体層２の表層部にシリコンの高濃度領域６が形成されているため、界面から半導体層２の内部に伸びる空乏層が薄くなる。このため、ポテンシャル障壁ＥB以下のエネルギの電子でも、トンネル現象によって半導体層２から金属層３へ、またはその逆方向に輸送される。このため、接触抵抗をより低減させることができる。
【００２３】
実際に、ＧａＮ層上にチタニウム電極を形成した場合の接触抵抗が５〜８×１０-6Ωｃｍ2であったのに対し、ＧａＮ層上にエルビウムシリサイド電極を形成した場合の接触抵抗は２×１０-6Ωｃｍ2であった。
【００２４】
上記第１の実施例では、希土類金属からなる金属層３とシリコン層４との積層構造を形成した後、シリサイド反応を生じさせたが、希土類金属とシリコンとの２つのるつぼを準備して、両者を同時に蒸着してもよい。この場合には、成膜と同時に、希土類金属のシリサイド化物からなるオーミック電極５を形成することができる。
【００２５】
また、従来のチタニウム電極を使用する場合には、チタニウムの成膜前に、ＧａＮの表面を塩酸、フッ酸、水酸化カリウム等で表面処理しなければならなかった。これに対し、上記第１の実施例の場合には、エルビウムからなる金属層３を形成する前に、これらの薬液による半導体層２の表面処理は不要である。
【００２６】
次に、図２を参照して本発明の第２の実施例による半導体装置及びその製造方法について説明する。
基板１の上に、半導体層２、金属層３、及びシリコン層４を順番に形成する。ここまでの工程は、図１（Ａ）を参照して説明した第１の実施例の工程と同様である。シリコン層４の上に、チタニウムからなる上側金属層８を形成する。上側金属層８の形成は、電子ビーム蒸着、るつぼ加熱蒸着、スパッタリング等により行うことができる。
【００２７】
上側金属層８の表面をレジストパターンで覆い、このレジストパターンをマスクとして上側金属層８、シリコン層４、及び金属層３をエッチングする。その後、真空中で熱処理を行い、シリサイド反応を生じさせる。
【００２８】
図２（Ｂ）に示すように、金属層３とシリコン層４とのシリサイド反応により、オーミック電極５が形成され、その上に、上側金属層８がシリサイド化されたチタンシリサイド（ＴｉＳｉ2）からなる被覆層９が形成される。半導体層２の表層部には、シリコンの高濃度領域６が形成されている。
【００２９】
チタンシリサイドの抵抗率は、エルビニウムシリサイドの抵抗率よりも低い。これにより、接触抵抗のみならず、オーミック電極５を含んで構成される電気回路の抵抗を低減させることができる。上記第２の実施例では上側金属層８の材料としてチタニウムを用いたが、その他に、シリコンとシリサイド反応して、オーミック電極５よりも抵抗率の低い金属シリサイドを形成する金属で形成してもよい。このような金属として、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等が挙げられる。
【００３０】
次に、上記第１または第２の実施例によるオーミック電極構造を適用した種々の半導体装置について説明する。
図４に、ＭＥＳＦＥＴの断面図を示す。サファイア（Ａｌ2Ｏ3）または炭化シリコン（ＳｉＣ）からなる基板２０の上に、ＧａＮからなるバッファ層２１、アンドープのＧａＮからなる下地層２２、ｎ型ＧａＮからなるチャネル層２３が順番に形成されている。
【００３１】
チャネル層２３の一部の表面に、Ｐｔ（下層）／Ａｕ（上層）の２層構造またはＮｉ（下層）／Ａｕ（上層）の２層構造を有するゲート電極２６がショットキ接触している。ゲート電極２６の両側のチャネル層２３の上に、ゲート電極２６から間隔をおいてエルビウムシリサイドからなるオーミック電極２４が形成されている。オーミック電極２４の各々の上に、チタニウムシリサイドからなる被覆層２５が形成されている。
【００３２】
チャネル層２３、オーミック電極２４及び被覆層２５が、それぞれ図２（Ｂ）に示した半導体層２、オーミック電極５及び被覆層９に相当する。図４に示したＭＥＳＦＥＴにおいては、オーミック電極２４とチャネル層２３との接触抵抗を低減させることができる。
【００３３】
図５に、高電子移動度トランジスタ（ＨＥＭＴ）の断面図を示す。サファイア（Ａｌ2Ｏ3）または炭化シリコン（ＳｉＣ）からなる基板３０の上に、ＧａＮからなるバッファ層３１、アンドープのＧａＮからなる下地層３２、アンドープのＡｌＧａＮからなる電子走行層３３、及びｎ型ＡｌＧａＮからなる電子供給層３４が順番に形成されている。
【００３４】
電子供給層３４の一部の表面に、Ｐｔからなるゲート電極３７がショットキ接触している。ゲート電極３７の両側の電子供給層３４の上に、ゲート電極３７から間隔をおいてエルビウムシリサイドからなるオーミック電極３５が形成されている。オーミック電極３５の各々の上に、チタニウムシリサイドからなる被覆層３６が形成されている。電子走行層３３と電子供給層３４との界面に２次元電子ガスが蓄積される。
【００３５】
電子供給層３４、オーミック電極３５及び被覆層３６が、それぞれ図２（Ｂ）に示した半導体層２、オーミック電極５及び被覆層９に相当する。図５に示したＨＥＭＴにおいては、オーミック電極３５と電子供給層３４との接触抵抗を低減させることができる。これにより、電子走行層３３と電子供給層３４との界面に蓄積されている２次元電子ガスとオーミック電極３５との間の電気抵抗を低減させることができる。
【００３６】
図６に、ヘテロバイポーラトランジスタ（ＨＢＴ）の断面図を示す。サファイア（Ａｌ2Ｏ3）または炭化シリコン（ＳｉＣ）からなる基板４０の上に、ＧａＮからなるバッファ層４１、ｎ型のＧａＮからなるコレクタ層４２、ｐ型のＡｌＧａＮからなるベース層４３、ｎ型のＧａＮからなるエミッタ層４４が順番に形成されている。コレクタ層４２の上面の一部が露出され、その上に、エルビウムシリサイドからなるオーミック電極４５が形成されている。オーミック電極４５の上にチタニウムシリサイドからなる被覆層４６が形成されている。
【００３７】
ベース層４３の上面の一部が露出され、その上に、Ｐｔ（下層）／Ａｕ（上層）の２層構造またはＮｉ（下層）／Ａｕ（上層）の２層構造を有するベース電極４７が形成されている。エミッタ層４４の上に、エルビウムシリサイドからなるオーミック電極４８が形成され、その上にチタニウムシリサイドからなる被覆層４９が形成されている。
【００３８】
コレクタ層４２、オーミック電極４５、及び被覆層４６が、それぞれ図２（Ｂ）に示した半導体層２、オーミック電極５及び被覆層９に相当する。さらに、エミッタ層４４、オーミック電極４８、及び被覆層４９が、それぞれ図２（Ｂ）に示した半導体層２、オーミック電極５及び被覆層９に相当する。これにより、オーミック電極４５とコレクタ層４２との接触抵抗、及びオーミック電極４８とエミッタ層４４との接触抵抗を低減させることができる。
【００３９】
図７に、発光ダイオード（ＬＥＤ）の断面図を示す。サファイア（Ａｌ2Ｏ3）または炭化シリコン（ＳｉＣ）からなる基板５０の上に、ＧａＮからなるバッファ層５１、ｎ型のＧａＮからなるｎ型コンタクト層５２、ｎ型のＡｌＧａＮからなるカソード層５３、アンドープのＩｎＧａＮからなる発光層５４、ｐ型のＡｌＧａＮからなるアノード層５５、ｐ型のＧａＮからなるｐ型コンタクト層５６が順番に形成されている。
【００４０】
ｎ型コンタクト層５２の上面の一部が露出され、この上にエルビウムシリサイドからなるオーミック電極５７が形成されている。オーミック電極５７の上に、チタニウムシリサイドからなる被覆層５８が形成されている。ｐ型コンタクト層５６の一部の表面上に、Ｐｔ（下層）／Ａｕ（上層）の２層構造またはＮｉ（下層）／Ａｕ（上層）の２層構造を有するｐ側電極５９が形成されている。
【００４１】
ｎ型コンタクト層５２、オーミック電極５７、及び被覆層５８が、それぞれ図２（Ｂ）に示した半導体層２、オーミック電極５及び被覆層９に相当する。これにより、オーミック電極５７とｎ型コンタクト層５２との接触抵抗を低減させることができる。
【００４２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４３】
上記実施例から、以下の付記に示された発明が導出される。
（付記１） 化合物半導体からなる半導体領域が露出した基板の該半導体領域の表面上に、希土類金属からなる第１の膜を形成する工程と、
前記第１の膜の表面上に、主成分としてシリコンを含む第２の膜を形成する工程と、
前記第１の膜及び第２の膜を加熱して、前記第１の膜のうち少なくとも前記第２の膜に接する部分をシリサイド化する工程と
を有する半導体装置の製造方法。
【００４４】
（付記２） 前記半導体領域が、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体で形成されている付記１に記載の半導体装置の製造方法。
（付記３） 前記半導体領域が、バンドギャップ３ｅＶ以上の化合物半導体で形成されている付記１に記載の半導体装置の製造方法。
【００４５】
（付記４） 前記シリサイド化する工程において、前記第１の層の全厚さ部分をシリサイド化する付記１〜３のいずれかに記載の半導体装置の製造方法。
（付記５） 前記第２の膜を形成した後、前記第１の膜をシリサイド化する前に、さらに、前記第２の膜の表面上に、シリコンとシリサイド反応して、前記第１の膜がシリサイド化された金属シリサイドよりも低抵抗率の金属シリサイドを形成する金属からなる第３の膜を形成する工程を有し、
前記シリサイド化する工程において、前記第３の膜のうち少なくとも前記第２の膜に接する部分をシリサイド化する付記１〜４のいずれかに記載の半導体装置の製造方法。
【００４６】
（付記６） 前記シリサイド化する工程において、前記第２の膜中のシリコン原子が、前記半導体領域のうち前記第１の膜に接する部分まで拡散する条件で熱処理を行う付記１〜５のいずれかに記載の半導体装置の製造方法。
【００４７】
（付記７） 前記第２の膜がアモルファスシリコンで形成されており、前記シリサイド化する工程において、熱処理温度を４００℃以下とする付記１〜６のいずれかに記載の半導体装置の製造方法。
【００４８】
（付記８） 化合物半導体からなる半導体領域を表層部に有する基板と、
前記半導体領域の表面上に直接配置され、希土類金属からなる第１の膜と
を有する半導体装置。
【００４９】
（付記９） 前記半導体領域が、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体で形成されている付記８に記載の半導体装置。
（付記１０） 化合物半導体からなる半導体領域を表層部に有する基板と、
前記半導体領域の表面上に直接配置され、希土類金属のシリサイド化物からなる第１の膜と
を有する半導体装置。
【００５０】
（付記１１） 前記半導体領域が、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体で形成されている付記１０に記載の半導体装置。
（付記１２） さらに、前記第１の膜の表面上に直接配置され、該第１の膜の抵抗率よりも低い抵抗率を有する金属シリサイドからなる第２の膜を有する付記１０または１１に記載の半導体装置。
【００５１】
（付記１３） 前記半導体領域のうち、前記第１の膜に接する部分のシリコン濃度が、該第１の膜から遠い部分のシリコン濃度よりも高い付記１０〜１２のいずれかに記載の半導体装置。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、バンドギャップの大きな化合物半導体に、希土類金属または希土類金属のシリサイド化物からなる電極を接触させることにより、接触抵抗の低いオーミック接触を得ることができる。
【図面の簡単な説明】
【図１】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図２】 第２の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図３】 第１の実施例による半導体装置の半導体層と金属層との界面近傍のエネルギバンド図である。
【図４】 第２の実施例による半導体装置の構造を適用したＭＥＳＦＥＴの断面図である。
【図５】 第２の実施例による半導体装置の構造を適用したＨＥＭＴの断面図である。
【図６】 第２の実施例による半導体装置の構造を適用したＨＢＴの断面図である。
【図７】 第２の実施例による半導体装置の構造を適用したＬＥＤの断面図である。
【符号の説明】
１ 基板
２ 半導体層
３ 金属層
４ シリコン層
５ オーミック電極
６ シリコン高濃度領域
８ 上側金属層
９ 被覆層
２０、３０、４０、５０ 基板
２１、３１、４１、５１ バッファ層
２２、３２ ＧａＮ下地層
２３ ｎ型ＧａＮチャネル層
２４、３５、４５、４８、５７ ＥｒＳｉオーミック電極
２５、３６、４６、４９、５８ ＴｉＳｉ被覆層
２６、３７ ゲート電極
３３ ＡｌＧａＮ電子走行層
３４ ｎ型ＡｌＧａＮ電子供給層
４２ ｎ型ＧａＮコレクタ層
４３ ｐ型ＡｌＧａＮベース層
４４ ｐ型ＧａＮエミッタ層
４７ ベース電極
５２ ｎ型ＧａＮコンタクト層
５３ ｎ型ＡｌＧａＮカソード層
５４ ＩｎＧａＮ発光層
５５ ｐ型ＡｌＧａＮアノード層
５６ ｐ型ＧａＮコンタクト層
５９ ｐ側電極
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にバンドギャップの大きな化合物半導体にオーミック電極を形成した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、窒化ガリウム（ＧａＮ）等のバンドギャップの大きな半導体へのオーミック電極として、チタニウム（Ｔｉ）とアルミニウム（Ａｌ）とを積層した電極が使用されていた。ＧａＮの表面に、Ｔｉ（下層）／Ａｌ（上層）の積層電極を蒸着した後、ラピッドサーマルアニール（ＲＴＡ）を行うことによりオーミック接触が得られる。ＲＴＡを行うと、ＧａＮの表面にわずかに残留する表面酸化層が熱的に破壊され、金属と半導体との接合界面に再結合中心が形成される。この再結合中心を介してキャリアが輸送されることにより、オーミック接触が得られる。
【０００３】
さらに、ＧａＮ中の不純物濃度を高くすると、ＧａＮの表層部に形成される空乏層が薄くなる。空乏層が薄くなると、接合界面のポテンシャル障壁を乗り越えてキャリアが輸送される熱電子電界放出に加えて、トンネル電流を大きくすることができる。これにより、接触抵抗の小さなオーミック接触を得ることができる。
【０００４】
【発明が解決しようとする課題】
半導体と金属との接合部の電流電圧特性は、半導体の電子親和力、バンドギャップ、不純物濃度、及び金属の仕事関数等によって決定される。半導体に金属を接触させると、一般に金属のフェルミ準位が、半導体のバンドギャップの中に固定される傾向がある。ＧａＮ等のバンドギャップの大きな半導体に金属を接合させた場合、金属と半導体との界面のショットキ障壁が高くなる。このため、接触抵抗の低減に限界があった。
【０００５】
ＧａＮにオーミック電極を形成する場合、ＧａＮの表面に残留する酸素とＧａとの結合が強いため、チタニウム電極形成後に、６００〜８００℃程度の高温で熱処理する必要があった。
【０００６】
本発明の目的は、バンドギャップの大きな半導体にオーミック電極を形成したときの接触抵抗を低減させることが可能な半導体装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明の一観点によると、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体からなるｎ型半導体領域が露出した基板の該半導体領域の表面上に、希土類金属からなる第１の膜を形成する工程と、前記第１の膜の表面上に、主成分としてシリコンを含む第２の膜を形成する工程と、前記第２の膜の表面上に、シリコンとシリサイド反応して、前記第１の膜がシリサイド化された金属シリサイドよりも低抵抗率の金属シリサイドを形成する金属からなる第３の膜を形成する工程と、前記第１の膜及び第２の膜を加熱して、前記第１の膜のうち少なくとも前記第２の膜に接する部分をシリサイド化することにより、オーミック電極を形成する工程とを有し、前記シリサイド化する工程において、前記第３の膜のうち少なくとも前記第２の膜に接する部分をシリサイド化する半導体装置の製造方法が提供される。
【０００８】
半導体領域に接する第１の膜が、希土類金属またはそのシリサイド化物で形成されることになる。これにより、バンドギャップの大きな化合物半導体に対しても、接触抵抗の小さなオーミック接触を得ることができる。
【００１２】
【発明の実施の形態】
図１を参照して、本発明の第１の実施例による半導体装置及びその製造法について説明する。
【００１３】
図１（Ａ）に示すように、半導体基板１の上に化合物半導体からなる半導体層２を形成する。半導体層２は、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体、例えば窒化ガリウム（ＧａＮ）で形成されている。窒素を含むＩＩＩ−Ｖ族化合物半導体として、ＧａＮの他にＩｎＧａＮ、ＡｌＧａＮ、ＩｎＮ、ＧａＩｎＮＡｓ、ＩｎＡｌＮＡｓ、ＡｌＮ等が挙げられる。これらの化合物半導体は、Ｖ族元素としてＰ、Ａｓ、Ｓｂ等を含み、かつＮを含まない化合物半導体に比べて、大きなバンドギャップを有する。以下に示す実施例は、大きなバンドギャップを有する化合物半導体、特に３ｅＶ以上のバンドギャップを有する化合物半導体で半導体層２を形成する場合に、特に有効である。
【００１４】
半導体層２の上に、エルビニウム（Ｅｒ）からなる金属層３を形成する。金属層３は、１×１０-7〜１×１０-8Ｐａ程度の高真空中で、例えば、電子ビーム蒸着、るつぼ加熱蒸着、スパッタリング等により形成することができる。成膜雰囲気を、１×１０-7〜１×１０-8Ｐａ程度の高真空中とすることにより、エルビウムの酸化を防止することができる。
【００１５】
金属層３の上に、シリコン層４を形成する。シリコン層４の形成は、１×１０-5〜１×１０-6Ｐａ程度の真空中で、例えば、電子ビーム蒸着、るつぼ加熱蒸着、スパッタリング等により形成することができる。
【００１６】
シリコン層４の表面をレジストパターンで覆い、このレジストパターンをマスクとしてシリコン層４及び金属層３をエッチングする。シリコン層４のエッチングは、例えばＳＦ6とＯ2とを用いたドライエッチングにより行うことができる。金属層３のエッチングは、例えばＡｒを用いたドライエッチングにより行うことができる。
【００１７】
１×１０-5〜１×１０-6Ｐａ程度の真空中で、温度３００〜４００℃程度の熱処理を行う。この熱処理により、金属層３とシリコン層４とのシリサイド反応が生ずる。シリコン層４をアモルファスシリコンで形成しておくことにより、４００℃以下の低温でシリサイド反応を生じさせることができる。真空中でシリサイド反応を生じさせるため、金属層３の酸化を防止することができる。なお、不活性ガス中でシリサイド反応のための熱処理を行ってもよい。
【００１８】
図１（Ｂ）に示すように、半導体層２の上に、希土類金属のシリサイド化物からなるオーミック電極５が形成される。さらに、オーミック電極５内のシリコンが半導体層２の表層部まで拡散し、シリコン高濃度領域６が形成される。
【００１９】
図３（Ａ）に、図１（Ａ）に示したシリサイド化前の状態のエネルギバンド図を示す。ＧａＮからなる半導体層２のバンドギャップＥGは３．４ｅＶである。半導体層２と金属層３との界面に、ＧａＮの電子親和力とエルビウムの仕事関数との差に相当するポテンシャル障壁ＥBが形成される。なお、図中のＥF、ＥC、及びＥVは、それぞれフェルミ準位、伝導帯下端の準位、及び価電子帯上端の準位を示す。
【００２０】
エルビニウムの仕事関数（３．２５ｅＶ）は、チタニウムの仕事関数（４．３３ｅＶ）よりも小さい。このため、ＧａＮにチタニウム電極を接触させる場合に比べて、ポテンシャル障壁ＥBを低くすることができる。これにより、熱電子電界放出が大きくなり、低抵抗の接触を得ることができる。このように、図１（Ａ）に示したシリサイド反応前の状態でも、従来のオーミック電極構造に比べて、接触抵抗を低くすることができる。なお、金属層３のうちシリコン層４に接する部分のみをシリサイド化し、半導体層２に接する部分をシリサイド化しない場合も、図３（Ａ）に示したエネルギバンド図と同様のエネルギバンド構造が得られる。金属層３は、Ｅｒ以外の希土類金属、例えば、仕事関数３．１５ｅＶのガドリニウム（Ｇｄ）、仕事関数３．０ｅＶのテルビウム（Ｔｂ）、仕事関数３．１５ｅＶのホロミウム（Ｈｏ）等で形成してもよい。
【００２１】
希土類金属は、反応性に富み酸化されやすい。希土類金属の酸化物は絶縁体であるため、希土類金属は電極材料として適さなかった。上記実施例の場合には、図１（Ａ）に示したように、希土類金属からなる金属層３がシリコン層４で覆われているため、金属層３の酸化を防止することができる。
【００２２】
図３（Ｂ）に、図１（Ｂ）に示したシリサイド化後のエネルギバンド図を示す。半導体層２と金属層３との界面に形成されたポテンシャル障壁ＥBの高さは、シリサイド化前の状態のものと変わらない。半導体層２の表層部にシリコンの高濃度領域６が形成されているため、界面から半導体層２の内部に伸びる空乏層が薄くなる。このため、ポテンシャル障壁ＥB以下のエネルギの電子でも、トンネル現象によって半導体層２から金属層３へ、またはその逆方向に輸送される。このため、接触抵抗をより低減させることができる。
【００２３】
実際に、ＧａＮ層上にチタニウム電極を形成した場合の接触抵抗が５〜８×１０-6Ωｃｍ2であったのに対し、ＧａＮ層上にエルビウムシリサイド電極を形成した場合の接触抵抗は２×１０-6Ωｃｍ2であった。
【００２４】
上記第１の実施例では、希土類金属からなる金属層３とシリコン層４との積層構造を形成した後、シリサイド反応を生じさせたが、希土類金属とシリコンとの２つのるつぼを準備して、両者を同時に蒸着してもよい。この場合には、成膜と同時に、希土類金属のシリサイド化物からなるオーミック電極５を形成することができる。
【００２５】
また、従来のチタニウム電極を使用する場合には、チタニウムの成膜前に、ＧａＮの表面を塩酸、フッ酸、水酸化カリウム等で表面処理しなければならなかった。これに対し、上記第１の実施例の場合には、エルビウムからなる金属層３を形成する前に、これらの薬液による半導体層２の表面処理は不要である。
【００２６】
次に、図２を参照して本発明の第２の実施例による半導体装置及びその製造方法について説明する。
基板１の上に、半導体層２、金属層３、及びシリコン層４を順番に形成する。ここまでの工程は、図１（Ａ）を参照して説明した第１の実施例の工程と同様である。シリコン層４の上に、チタニウムからなる上側金属層８を形成する。上側金属層８の形成は、電子ビーム蒸着、るつぼ加熱蒸着、スパッタリング等により行うことができる。
【００２７】
上側金属層８の表面をレジストパターンで覆い、このレジストパターンをマスクとして上側金属層８、シリコン層４、及び金属層３をエッチングする。その後、真空中で熱処理を行い、シリサイド反応を生じさせる。
【００２８】
図２（Ｂ）に示すように、金属層３とシリコン層４とのシリサイド反応により、オーミック電極５が形成され、その上に、上側金属層８がシリサイド化されたチタンシリサイド（ＴｉＳｉ2）からなる被覆層９が形成される。半導体層２の表層部には、シリコンの高濃度領域６が形成されている。
【００２９】
チタンシリサイドの抵抗率は、エルビニウムシリサイドの抵抗率よりも低い。これにより、接触抵抗のみならず、オーミック電極５を含んで構成される電気回路の抵抗を低減させることができる。上記第２の実施例では上側金属層８の材料としてチタニウムを用いたが、その他に、シリコンとシリサイド反応して、オーミック電極５よりも抵抗率の低い金属シリサイドを形成する金属で形成してもよい。このような金属として、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等が挙げられる。
【００３０】
次に、上記第１または第２の実施例によるオーミック電極構造を適用した種々の半導体装置について説明する。
図４に、ＭＥＳＦＥＴの断面図を示す。サファイア（Ａｌ2Ｏ3）または炭化シリコン（ＳｉＣ）からなる基板２０の上に、ＧａＮからなるバッファ層２１、アンドープのＧａＮからなる下地層２２、ｎ型ＧａＮからなるチャネル層２３が順番に形成されている。
【００３１】
チャネル層２３の一部の表面に、Ｐｔ（下層）／Ａｕ（上層）の２層構造またはＮｉ（下層）／Ａｕ（上層）の２層構造を有するゲート電極２６がショットキ接触している。ゲート電極２６の両側のチャネル層２３の上に、ゲート電極２６から間隔をおいてエルビウムシリサイドからなるオーミック電極２４が形成されている。オーミック電極２４の各々の上に、チタニウムシリサイドからなる被覆層２５が形成されている。
【００３２】
チャネル層２３、オーミック電極２４及び被覆層２５が、それぞれ図２（Ｂ）に示した半導体層２、オーミック電極５及び被覆層９に相当する。図４に示したＭＥＳＦＥＴにおいては、オーミック電極２４とチャネル層２３との接触抵抗を低減させることができる。
【００３３】
図５に、高電子移動度トランジスタ（ＨＥＭＴ）の断面図を示す。サファイア（Ａｌ2Ｏ3）または炭化シリコン（ＳｉＣ）からなる基板３０の上に、ＧａＮからなるバッファ層３１、アンドープのＧａＮからなる下地層３２、アンドープのＡｌＧａＮからなる電子走行層３３、及びｎ型ＡｌＧａＮからなる電子供給層３４が順番に形成されている。
【００３４】
電子供給層３４の一部の表面に、Ｐｔからなるゲート電極３７がショットキ接触している。ゲート電極３７の両側の電子供給層３４の上に、ゲート電極３７から間隔をおいてエルビウムシリサイドからなるオーミック電極３５が形成されている。オーミック電極３５の各々の上に、チタニウムシリサイドからなる被覆層３６が形成されている。電子走行層３３と電子供給層３４との界面に２次元電子ガスが蓄積される。
【００３５】
電子供給層３４、オーミック電極３５及び被覆層３６が、それぞれ図２（Ｂ）に示した半導体層２、オーミック電極５及び被覆層９に相当する。図５に示したＨＥＭＴにおいては、オーミック電極３５と電子供給層３４との接触抵抗を低減させることができる。これにより、電子走行層３３と電子供給層３４との界面に蓄積されている２次元電子ガスとオーミック電極３５との間の電気抵抗を低減させることができる。
【００３６】
図６に、ヘテロバイポーラトランジスタ（ＨＢＴ）の断面図を示す。サファイア（Ａｌ2Ｏ3）または炭化シリコン（ＳｉＣ）からなる基板４０の上に、ＧａＮからなるバッファ層４１、ｎ型のＧａＮからなるコレクタ層４２、ｐ型のＡｌＧａＮからなるベース層４３、ｎ型のＧａＮからなるエミッタ層４４が順番に形成されている。コレクタ層４２の上面の一部が露出され、その上に、エルビウムシリサイドからなるオーミック電極４５が形成されている。オーミック電極４５の上にチタニウムシリサイドからなる被覆層４６が形成されている。
【００３７】
ベース層４３の上面の一部が露出され、その上に、Ｐｔ（下層）／Ａｕ（上層）の２層構造またはＮｉ（下層）／Ａｕ（上層）の２層構造を有するベース電極４７が形成されている。エミッタ層４４の上に、エルビウムシリサイドからなるオーミック電極４８が形成され、その上にチタニウムシリサイドからなる被覆層４９が形成されている。
【００３８】
コレクタ層４２、オーミック電極４５、及び被覆層４６が、それぞれ図２（Ｂ）に示した半導体層２、オーミック電極５及び被覆層９に相当する。さらに、エミッタ層４４、オーミック電極４８、及び被覆層４９が、それぞれ図２（Ｂ）に示した半導体層２、オーミック電極５及び被覆層９に相当する。これにより、オーミック電極４５とコレクタ層４２との接触抵抗、及びオーミック電極４８とエミッタ層４４との接触抵抗を低減させることができる。
【００３９】
図７に、発光ダイオード（ＬＥＤ）の断面図を示す。サファイア（Ａｌ2Ｏ3）または炭化シリコン（ＳｉＣ）からなる基板５０の上に、ＧａＮからなるバッファ層５１、ｎ型のＧａＮからなるｎ型コンタクト層５２、ｎ型のＡｌＧａＮからなるカソード層５３、アンドープのＩｎＧａＮからなる発光層５４、ｐ型のＡｌＧａＮからなるアノード層５５、ｐ型のＧａＮからなるｐ型コンタクト層５６が順番に形成されている。
【００４０】
ｎ型コンタクト層５２の上面の一部が露出され、この上にエルビウムシリサイドからなるオーミック電極５７が形成されている。オーミック電極５７の上に、チタニウムシリサイドからなる被覆層５８が形成されている。ｐ型コンタクト層５６の一部の表面上に、Ｐｔ（下層）／Ａｕ（上層）の２層構造またはＮｉ（下層）／Ａｕ（上層）の２層構造を有するｐ側電極５９が形成されている。
【００４１】
ｎ型コンタクト層５２、オーミック電極５７、及び被覆層５８が、それぞれ図２（Ｂ）に示した半導体層２、オーミック電極５及び被覆層９に相当する。これにより、オーミック電極５７とｎ型コンタクト層５２との接触抵抗を低減させることができる。
【００４２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４３】
上記実施例から、以下の付記に示された発明が導出される。
（付記１） 化合物半導体からなる半導体領域が露出した基板の該半導体領域の表面上に、希土類金属からなる第１の膜を形成する工程と、
前記第１の膜の表面上に、主成分としてシリコンを含む第２の膜を形成する工程と、
前記第１の膜及び第２の膜を加熱して、前記第１の膜のうち少なくとも前記第２の膜に接する部分をシリサイド化する工程と
を有する半導体装置の製造方法。
【００４４】
（付記２） 前記半導体領域が、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体で形成されている付記１に記載の半導体装置の製造方法。
（付記３） 前記半導体領域が、バンドギャップ３ｅＶ以上の化合物半導体で形成されている付記１に記載の半導体装置の製造方法。
【００４５】
（付記４） 前記シリサイド化する工程において、前記第１の層の全厚さ部分をシリサイド化する付記１〜３のいずれかに記載の半導体装置の製造方法。
（付記５） 前記第２の膜を形成した後、前記第１の膜をシリサイド化する前に、さらに、前記第２の膜の表面上に、シリコンとシリサイド反応して、前記第１の膜がシリサイド化された金属シリサイドよりも低抵抗率の金属シリサイドを形成する金属からなる第３の膜を形成する工程を有し、
前記シリサイド化する工程において、前記第３の膜のうち少なくとも前記第２の膜に接する部分をシリサイド化する付記１〜４のいずれかに記載の半導体装置の製造方法。
【００４６】
（付記６） 前記シリサイド化する工程において、前記第２の膜中のシリコン原子が、前記半導体領域のうち前記第１の膜に接する部分まで拡散する条件で熱処理を行う付記１〜５のいずれかに記載の半導体装置の製造方法。
【００４７】
（付記７） 前記第２の膜がアモルファスシリコンで形成されており、前記シリサイド化する工程において、熱処理温度を４００℃以下とする付記１〜６のいずれかに記載の半導体装置の製造方法。
【００４８】
（付記８） 化合物半導体からなる半導体領域を表層部に有する基板と、
前記半導体領域の表面上に直接配置され、希土類金属からなる第１の膜と
を有する半導体装置。
【００４９】
（付記９） 前記半導体領域が、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体で形成されている付記８に記載の半導体装置。
（付記１０） 化合物半導体からなる半導体領域を表層部に有する基板と、
前記半導体領域の表面上に直接配置され、希土類金属のシリサイド化物からなる第１の膜と
を有する半導体装置。
【００５０】
（付記１１） 前記半導体領域が、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体で形成されている付記１０に記載の半導体装置。
（付記１２） さらに、前記第１の膜の表面上に直接配置され、該第１の膜の抵抗率よりも低い抵抗率を有する金属シリサイドからなる第２の膜を有する付記１０または１１に記載の半導体装置。
【００５１】
（付記１３） 前記半導体領域のうち、前記第１の膜に接する部分のシリコン濃度が、該第１の膜から遠い部分のシリコン濃度よりも高い付記１０〜１２のいずれかに記載の半導体装置。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、バンドギャップの大きな化合物半導体に、希土類金属または希土類金属のシリサイド化物からなる電極を接触させることにより、接触抵抗の低いオーミック接触を得ることができる。
【図面の簡単な説明】
【図１】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図２】 第２の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図３】 第１の実施例による半導体装置の半導体層と金属層との界面近傍のエネルギバンド図である。
【図４】 第２の実施例による半導体装置の構造を適用したＭＥＳＦＥＴの断面図である。
【図５】 第２の実施例による半導体装置の構造を適用したＨＥＭＴの断面図である。
【図６】 第２の実施例による半導体装置の構造を適用したＨＢＴの断面図である。
【図７】 第２の実施例による半導体装置の構造を適用したＬＥＤの断面図である。
【符号の説明】
１ 基板
２ 半導体層
３ 金属層
４ シリコン層
５ オーミック電極
６ シリコン高濃度領域
８ 上側金属層
９ 被覆層
２０、３０、４０、５０ 基板
２１、３１、４１、５１ バッファ層
２２、３２ ＧａＮ下地層
２３ ｎ型ＧａＮチャネル層
２４、３５、４５、４８、５７ ＥｒＳｉオーミック電極
２５、３６、４６、４９、５８ ＴｉＳｉ被覆層
２６、３７ ゲート電極
３３ ＡｌＧａＮ電子走行層
３４ ｎ型ＡｌＧａＮ電子供給層
４２ ｎ型ＧａＮコレクタ層
４３ ｐ型ＡｌＧａＮベース層
４４ ｐ型ＧａＮエミッタ層
４７ ベース電極
５２ ｎ型ＧａＮコンタクト層
５３ ｎ型ＡｌＧａＮカソード層
５４ ＩｎＧａＮ発光層
５５ ｐ型ＡｌＧａＮアノード層
５６ ｐ型ＧａＮコンタクト層
５９ ｐ側電極
Claims (2)
- Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体からなるｎ型半導体領域が露出した基板の該半導体領域の表面上に、希土類金属からなる第１の膜を形成する工程と、
前記第１の膜の表面上に、主成分としてシリコンを含む第２の膜を形成する工程と、
前記第２の膜の表面上に、シリコンとシリサイド反応して、前記第１の膜がシリサイド化された金属シリサイドよりも低抵抗率の金属シリサイドを形成する金属からなる第３の膜を形成する工程と、
前記第１の膜及び第２の膜を加熱して、前記第１の膜のうち少なくとも前記第２の膜に接する部分をシリサイド化することにより、オーミック電極を形成する工程と
を有し、
前記シリサイド化する工程において、前記第３の膜のうち少なくとも前記第２の膜に接する部分をシリサイド化する半導体装置の製造方法。 - 前記シリサイド化する工程において、前記第２の膜中のシリコン原子が、前記半導体領域のうち前記第１の膜に接する部分まで拡散する条件で熱処理を行う請求項１に記載の半導体装置の製造方法。
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