JP2008235711A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】製造方法の煩雑化を抑制し、ばらつきを抑え、適切なしきい値およびゲート電極の空乏化の抑制を実現可能にする。
【解決手段】ｐ型半導体基板２と、ｐ型半導体基板に離間して形成された第１ソース領域６ａおよび第１ドレイン領域６ｂと、第１ソース領域および第１ドレイン領域との間のｐ型半導体基板上に形成された第１ゲート絶縁膜１１と、第１ゲート絶縁膜上に形成され、母相が多結晶シリコン１５ａであり、その結晶粒界と第１ゲート絶縁膜との界面の少なくとも第１原子層１５ｃに真空仕事関数がシリコンのミッドギャップより小さい金属状態の第１金属元素を含有する第１ゲート電極１５と、を有するｎチャネルＭＩＳＦＥＴと、を備えている。
【選択図】図１

Description

本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。

シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field Effect Transistor)、ＣＭＩＳＦＥＴ(Complementary MISFET)等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。

例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート電極が提案されている。

メタルゲート電極には、最適な動作閾値電圧でのデバイス動作を実現するために、導電型に応じて異なる仕事関数が必要とされている。これは、ＭＩＳトランジスタの動作閾値電圧はゲート電極とゲート絶縁膜との界面におけるゲート電極の仕事関数（Φｅｆｆ：実効仕事関数）の変化に従って変調されるためである。導電型に応じて最適な仕事関数のゲート電極をそれぞれ作り分けること（デュアルメタルゲート電極技術）は、ＣＭＩＳＦＥＴの製造プロセスを煩雑化し、製造コストを増大させてしまう。このため、簡単にゲート電極の仕事関数を制御する方法の技術開発が行われている。

そのメタルゲート電極の形成技術の一つに、ゲート電極の全てをニッケル（Ｎｉ）やコバルト（Ｃｏ）でシリサイド化するフルシリサイドゲート電極がある。その場合、仕事関数を制御する試みとしてニッケルシリサイドを用いたフルシリサイドゲート電極を形成する際に、Ｎｉの膜厚によりその組成を変化させることがなされている（非特許文献１参照。）この技術は、メタルゲート電極構造を採用する技術世代で用いられるＨｆ系高誘電率ゲート絶縁膜との組み合わせにおいても有効である。しかし、最もＳｉリッチなＮｉシリサイドであるＮｉＳｉ_２と最もＮｉリッチなシリサイドであるＮｉ_３Ｓｉの組み合わせを用いても、０．４ｅＶ幅の仕事関数変調効果しか得られない。

また、フルシリサイドゲート電極以外の金属及び金属化合物材料を用いてデュアルメタルゲート電極を形成する方法として、２種類の仕事関数の異なる金属を合金化する検討がされているが、その場合も低閾値電圧動作に必要なＳｉバンド端に近い仕事関数を実現するには、片方の金属の組成を極端に大きくする必要があり、デュアルメタルゲート電極構造の集積化を容易にするに至っていない。

また、閾値電圧を制御する方法として、ゲート電極の形成前に、酸化状態をとるＡｌやＨｆなどの金属をゲート電極とゲート絶縁膜との界面に添加する方法が知られている（例えば、特許文献１参照。）この方法は、界面に添加した金属元素とゲート電極中のＳｉとの結合に伴う界面の仕事関数のピニング現象を用いて閾値電圧を制御するものである。しかしながら、界面の金属元素の濃度変化に対して、閾値電圧の変動が敏感であるため、歩留まりよく製造を行うことができない。また、高誘電率（high-k)膜が直接的にゲート電極と接する構造では、上記効果は得られないため、誘電率の低いＳｉＯＮやＳｉＯ_２を電極界面に挿入する必要があり、ゲート絶縁膜の厚膜化にともなうトランジスタ性能の劣化を招いてしまう。また、ゲート電極の空乏化を抑制するためには、上記の金属添加元素以外にゲート電極中に金属元素を別途高濃度に添加する必要がある。
K. Takahashi et al., IEDM2004 p.367-370 特開２００６−９３６７０号公報

本発明は、上記事情を考慮してなされたものであって、ばらつきを抑え適切なしきい値及びゲート電極の空乏化の抑制を実現可能な半導体装置およびその製造方法を提供するものである。

本発明の第１の態様による半導体装置は、ｐ型半導体基板と、前記ｐ型半導体基板に離間して形成された第１ソース領域および第１ドレイン領域と、前記第１ソース領域および第１ドレイン領域との間の前記ｐ型半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、母相が多結晶シリコンであり、その結晶粒界と前記第１ゲート絶縁膜との界面の少なくとも第１原子層に真空仕事関数がシリコンのミッドギャップより小さい金属状態の第１金属元素を含有する第１ゲート電極と、を有するｎチャネルＭＩＳＦＥＴと、
を備えたことを特徴とする。

また、本発明の第２の態様による半導体装置は、ｎ型半導体基板と、前記ｎ型半導体基板に離間して形成された第２ソース領域および第２ドレイン領域と、前記第２ソース領域および第２ドレイン領域との間の前記ｎ型半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、母相が多結晶シリコンであり、その結晶粒界と前記第２ゲート絶縁膜との界面の少なくとも第１原子層に真空仕事関数がシリコンのミッドギャップより大きな金属状態の第２金属元素を含有する第２ゲート電極と、を有するｐチャネルＭＩＳＦＥＴと、を備えたことを特徴とする。

また、本発明の第３の態様による半導体装置の製造方法は、ｐ型半導体基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜および前記ゲート絶縁膜をパターニングして、ゲート電極形状に前記多結晶シリコン膜および前記ゲート絶縁膜を加工し、ゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板にソース領域およびドレイン領域を形成する工程と、前記ゲート電極、前記ソース領域、およびドレイン領域を覆う層間絶縁膜を成膜する工程と、前記ゲート電極の上部のみ露出させる工程と、前記ゲート電極の前記上部を覆うＡｌ膜を成膜する工程と、熱処理することによりＡｌを前記多結晶シリコン膜と前記ゲート絶縁膜との界面に到達させる工程と、を備えたことを特徴とする。

また、本発明の第４の態様による半導体装置の製造方法は、ｎ型半導体基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜および前記ゲート絶縁膜をパターニングして、ゲート電極形状に前記多結晶シリコン膜および前記ゲート絶縁膜を加工し、ゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板にソース領域およびドレイン領域を形成する工程と、前記ゲート電極、前記ソース領域、およびドレイン領域を覆う層間絶縁膜を成膜する工程と、前記ゲート電極の上部のみ露出させる工程と、前記ゲート電極の前記上部を覆うＡｕ膜を成膜する工程と、熱処理することによりＡｕを前記多結晶シリコン膜と前記ゲート絶縁膜との界面に到達させる工程と、を備えたことを特徴とする。

本発明によれば、製造方法の煩雑化を抑制し、ばらつきを抑え、適切なしきい値およびゲート電極の空乏化の抑制を実現可能な半導体装置およびその製造方法を提供できる。

以下に、本発明の実施形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。

（第１実施形態）
本発明の第１実施形態による半導体装置を、図１を参照して説明する。本実施形態の半導体装置は、ｎチャネルＭＩＳＦＥＴであって、ゲート長方向の断面を図１に示す。

本実施形態のＭＩＳＦＥＴは、図１に示すように、ｐ型シリコン基板２にｎ型のソース領域６ａおよびドレイン領域６ｂが離間して形成されている。ソース領域６ａはシリコン基板２との接合深さの深い不純物領域６ａ_１と、接合深さの浅い不純物領域（エクステンション領域）６ａ_２とからなっている。また、ドレイン領域６ｂはシリコン基板２との接合深さの深い不純物領域６ｂ_１と、接合深さの浅いエクステンション領域６ｂ_２とからなっている。ソース領域６ａとドレイン領域６ｂとの間のシリコン基板の領域がチャネル領域５となる。チャネル領域５上にゲート絶縁膜１１が形成されている。このゲート絶縁膜１１は、ＨｆＳｉＯＮ膜であって、その物理膜厚は５ｎｍ以下が望ましい。ゲート絶縁膜１１上にはゲート電極１５が形成されている。なお、ソース領域６ａおよびドレイン領域６ｂ上にはＮｉシリサイド層（ＮｉＳｉ層）１３ａ、１３ｂが形成されている。そして、Ｎｉシリサイド層１３ａ、１３ｂとゲート電極１５と電気的に絶縁するためにゲート電極１５の側部には絶縁体からなるゲート側壁１４が設けられている。

ゲート電極１５は、Ａｌを含む多結晶シリコン膜１５ａを有しており、この多結晶シリコン膜１５ａの結晶粒界にＡｌ部１５ｂが偏析析出され、ゲート絶縁膜１１との界面のゲート電極側の第１原子層１５ｃには、第１原子層全体に対する組成比が５０原子％以上のＡｌが存在している。ゲート電極１５のゲート絶縁膜１１からの高さは４０ｎｍである。なお、本実施形態においては、ゲート絶縁膜１１とゲート電極１５から成るゲート構造のソース領域６ａとドレイン領域６ｂとの間の長さ（ゲート長）は、４０ｎｍ以下が好ましい。

また、図２に示す本実施形態の変形例のように、ゲート電極１５の上部にＮｉＳｉ層１３ｃが形成されていてもよい。この場合、ゲート電極１５の、ゲート絶縁膜１１からのトータルの高さが４４ｎｍであり、ＮｉＳｉ層１３ｃの層厚は２２ｎｍである。このようにゲート電極１５の上部をシリサイド層とすることにより、ゲート電極のシート抵抗が低減される。

本実施形態では、ゲート電極１５とゲート絶縁膜１１との界面のゲート電極側の第１原子層１５ｃは少なくとも組成比が５０原子％のＡｌ元素を含んでおり、ｎチャネルＭＩＳトランジスタに好ましいミッドギャップより小さな実効仕事関数（Φｅｆｆ＝４．２７ｅＶ）を有する。特に、高速動作用の低閾値電圧動作用のトランジスタではｎチャネルＭＩＳＦＥＴでは、４．４ｅＶ以下の実効仕事関数Φｅｆｆであれば、０．５ｅＶ以下の低閾値電圧が容易に実現できる。

ここで、実効仕事関数Φｅｆｆとは、ゲート絶縁膜との界面のゲート電極の仕事関数であり、ＭＩＳ型キャパシタのＣ−Ｖ特性から求まるフラットバンド電圧Ｖｆｂのゲート絶縁膜の膜厚依存性よりゲート絶縁膜の膜厚が「０」の場合のフラットバンド電圧Ｖｆｂを直線外挿により抽出し、シリコン基板の不純物濃度から求まる基板のフェルミレベルを用いてゲート電極の実効仕事関数Φｅｆｆを抽出したものである。実効仕事関数Φｅｆｆの値はゲート絶縁膜とゲート電極と界面のフェルミレベルにより決まる。

なお、本実施形態では実効仕事関数Φｅｆｆの抽出に際して、フラットバンド電圧Ｖｆｂのゲート絶縁膜の膜厚依存性より、ゲート絶縁膜１１とシリコン基板２との界面の固定電荷のみ差し引くことで実効仕事関数Φｅｆｆを抽出しており、ゲート絶縁膜（ＨｆＳｉＯＮ膜）中に固定電荷は存在しないと仮定している。実際には界面の固定電荷量よりは、１桁以上面密度としては少ないもののゲート絶縁膜中に固定電荷は存在しており、それにより抽出される実効仕事関数Φｅｆｆの値は０．０５ｅＶ程度の誤差を含む。しかし、どちらにせよ低閾値電圧を実施するために必要な実効仕事関数Φｅｆｆを実現可能であることにはかわりない。

図３は本実施形態の、Ａｌを含む多結晶シリコンからなるゲート電極とＨｆＳｉＯＮからなるゲート絶縁膜とからなるゲート構造を有するＭＩＳキャパシタの容量―電圧（Ｃ−Ｖ）特性を白丸で示した図である。また、比較例として、Ｐ（リン）を高濃度に添加したｎ^＋多結晶シリコンからなるゲート電極とＳｉＯ_２からなるゲート絶縁膜とからなるゲート構造を有するＭＩＳキャパシタのＣ−Ｖ特性を白四角で示いた。本実施形態のゲート構造を有するＭＩＳキャパシタのＣ−Ｖ特性は、比較例のゲート構造を有するＭＩＳキャパシタのＣ−Ｖ特性とほぼ同じであった。このことから、本実施形態のゲート構造を用いることで、ＨｆＳｉＯＮ膜上においても、従来のｎ^＋多結晶シリコンからなるゲート電極とＳｉＯ_２からなるゲート絶縁膜との積層構造の場合と同等のフラットバンド電圧Ｖｆｂの値が実現され低いトランジスタの閾値電圧が可能であることがわかる。

図４は、ゲート絶縁膜１１と接する界面のゲート電極側の第１原子層におけるＡｌの組成比（＝第１原子層全体に対するＡｌ元素の割合）に対するゲート電極の仕事関数の依存性を示したグラフである。図４は、各元素の組成比とそれぞれの元素の仕事関数の積に、各元素のフェルミ準位における電子状態密度で重み付けをすることにより算出している。図４中には界面の電極側にＳｉ及びＡｌが存在する場合と、ＮｉとＡｌが存在する場合の実効仕事関数Φｅｆｆの変化を示す。Ｓｉはｐ^＋シリコンを用いた。

それぞれの場合で、Ａｌの存在比に対する実効仕事関数の変化の振る舞いは大きく異なり、白丸で示すＮｉ−Ａｌ系では、Ａｌの存在比率の増大に伴って、広いＮｉ−Ａｌ組成範囲において連続的に仕事関数が増大する。これに対して、白四角で示すＳｉ−Ａｌ系ではＡｌの組成比が１０％以下の領域では、Ａｌの存在比率の増加に伴い急激にＡｌの真空仕事関数まで、実効仕事関数Φｅｆｆは低下し、Ａｌの組成比が２０％以上の領域では、実効仕事関数ΦｅｆｆはＡｌの真空仕事関数値を安定的に示すことがわかる。

これは、Ｎｉ−Ａｌ系においては、電子状態密度の大きな金属（Ｎｉ）中へ電子状態密度が同程度である異種金属（Ａｌ）を添加した場合の実効仕事関数Φｅｆｆの変化であるため、その実効仕事関数Φｅｆｆの変化は線形に近い挙動を示すといえる。Ｎｉシリサイドも、金属的な性質を示すことから、そのフェルミレベル近傍での電子状態密度は金属単体と同程度に大きく、Ａｌ添加に伴う実効仕事関数Φｅｆｆの変化は上記Ｎｉ−Ａｌと同様な振舞いをする。その一方で、Ｓｉ−Ａｌ系では、電子状態密度の小さい半導体中（Ｓｉ）へ電子状態密度の大きな金属（Ａｌ）を添加した場合の実効仕事関数Φｅｆｆの変化であるため、１０％程度と低いＡｌの組成比の場合にもＡｌの真空仕事関数に非常に近い実効仕事関数Φｅｆｆを示す。このことから、本実施形態のゲート構造を用いることで、金属ゲート電極に異種金属を添加する場合よりも少ない添加量、界面偏析量で容易に実効仕事関数Φｅｆｆの値を添加元素の真空仕事関数の値に制御することができる。

また、ゲート電極の実効仕事関数Φｅｆｆはゲート電極とゲート絶縁膜との界面の電極側の第１原子層のＡｌの組成比によって決定される。そして、図４は、この第１原子層のＡｌの組成比が素子によりバラツキが生じた場合でも、そのＡｌの組成比が全ての素子で５０％以上であれば、一定の実効仕事関数Φｅｆｆを実現できることを示しており、実効仕事関数Φｅｆｆの素子間のバラツキを抑えることができることを可能にする。本実施形態では、ＡｌをＳｉ電極中に添加する金属元素として用いたが、その他、Ｓｉのミッドギャップ以下の真空仕事関数を有する金属元素をゲート電極とゲート絶縁膜との界面の電極側の第１原子層に配置することで、本実施形態と同様の効果を得ることができる。具体的な金属としては、Ｔｉ、Ｖ、Ｃｒ、Ｚｎ、Ｙ、Ｚｒ、Ｎｂ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｃｅ、Ｙｂ、Ｅｒ、Ｔｂ等がある。その場合の添加金属の第１原子層の組成比は、添加金属とＳｉのフェルミエネルギー付近の電子状態密度比を鑑みて決定すればよい。

また、界面に配置する添加金属の量は実効仕事関数Φｅｆｆの制御と、金属ゲートとしてゲート電極の空乏化現象を抑えることの両方に対して十分効果のある量の金属を界面に添加すればよい。不純物を高濃度に添加した多結晶シリコンからなるゲート電極に形成されてしまう空乏層の幅は３Å〜６Åである。この空乏層の幅に相当する電荷を十分に補償する電子が界面の電極側の第１原子層に存在すればよいので、Ａｌを添加する場合には、組成比が１原子％〜２原子％以上の金属的なＡｌが第１原子層に存在していれば上記条件を満たす。

なぜならば、高濃度に添加した多結晶シリコンからなるゲート電極の活性な不純物濃度は最大でも２×１０^２０ｃｍ^−３程度である。これに対して、Ａｌの電子密度は６×１０^２２ｃｍ^−３程度であり、多結晶シリコンからなるゲート電極の３００倍程度である。このため、第１原子層に組成比が１原子％〜２原子％以上の金属的なＡｌが存在すれば、ゲート電極の空乏化を招くことなくチャネル電荷を補償することができる。他の金属を添加する場合も、同様にフェルミエネルギー付近の電子状態密度を鑑みて添加すればよい。但し、上記のＡｌの存在比率は、金属的な状態にあるＡｌ元素の存在比率である。

Ａｌ元素がＡｌ_２Ｏ_３などの絶縁膜を形成する場合には自由電子が生成されないため、金属的な振る舞いを生じない。ゆえに、特に、ゲート絶縁膜との界面のゲート電極側の第１原子層のＡｌの組成比がＳｉの組成比に対して小さい場合には、金属的な状態を有しにくくなる。このため、電極側の第２原子層にもＡｌを配置し、電極の第１原子層のＡｌが金属的な性質を有しやすいようにすることが必要である。典型的には、Ａｌの界面の第１原子層のＡｌの組成比が５０％未満の場合に、ｘを第１原子層のＡｌの組成比（％）とすると、第２原子層にはＡｌを、その組成比が（１００−ｘ）％以上分布させる必要がある。また、ゲート電極の第１原子層には組成比が１％より大きなＳｉが存在すること、つまり第１原子層のＡｌの組成比は９９％以下であることが好ましい。なぜならば、Ａｌ−Ｓｉの化学結合強度（＝２２９．３±３０．１／ｋＪｍｏｌ^−１）はＳｉ−Ｓｉの結合強度（＝３２６．８±１０．０／ｋＪｍｏｌ^−１）よりも弱いため、第１原子層が全てＡｌ原子からなっている場合には、上部の多結晶シリコン層との密着性が弱くなる。このため、デバイス製造における後工程の熱処理時の膜剥がれを誘発する可能性が高くなってしまう。それを防止するために、ゲート電極の第１原子層にはその組成比が１％より大きくなるようにＳｉを存在させることが好ましい。ゲート電極中の第２原子層以降も同様で、各原子層のＡｌの組成比は９９％以下であることが好ましく、Ｓｉの組成比が大きいほど膜剥がれは生じにくくなる。

以上のことから、ゲート絶縁膜とゲート電極との界面のゲート電極側の第１原子層には、Ａｌの組成比が５０原子％以上９９原子％以下であることが好ましい。また、上記第１原子層におけるＡｌの組成比が２原子％以上５０原子％未満である場合には、第１原子層におけるＡｌの組成比をｘ原子％とすると、第２原子層におけるＡｌの組成比を（１００−ｘ）原子％以上９８原子％以下にすることが好ましい。すなわち、第１原子層におけるＡｌの組成比が２原子％以上５０原子％未満である場合には、第２原子層におけるＡｌの組成比は５０原子％以上で９８原子％以下であることが好ましい。

また、本実施形態のように、ゲート電極中の多結晶シリコンの結晶粒界面にも添加金属元素を析出させることで、ゲート電極に電圧が印加される際の電流パスが生じゲート電極の比抵抗を下げることが可能となる。

文献(S. Nakamura et al., SSDM2003, p.10-11)には、ゲート電極の全てＡｌから形成することで、電極の比抵抗を低減する試みがされている。しかしながら、そのような構造を用いた場合には、Ａｌの熱膨張率（＝２３×１０^−６／Ｋ）は、Ｓｉのそれ（＝２．６×１０^−６／Ｋ）に対して１０倍程度であり、ゲート電極の形成後の、上部配線層の形成時の熱工程プロセス時に体積の膨張、収縮を繰り返すことでゲート絶縁膜に機械的歪が加わり、信頼性及びデバイスの特性バラツキを引き起こしてしまう。

これに対して、本実施形態の構造では、ゲート電極のほとんどは基板チャネル材料と同じＳｉで構成されており、電気伝導率の良いＡｌがその結晶粒界に存在していることから、上記機械的歪によるデバイス性能の劣化を抑制することが可能である。ゲート電極の多結晶シリコンの結晶粒界に存在するＡｌ部１５ｃの厚さは厚いほど電極の比抵抗を低減する効果があるが、上記熱膨張に起因するデバイス劣化の観点からは、５ｎｍ以下である必要があり、２ｎｍ以下が好ましい。

本実施形態の構造を有するＭＩＳキャパシタのゲート電極／ゲート絶縁膜／Ｓｉチャネル界面を高角度散乱暗視野（ＨＡＡＤＦ）− 走査型透過電子顕微鏡（ＳＴＥＭ）で観察した写真を図５に示す。ＨＡＡＤＥ−ＴＥＭ観察に際しては、試料厚さ５０ｎｍの試料を用意し、加速電圧が２００ｋｅＶで観察した。また、図５に示した多結晶シリコン膜とＨｆＳｉＯＮ膜との界面近傍の測定点（１）〜（４）の各箇所においてＴＥＭ−ＥＥＬＳ分析を行った場合のエネルギーロススペクトルを図６に示す。なお、図６においては、それぞれバックグラウンド（背景）を除去した後のスペクトルを示している。

図５のＨＡＡＤＦ−ＳＴＥＭによる観察では、本実施形態における多結晶シリコン膜とＨｆＳｉＯＮ膜との界面のＡｌ界面層の確認はできない。しかしながら、図６に示すＥＥＬＳスペクトルからは、ＨｆＳｉＯＮ膜との界面に近づくに伴って、Ａｌに起因するエネルギーロススペクトルが観察でき、かつ、そのエネルギーロス値から、界面近傍のＡｌの結合状態は、ゲート電極の高さ方向で変化していることが確認できる。スペクトルピーク強度からは、界面に存在するＡｌの密度は１％以上であることが分かる。それぞれのピークスペクトル形状から、具体的には、測定点（１）は多結晶シリコン領域、測定点（２）は多結晶シリコンとＡｌの共存領域、測定点（３）は金属的なＡｌ領域、そして測定点（４）は酸化物状態のＡｌが存在していることがわかる。

この結果から、界面の多結晶シリコンのゲート電極側では、金属的な結合形成しているのに対して、ＨｆＳｉＯＮのゲート絶縁膜側に近づくに従って酸素との結合を有するＡｌが確認できる。Ａｌの“金属的”及び“酸化物状態”のそれぞれの状態は、図６の矢印に示した（３）、（４）のピークの立ち上がり位置の違いによって判別できる。よって、多結晶シリコン膜とＨｆＳｉＯＮ膜との界面近傍のＡｌの一部はＨｆＳｉＯＮ膜側に進入し、Ａｌ_２Ｏ_３を形成して酸化物の状態であるものと考えられる。但し、上述したようにＡｌ_２Ｏ_３は金属的な物性を有しない絶縁物質であり、電子密度がＳｉに比較して小さいことから、実効仕事関数Φｅｆｆに与える影響は金属状態のＡｌに比べて無視できるほど小さい。但し、Ａｌ_２Ｏ_３中に固定電荷が含まれる場合には、ゲート電極の実効仕事関数Φｅｆｆが見かけ上、Ａｌの真空仕事関数から変化してしまう。

ＨｆＳｉＯＮ絶縁膜とゲート電極との界面にＡｌ_２Ｏ_３層を挿入した場合と挿入した場合のキャパシタのＣ−Ｖ（容量―電圧）特性を図７に示す。この場合のゲート電極はＮｉＳｉから形成されていた。Ａｌ_２Ｏ_３層を挿入した場合には、Ｃ−Ｖ特性の立ち上がり位置が正側に変化していることが分かる。これは、Ａｌ_２Ｏ_３層の形成により負の固定電荷がゲート絶縁膜中若しくはその界面に形成されることに起因し、見かけの実効仕事関数Φｅｆｆが増大し、本実施形態の効果とは逆の実効仕事関数Φｅｆｆの変化を示している。この効果は、特開２００６−９３６７０号公報（特許文献１）に記載されたと同じ効果であり、ｎチャネルＭＩＳＦＥＴの閾値電圧を上昇させてしまう。また、同様の効果はＡｌ添加後の熱工程温度が５００℃で行い、かつゲート絶縁膜がＡｌによって還元されやすい材料である場合には生じる。

ゲート絶縁膜がＳｉＯＮ、ゲート電極がＮｉＳｉの場合に、ＮｉＳｉ電極の形成後、イオン注入とその後の５００℃の熱処理を用いてゲート絶縁膜とゲート電極との界面にＡｌを偏析させた場合と偏析させない場合のＣ−Ｖ特性を図８に示す。図８からわかるように、５００℃の熱工程によってＡｌがＳｉＯＮとの界面に到達するが、低温においてもＳｉＯＮを還元し負の固定電荷を含むＡｌ_２Ｏ_３層を形成し、Ｃ−Ｖ特性は正側に変化する。この効果も、特開２００６−９３６７０号公報（特許文献１）に記載のＡｌの添加効果と同じものである。よって、詳しくは本実施形態の製造方法で言及するが、ｎチャネルＭＩＳＦＥＴの動作閾値を低く保つ本実施形態の効果を得るためには、Ａｌの界面偏析層の形成の際には、その工程温度を十分に低く保ち、界面の固定電荷の形成を抑制し、金属状態にあるＡｌを界面に形成する必要がある。また、その様な工程条件を選べば、形成されたとしてもＡｌ_２Ｏ_３層の層厚は５Å以下であり、ゲート絶縁膜の膜厚の増大に伴うゲート容量の低下に関しても影響は小さい。但し、上記Ａｌ_２Ｏ_３層の形成を鑑み、ＨｆＳｉＯＮの成膜の際の膜厚を制御することで最終的に形成されるゲート絶縁膜の電気的な膜厚を各世代に必要とされる厚さになるようにする必要がある。

ＴＥＭ−ＥＥＬＳ分析は、本実施形態の微細トランジスタ構造にも、そのまま適用することが可能である。その際、観察用サンプルはトランジスタ部をＦＩＢ(Focused Ion Beam)加工によりピックアップし、薄片化したのちにＴＥＭ−ＥＥＬＳ分析を行なえばよい。分析条件は本実施形態で説明した例と同じであってもよいし、適宜Ａｌ分析に最適な加速電圧、サンプル厚さ等を設定すればよい。上記のＥＥＬＳ分析による方法以外にも、多結晶シリコン膜とＨｆＳｉＯＮ膜との界面でのＡｌ偏析層の形成確認はＴＥＭ−ＥＤＸ分析の方法を用いて行ってもよい。上記Ａｌ_２Ｏ_３層中の固定電荷による見かけの実効仕事関数Φｅｆｆ変化を抑制するためには、Ａｌ_２Ｏ_３層の層厚を２ｎｍ以下にする必要があり、１ｎｍ以下であることが好ましい。但し、ゲート絶縁膜のＨｆＳｉＯＮ中及びチャネル領域界面にＡｌが存在しても、ゲート絶縁膜の誘電率の低下効果も無視できるほど小さく、プロセスの最適化によりチャネル中のキャリア移動度に影響しない程度の固定電荷の形成を伴った、Ａｌの量であれば問題ない。典型的には、Ａｌの量は、ＨｆＳｉＯＮ中のＨｆ組成の１０％以下程度であることが好ましい。

本実施形態は、ゲート電極の構造を制御することにより、界面の実効仕事関数Φｅｆｆを制御するものであり、その効果はゲート絶縁膜種に依存しない。よって、ＨｆＳｉＯＮ以外をゲート絶縁膜として用いる場合にも、本実施形態は適用可能であり、ＨｆＳｉＯＮ以外のゲート絶縁膜種としては、例えば、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、ＴｉＯ_２、Ｌａ_２Ｏ_５、ＣｅＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＳｒＴｉＯ_３、Ｐｒ_２Ｏ_３等の高誘電体を用いることができる。但し、それぞれの材料において上記のアモルファス乃至エピタキシャル構造を実現するために、シリコン酸化物に金属イオンを混ぜた材料であるシリケートも有効であるし、ＬａＡｌ酸化物のような、それらの材料を組み合わせたものでもよい。各世代のトランジスタ及びその製造工程で必要な耐熱性を有する材料を適宜選択して用いればよい。以下の実施形態でも、ゲート絶縁膜としてはＨｆＳｉＯＮ膜を用いるが、特に断らない限り高誘電体絶縁膜に置き換えることは無論有効である。高誘電体絶縁膜としては、例えば、ＬＳＩ製造工程を通して非晶質状態を維持するＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＡｌＯＮ、ＨｆＡｌＯ、ＨｆＯＮ、ＬａＡｌＯ、ＬａＨｆＯなどの材料が最も望ましい。後の工程でアルミニウムをゲート絶縁膜との界面に偏析させる際、アルミニウムをゲート絶縁膜に浸透させにくい性質を有しているためである。ゲート絶縁膜へのアルミニウムの浸透は、ゲート絶縁膜のリーク電流の増加、長期信頼性の劣化などの性能劣化につながる。

なお、図２に示す変形例の半導体装置において、ゲート電極１５の高さ、すなわち多結晶シリコン膜とＮｉＳｉ層の膜厚の合計については、１００ｎｍ以下が好ましく、ゲート長の縮小に応じて低くする必要がある。ゲート長に対して高すぎる場合には、機械的強度が不十分となり製造工程中にその構造を維持できず、デバイス製造を困難にする。典型的には、ゲート長の２倍〜３倍の高さが好ましい。また、低すぎる場合にもゲート電極として必要とされるシート抵抗値を満たさずにデバイス特性の劣化を招くため、それぞれのデバイス技術世代に応じて必要とされるシート抵抗を達成するのに必要な高さを保持する必要があり、少なくとも２０ｎｍ以上の高さは必要である。図２のゲート電極上部のＮｉＳｉ層に関しても、目的とするシート抵抗を実現するために、適宜最適な厚さのものを形成すればよい。但し、ＮｉＳｉ層は決してゲート電極と絶縁膜との界面に接してはならない。

また、ゲート電極の多結晶シリコンの結晶粒サイズに至っても、実効仕事関数Φｅｆｆのばらつきの観点からゲート長の１／２以下の粒サイズが好ましい。

なお、本実施形態は、上述のようにバルク基板上に形成したトランジスタの閾値電圧の低減に優れた仕事関数を実現できるため、図１に示したように、基板はバルク基板であることが好ましい。無論、それ以外の材料および構造をチャネル領域に有するトランジスタにおいても、所望の閾値電圧が得られるならば、本構造のゲート電極を用いることは有効であるし、その際、前述のように最適な閾値電圧が得られように界面に添加する金属元素を選べばよい。

また本実施形態では、チャネル領域にはＳｉを用いているが、Ｓｉよりも移動度の大きいＳｉＧｅ、Ｇｅ、ＳｉＧｅＣ及び歪Ｓｉ等を用いても構わない。ＧｅやＣをチャネル材料として用いることでも閾値電圧の低下の効果がある。具体的には、Ｇｅを添加することでＳｉの価電子帯のエネルギー準位Ｅｖが浅くなるため、ｐチャネルＭＩＳＦＥＴの閾値電圧が低減できる。また、Ｃを導入するとＳｉの伝導帯のエネルギー準位Ｅｃが深くなるため、ｎチャネルＭＩＳＦＥＴの閾値電圧が低減できる。これらは、ゲート電極の実効仕事関数Φｅｆｆの制御による閾値電圧変化とは独立の作用であり、併用することが可能である。また、チャネル領域およびゲート絶縁膜とチャネル領域の界面近傍にはフッ素や、窒素などを添加してもよい。このことは、閾値電圧が調整でき、Ｇｅ及びＣ添加効果と同様にゲート電極の実効仕事関数Φｅｆｆの制御の方法と独立の効果である。

また、ここでは、ソース・ドレイン領域の形状は現行のトランジスタ構造で用いられている高不純物シリコン層を形成しているが、シリサイドに置き換えるショットキー型ソース・ドレイン構造を用いても良いし、そのシリサイドとシリコン基板との界面に不純物を偏析された、偏析ショットキー構造を用いても無論有効である。また、ＳｉＧｅ混晶や、ＳｉにＣを５％以下添加したＳｉＣ混晶などをソース・ドレイン領域に埋め込に、チャネル部に１軸性歪みを印加する構造も無論有効である。各デバイス世代において、最適なソース・ドレイン構造を用いればよい。

（第１実施形態の製造方法）
次に、第１実施形態の半導体装置の製造方法の一例を、図９を参照して説明する。

まず、ｐ型シリコン基板２の表面にゲート絶縁膜１１としてＨｆＳｉＯＮ膜をＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法により形成する。ＭＯＣＶＤ法の他にＡＬＤ(Atomic Layer Deposition)法などの成膜方法を用いてもよいし、それにＳｉやＮ等を添加したものを用いればよい。その後、減圧ＣＶＤにより、ゲート電極として用いる多結晶シリコン膜１５ａを４０ｎｍ堆積する。その上部にハードマスクとして利用するＳｉＮ層（図示せず）を４０ｎｍ成膜する。リソグラフィーによるパターニングを行い、異方性エッチングによりゲート電極の形状の加工を行う。

Ａｓのイオン注入することによりｐ型ＭＩＳトランジスタの高不純物濃度の浅い不純物領域（エクステンション領域）６ａ_２、６ｂ_２を形成する。

次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁１４を形成する。その後、エクステンション領域６ａ_２、６ｂ_２の形成時よりも、大きな加速電圧でリン又は砒素のイオン注入を行い、深い接合の不純物領域６ａ_１，６ｂ_１を形成する。不純物領域６ａ_１，６ａ_２がソース領域６ａとなり、不純物領域６ｂ_１，６ｂ_２がドレイン領域６ｂとなる。なお、ソース・ドレイン領域の形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン領域の形成の際に、同時に不純物を導入してもよい。

次に、Ｎｉを８ｎｍスパッタ成膜し、その後４００℃の熱処理を行うことで、ソース・ドレイン領域６ａ、６ｂ上にＮｉＳｉからなるコンタクト層１３ａ、１３ｂを形成する。続いて、未反応のＮｉをＨ_２ＳＯ_４溶液で選択エッチングすることでＮｉＳｉ層１３ａ、１３ｂがソース・ドレイン領域６ａ、６ｂにのみ選択的に形成される。

その後、ゲート電極１５ａの上部の上記ＳｉＮ層（図示せず）をエッチング除去した後に減圧ＣＶＤにより層間絶縁膜１８となるシリコン酸化膜を堆積し、続いてＣＭＰ(chemical mechanical polishing)によりシリコン酸化膜を削り、ゲート電極１５ａの上端を露出させる。

次に、希フッ酸などの表面処理により多結晶シリコン膜１５ａ上の自然酸化膜を除去した後、Ａｌ膜２０を３０ｎｍスパッタ法により成膜する。このときのＡｌ膜２０の膜厚は、１ｎｍ以上であることが望ましい。１ｎｍ以上でないと、十分な量のＡｌをゲート電極とゲート絶縁膜１１との界面に偏在化させることができない。一方、Ａｌ膜２０の膜厚には、Ａｌを界面偏析させるという目的から考えたときの上限は無い。しかしながら、この後の工程でＡｌを熱拡散させる際、あまりにもＡｌ膜２０の膜厚が厚いと、ゲート電極のモフォロジーが悪くなる可能性があるため、５０ｎｍ以下であることが望ましく、より望ましくは３０ｎｍ以下が良い。

その後、４５０℃、３０分の熱処理を行うことで、Ａｌが多結晶シリコン膜１５ａの結晶粒界を伝って、ゲート絶縁膜１１との界面に偏析層１５ｃが形成される（図１参照）。この熱処理工程は、熱処理温度にも依存するが、１０秒以上１時間以下行うことが好ましい。１時間以上と長時間であると、生産性の観点から製造コストを増大させてしまう。１０秒以下であると、素子によっては、界面にＮｉが十分に拡散していないものが存在する。温度範囲としては３００℃以上６００℃以下である必要がある。３００℃より小さいと、Ａｌの拡散速度が遅く生産コストを増大させ、６００℃より大きいと、ゲート絶縁膜１１との界面においてゲート絶縁膜１１にダメージを与え、デバイスの信頼性を劣化させる。また、上記熱処理が高温又は長時間化の場合には、Ａｌ膜２０の膜厚を薄くする必要がある。これは、４５０℃以上の熱処理条件ではＡｌ膜２０と多結晶シリコン膜１５ａとの界面において形成される、ＡｌとＳｉの合金層が、次工程の酸溶液でのＡｌ膜２０のエッチングの際に同時に剥がれてしまい、ゲート高さが低くなるからである。その結果、ゲート電極の高抵抗化を招いてしまう。また、そのゲート電極の上部の剥がれを抑制するために、Ａｌの拡散熱処理を２段階に分けて行うことが有効である。具体的には、まず、Ａｌ膜２０の成膜後の熱処理温度を４５０℃以下で行うことで、Ａｌをゲート電極の上部の多結晶シリコンの結晶粒界に浸透させる。その後、多結晶シリコン膜１５ａ上に残っているＡｌ膜２０を酸溶液によりエッチングし、その後、更に２回目の熱処理を行うことでＡｌをゲート絶縁膜１１との界面まで十分に拡散させる。こうすることで、余剰のＡｌとゲート電極上部のＳｉとの反応を抑制し、Ａｌを多結晶シリコン膜中へ添加することが可能となり、ゲート電極の高さの低下を抑制しつつＡｌの界面偏析層を形成可能になる。Ａｌ以外の他の金属元素を添加する場合も同様に、金属の多結晶中への拡散を生じつつ、界面でのＳｉとの反応を抑制できる熱処理温度をそれぞれの金属材料に対して選択すればよい。

Ａｌの拡散熱処理後、酸溶液処理によりゲート電極の上部およびそれ以外の層間絶縁膜上に残留しているＡｌ膜２０を硫酸過水溶液で剥離する。Ａｌの選択エッチングは、その他Ａｌを溶解し、多結晶シリコン膜が耐性のある溶液であれば、硫酸過水溶液以外の酸溶液を用いることができる。こうして、図１に示す第１実施形態の半導体装置の構造が得られる。また、その後、ゲート電極の上部にＮｉＳｉ層を形成するために、Ｎｉを１０ｎｍ堆積し、４５０℃、１分の熱処理を行い、未反応のＮｉを硫酸過水溶液で剥離することで、図２に示す変形例による半導体装置の構造が得ることができる。別の解決手段としては、次工程の多結晶シリコン膜上にＮｉＳｉ層を形成した後に、その上部にＡｌ層を堆積し、同様の４５０℃程度の熱処理を行うことが有効である。ＮｉＳｉ層とＡｌ層との界面では、Ｓｉの面密度が多結晶シリコンの半分であるので、上記Ａｌ−Ｓｉ混晶の形成が生じにくく、かつＮｉＳｉ層は硫酸過水溶液などのＡｌエッチング溶液に対する耐性が強いため、ＮｉＳｉ層がゲート電極の上部にあることでゲート電極の内部に浸透したＡｌが剥離されることを防ぐことが可能である。この方法は、多結晶シリコンからなるゲート電極上にＳｉＮ層を形成しないことで容易に実現できる。

以上説明したように、本実施形態によれば、製造方法の煩雑化を抑制し、ばらつきを抑え制御性よく適切なしきい値およびゲート電極の空乏化の抑制を実現可能な半導体装置およびその製造方法を提供することができる。

（第２実施形態）
次に、本発明の第２実施形態による半導体装置を説明する。

本実施形態の半導体装置は、ｐチャネルＭＩＳＦＥＴであって、ゲート長方向の断面を図１０に示す。

本実施形態のＭＩＳＦＥＴは、図１０に示すように、ｎ型シリコン基板３にｎ型のソース領域９ａおよびドレイン領域９ｂが離間して形成されている。ソース領域９ａはシリコン基板３との接合深さの深い不純物領域９ａ_１と、接合深さの浅い不純物領域（エクステンション領域）９ａ_２とからなっている。また、ドレイン領域９ｂはシリコン基板２との接合深さの深い不純物領域９ｂ_１と、接合深さの浅いエクステンション領域９ｂ_２とからなっている。ソース領域９ａとドレイン領域９ｂとの間のシリコン基板３の領域がチャネル領域７となる。チャネル領域７上にゲート絶縁膜１１が形成されている。このゲート絶縁膜１１は、ＨｆＳｉＯＮ膜であって、その物理膜厚は５ｎｍ以下が望ましい。ゲート絶縁膜１１上にはゲート電極１６が形成されている。なお、ソース領域９ａおよびドレイン領域９ｂ上にはＮｉシリサイド層（ＮｉＳｉ層）１３ａ、１３ｂが形成されている。そして、Ｎｉシリサイド層１３ａ、１３ｂとゲート電極１６と電気的に絶縁するためにゲート電極１６の側部には絶縁体からなるゲート側壁１４が設けられている。

ゲート電極１６は、Ａｕを含む多結晶シリコン膜１６ａを有しており、この多結晶シリコン膜１６ａの結晶粒界にＡｕ部１６ｂが偏析析出され、ゲート絶縁膜１１との界面のゲート電極側の第１原子層１６ｃには、第１原子層全体に対する組成比が５０原子％以上のＡｕが存在している。ゲート電極１６のゲート絶縁膜１１からの高さは４０ｎｍである。なお、本実施形態においては、ゲート絶縁膜１１とゲート電極１６から成るゲート構造のソース領域９ａとドレイン領域９ｂとの間の長さ（ゲート長）は、４０ｎｍ以下が好ましい。

また、図１１に示すように、ゲート電極１６の上部にＮｉＳｉ層１３ｃが形成されていてもよい。この場合、ゲート電極１６の、ゲート絶縁膜１１からのトータルの高さが４４ｎｍであり、ＮｉＳｉ層１３ｃの層厚は２２ｎｍである。このようにゲート電極１６の上部をシリサイド層とすることにより、ゲート電極のシート抵抗が低減される。

本実施形態では、ゲート絶縁膜１１との界面のゲート電極側の第１原子層の構成元素の少なくとも５０原子％はＡｕであり、ｐチャネルＭＩＳトランジスタに好ましいミッドギャップより大きな実効仕事関数Φｅｆｆ（＝５．０ｅＶ）を有する。特に、高速動作用の低閾値電圧で動作するｐ型ＭＩＳトランジスタでは、４．８ｅＶ以上の実効仕事関数Φｅｆｆであれば、０．５ｅＶ以下の低閾値電圧が容易に実現できる。

図１２は、第１実施形態で説明した図４と同じ方法により抽出した、ゲート電極の仕事関数と、ゲート絶縁膜１１との界面のゲート電極側の第１原子層におけるＡｕの組成比との関係を示す図である。図１２中には、上記界面の電極側にＳｉおよびＡｕが存在する場合と、ＡｌとＡｕが存在する場合の実効仕事関数Φｅｆｆの変化を示いている。Ｓｉはｎ^＋Ｓｉを用いた。Ｓｉ−Ａｌ系の場合と同様にＳｉ−Ａｕ系においては、Ａｕ組成比が１０％以下の領域では、Ａｕ組成比の増加に伴い急激にＡｕの真空仕事関数まで、実効仕事関数Φｅｆｆが高くなり、Ａｕ組成比が２０％以上の領域では、実効仕事関数ΦｅｆｆはＡｕの真空仕事関数値を安定的に示すことがわかる。これは、第１実施形態の場合と同様に電子状態密度の違いに起因するものであり、本構造を用いることで、金属ゲート電極に異種金属を添加する場合よりも少ない添加量で、容易にかつ安定的に実効仕事関数Φｅｆｆ値を添加元素の真空仕事関数の値に制御することができる。本実施形態では、Ａｕを多結晶シリコンのゲート電極中に添加する金属元素として用いた。しかし、シリコンの価電子帯のエネルギー準位Ｅｖに相当する真空仕事関数を、ゲート電極とゲート絶縁膜との界面の電極側の第１原子層に配置することで、本実施形態と同様の効果を得ることができる。

また、上記界面に配置する添加金属の量は実効仕事関数Φｅｆｆの制御と金属ゲートとしてゲート電極の空乏化現象を抑えることができるのに十分な量を鑑みて、その両方に対して十分効果のある量の金属を界面に添加すればよい。第１実施形態の場合と同様に、第１原子層のＡｕの組成比が５０％未満の場合には、それらの元素が金属的な振る舞いをするように、第２層原子以降にも同等の濃度のＡｕを添加することが望ましい。すなわち、ゲート絶縁膜１１とゲート電極１６との界面のゲート電極側の第１原子層には、Ａｕの組成比が５０原子％以上９９原子％以下であることが好ましい。また、上記第１原子層におけるＡｕの組成比が２原子％以上５０原子％未満である場合には、第１原子層におけるＡｕの組成比をｘ原子％とすると、第２原子層におけるＡｕの組成比を（１００−ｘ）原子％以上で９８原子％以下にすることが好ましい。すなわち、第１原子層におけるＡｕの組成比が２原子％以上５０原子％未満である場合には、第２原子層におけるＡｕの組成比は５０原子％以上で９８原子％以下であることが好ましい。

また、本実施形態のように、Ａｕをゲート電極中の多結晶シリコンの結晶粒界面にも析出させることで、ゲート電極に電圧が印加される際の電流パスが生じゲート電極の電気抵抗を下げることが可能となる。

本実施形態は、ゲート電極の構造を制御することにより、上記界面の実効仕事関数Φｅｆｆを制御するものであり、その効果はゲート絶縁膜種に依存しない。したがって、第１実施形態の場合と同様に、ＨｆＳｉＯＮ以外のゲート絶縁膜種としては、例えば、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、ＴｉＯ_２、Ｌａ_２Ｏ_５、ＣｅＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＳｒＴｉＯ_３、Ｐｒ_２Ｏ_３等の高誘電体を用いることができる。但し、それぞれの材料において上記のアモルファス乃至エピタキシャル構造を実現するために、シリコン酸化物に金属イオンを混ぜた材料であるシリケートも有効であるし、ＬａＡｌ酸化物のような、それらの材料を組み合わせたものでもよい。各世代のトランジスタ及びその製造工程で必要な耐熱性を有する材料を適宜選択して用いればよい。以下の実施形態でも、ゲート絶縁膜としてはＨｆＳｉＯＮ膜を用いるが、特に断らない限り高誘電体絶縁膜に置き換えることは無論有効である。高誘電体絶縁膜としては、例えば、ＬＳＩ製造工程を通して非晶質状態を維持するＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＡｌＯＮ、ＨｆＡｌＯ、ＨｆＯＮ、ＬａＡｌＯ、ＬａＨｆＯなどの材料が最も望ましい。後の工程でＡｕをゲート絶縁膜との界面に偏析させる際、Ａｕをゲート絶縁膜に浸透させにくい性質を有しているためである。ゲート絶縁膜へのＡｕの浸透は、ゲート絶縁膜のリーク電流の増加、長期信頼性の劣化などの性能劣化につながる。

また、図１１に示す変形例の半導体装置において、ゲート電極１６の高さ、すなわち多結晶シリコン膜とＮｉＳｉ層の膜厚の合計については、１００ｎｍ以下が好ましく、ゲート長の縮小に応じて低くする必要がある。また、低すぎる場合にもゲート電極として必要とされるシート抵抗値を満たさずにデバイス特性の劣化を招くため、それぞれのデバイス技術世代に応じて必要とされるシート抵抗を達成するのに必要な高さを保持する必要があり、少なくとも２０ｎｍ以上の高さは必要である。また、ゲート電極１６の多結晶シリコンの結晶粒サイズに至っても、実効仕事関数Φｅｆｆのばらつきの観点からゲート長の１／２以下の粒サイズが好ましい。

本実施形態の半導体装置は、Ａｌ膜の代わりＡｕ膜を成膜する以外は、第１実施形態の製造方法と同様の工程を用いて製造することができる。但しその際に、熱処理条件等をＡｕの拡散に最適な条件に変更する必要がある。

図１３は、多結晶シリコン膜とＨｆＳｉＯＮ膜のゲート構造上にＡｕを３０ｎｍ堆積させ、４５０℃、３０分間の熱処理を行った後の、Ａｕの深さ方向の分布を示す図である。分析は二次イオン質量分析法（ＳＩＭＳ）を用い、分析に際しては、Ｓｉ基板側から分析を行った。上記条件の熱処理により、多結晶シリコン膜中にＡｕが拡散し、ＨｆＳｉＯＮ膜との界面付近に１×１０^２２ｃｍ^−３程度の高濃度にＡｕが分布していることが確認できた。これにより、本実施形態の構造を実現できていることがわかる。

本実施形態では、Ａｕを多結晶シリコン膜中に添加する金属元素として用いたが、Ｓｉのミッドギャップより大きな真空仕事関数を有する金属元素をゲート電極とゲート絶縁膜との界面のゲート電極側の第１原子層に配置することで、本実施形態と同様の効果を得ることができる。具体的な金属としては、Ｒｕ、Ｐｄ、Ｔｅ、Ｒｅ、Ｗ、Ｉｒ、Ｐｔ等を用いることができる。

以上説明したように、本実施形態によれば、製造方法の煩雑化を抑制し、ばらつきを抑え制御性よく適切なしきい値およびゲート電極の空乏化の抑制を実現可能な半導体装置およびその製造方法を提供することができる。

（第３実施形態）
次に、本発明の第３実施形態による半導体装置を、図１４を参照して説明する。本実施形態の半導体装置は、ＣＭＩＳＦＥＴであって、そのゲート長方向の断面を図１４に示す。

本実施形態のＣＭＩＳＦＥＴは、ｐ型のシリコン基板２に設けられたｐウェル領域４ａに図２に示す第１実施形態の変形例によるｎチャネルＭＩＳＦＥＴが形成され、シリコン基板２に設けられたｎウェル領域４ｂに図１１に示す第２実施形態の変形例によるｐチャネルＭＩＳＦＥＴが形成された構成となっている。なお、ｐウェル領域４ａとｎウェル領域４ｂとは例えばＳｉＯ２からなる素子分離領域１００によって電気的に絶縁されている。

本実施形態では、導電型に応じて閾値電圧を最適にすることができるように実効仕事関数Φｅｆｆが異なるゲート電極構造を有している。こうすることでＣＭＩＳデバイスの高速動作が実現できる。その制御性の改善に関しては、第１および第２実施形態で説明酢多通りである。

図１５に本実施形態の変形例によるＣＭＩＳＦＥＴのゲート長方向の断面を示す。本変形例は、図１４に示す本実施形態のＣＭＩＳＦＥＴのゲート電極１６をゲート電極１７に置き換えた構成となっている。ゲート電極１７は、タングステン膜１７ａからなっている。

本変形例のように、第１および第２実施形態で説明した電極構造を有するトランジスタの一方と、他の金属材料及び構造を有する他方の導電方のトランジスタ構造を組み合わせてＣＭＩＳデバイスを構成することも可能である。

以上説明したように、本実施形態によれば、製造方法の煩雑化を抑制し、ばらつきを抑え制御性よく適切なしきい値およびゲート電極の空乏化の抑制を実現可能な半導体装置およびその製造方法を提供することができる。

以上、本発明の実施形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。

第１実施形態によるｎ−ＭＩＳＦＥＴのゲート長方向の断面図。 第１実施形態の変形例によるｎ−ＭＩＳＦＥＴのゲート長方向の断面図。 第１実施形態のゲート構造を有するＭＩＳキャパシタの容量―電圧（Ｃ−Ｖ）特性を示す図。 ゲート電極の仕事関数と、ゲート絶縁膜との界面のゲート電極側の第１原子層のＡｌ組成比との関係を示す図。 多結晶シリコン膜／ＨｆＳｉＯＮ膜／Ｓｉチャネルの積層構造のＨＡＡＤＦ−ＳＴＥＭによる分析した写真。 図４に示す多結晶シリコン膜／ＨｆＳｉＯＮ膜との界面近傍をＴＥＭ−ＥＥＬＳ分析によってラインスキャンした場合のエネルギーロススペクトルを示す図。 ＨｆＳｉＯＮ膜と多結晶シリコン膜との界面にＡｌ_２Ｏ_３層が存在する場合と存在しない場合のＭＩＳキャパシタのＣ−Ｖ特性を示す図。 ＳｉＯＮ膜とＮｉＳｉ膜との界面にＡｌを偏析させた場合とさせない場合のＭＩＳキャパシタのＣ−Ｖ特性を示す図。 第１実施形態のｎ−ＭＩＳＦＥＴの製造方法を説明する断面図。 第２実施形態によるｐ−ＭＩＳＦＥＴのゲート長方向の断面図。 第２実施形態の変形例によるｐ−ＭＩＳＦＥＴのゲート長方向の断面図。 ゲート電極の仕事関数と、ゲート絶縁膜との界面のゲート電極側の第１原子層のＡｕ組成比との関係を示す図。 多結晶シリコン膜とＨｆＳｉＯＮ膜の積層構造にＡｕ膜を堆積し、熱処理した場合のＡｕの深さ方向の分布を示す図。 第３実施形態によるＣＭＩＳＦＥＴのゲート長方向の断面図。 第３実施形態の変形例によるＣＭＩＳＦＥＴのゲート長方向の断面図。

符号の説明

２ ｐ型シリコン基板
３ ｎ型シリコン基板
４ａ ｐウェル領域
４ｂ ｎウェル領域
５ チャネル領域
６ａ ｎ型ソース領域
６ａ_１ 不純物領域
６ａ_２ エクステンション領域
６ｂ ｎ型ドレイン領域
６ｂ_１ 不純物領域
６ｂ_２ エクステンション領域
７ チャネル領域
９ａ ｎ型ソース領域
９ａ_１ 不純物領域
９ａ_２ エクステンション領域
９ｂ ｎ型ドレイン領域
９ｂ_１ 不純物領域
９ｂ_２ エクステンション領域
１１ ゲート絶縁膜（ＨｆＳｉＯＮ膜）
１３ａ、１３ｂ シリサイド層
１４ ゲート側壁
１５ ゲート電極
１５ａ 多結晶シリコン膜
１５ｂ Ａｌ部
１５ｃ 偏析したＡｌ（第１原子層）
１６ ゲート電極
１６ａ 多結晶シリコン膜
１６ｂ Ａｌ部
１６ｃ 偏析したＡｌ（第１原子層）
１７ ゲート電極
１７ａ タングステン膜

Claims (13)

1. ｐ型半導体基板と、
   前記ｐ型半導体基板に離間して形成された第１ソース領域および第１ドレイン領域と、
   前記第１ソース領域および第１ドレイン領域との間の前記ｐ型半導体基板上に形成された第１ゲート絶縁膜と、
   前記第１ゲート絶縁膜上に形成され、母相が多結晶シリコンであり、その結晶粒界と前記第１ゲート絶縁膜との界面の少なくとも第１原子層に真空仕事関数がシリコンのミッドギャップより小さい金属状態の第１金属元素を含有する第１ゲート電極と、
   を有するｎチャネルＭＩＳＦＥＴと、
   を備えたことを特徴とする半導体装置。
2. 前記第１金属元素はＡｌであることを特徴とする請求項１記載の半導体装置。
3. 前記第１原子層における前記Ａｌの組成比は５０原子％以上、９９原子％以下であることを特徴とする請求項２記載の半導体装置。
4. 前記第１原子層における前記Ａｌの組成比が２原子％以上、５０原子％未満であり、第２原子層における前記Ａｌの組成比は５０原子％以上、９８原子％以下であることを特徴とする請求項２記載の半導体装置。
5. 前記第１ゲート電極の多結晶シリコンの結晶粒界に前記第１金属元素が存在していることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
6. 前記ｐ型半導体基板に形成され前記ｎチャネルＭＩＳＦＥＴが形成された領域とは素子分離されたｎ型半導体領域と、
   前記ｎ型半導体基板に離間して形成された第２ソース領域および第２ドレイン領域と、
   前記第２ソース領域および第２ドレイン領域との間の前記ｎ型半導体基板上に形成された第２ゲート絶縁膜と、
   前記第２ゲート絶縁膜上に形成され、母相が多結晶シリコンであり、その結晶粒界と前記第２ゲート絶縁膜との界面の少なくとも第１原子層に真空仕事関数がシリコンのミッドギャップより大きな金属状態の第２金属元素を含有する第２ゲート電極と、
   を有するｐチャネルＭＩＳＦＥＴと、
   を備えたことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
7. ｎ型半導体基板と、
   前記ｎ型半導体基板に離間して形成された第２ソース領域および第２ドレイン領域と、
   前記第２ソース領域および第２ドレイン領域との間の前記ｎ型半導体基板上に形成された第２ゲート絶縁膜と、
   前記第２ゲート絶縁膜上に形成され、母相が多結晶シリコンであり、その結晶粒界と前記第２ゲート絶縁膜との界面の少なくとも第１原子層に真空仕事関数がシリコンのミッドギャップより大きな金属状態の第２金属元素を含有する第２ゲート電極と、
   を有するｐチャネルＭＩＳＦＥＴと、
   を備えたことを特徴とする半導体装置。
8. 前記第２ゲート電極側の前記第１原子層に含まれる第２金属元素はＡｕであることを特徴とする請求項６または７記載の半導体装置。
9. 前記第１原子層における前記Ａｕの組成比は５０原子％以上、９９原子％以下であることを特徴とする請求項８記載の半導体装置。
10. 前記第１原子層における前記Ａｕの組成比が２原子％以上、５０原子％未満であり、第２原子層における前記Ａｕの組成比は５０原子％以上、９８原子％以下であることを特徴とする請求項８記載の半導体装置。
11. ｐ型半導体基板上に、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、多結晶シリコン膜を形成する工程と、
    前記多結晶シリコン膜および前記ゲート絶縁膜をパターニングして、ゲート電極形状に前記多結晶シリコン膜および前記ゲート絶縁膜を加工し、ゲート電極を形成する工程と、
    前記ゲート電極の両側の前記半導体基板にソース領域およびドレイン領域を形成する工程と、
    前記ゲート電極、前記ソース領域、およびドレイン領域を覆う層間絶縁膜を成膜する工程と、
    前記ゲート電極の上部のみ露出させる工程と、
    前記ゲート電極の前記上部を覆うＡｌ膜を成膜する工程と、
    熱処理することによりＡｌを前記多結晶シリコン膜と前記ゲート絶縁膜との界面に到達させる工程と、
    を備えたことを特徴とする半導体装置の製造方法。
12. ｎ型半導体基板上に、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、多結晶シリコン膜を形成する工程と、
    前記多結晶シリコン膜および前記ゲート絶縁膜をパターニングして、ゲート電極形状に前記多結晶シリコン膜および前記ゲート絶縁膜を加工し、ゲート電極を形成する工程と、
    前記ゲート電極の両側の前記半導体基板にソース領域およびドレイン領域を形成する工程と、
    前記ゲート電極、前記ソース領域、およびドレイン領域を覆う層間絶縁膜を成膜する工程と、
    前記ゲート電極の上部のみ露出させる工程と、
    前記ゲート電極の前記上部を覆うＡｕ膜を成膜する工程と、
    熱処理することによりＡｕを前記多結晶シリコン膜と前記ゲート絶縁膜との界面に到達させる工程と、
    を備えたことを特徴とする半導体装置の製造方法。
13. 前記層間絶縁膜を形成する前に、
    前記ゲート電極、前記ソース領域、およびドレイン領域を覆うＮｉ膜を形成する工程と、
    熱処理することにより、前記ゲート電極、前記ソース領域、およびドレイン領域上にＮｉＳｉを同時に形成する工程と、
    を備えたことを特徴とする請求項１１または１２記載の半導体装置の製造方法。