JP2011014690A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2011014690A JP2011014690A JP2009156969A JP2009156969A JP2011014690A JP 2011014690 A JP2011014690 A JP 2011014690A JP 2009156969 A JP2009156969 A JP 2009156969A JP 2009156969 A JP2009156969 A JP 2009156969A JP 2011014690 A JP2011014690 A JP 2011014690A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- metal film
- semiconductor device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を備えたCMISFETの性能を向上させる。
【解決手段】高誘電率ゲート絶縁膜として機能するHf含有絶縁膜4a,4b上にメタルゲート電極であるゲート電極GE1,GE2が形成され、ゲート電極GE1,GE2は、金属膜7a,7b,7cの積層膜からなる金属膜7とその上のシリコン膜8との積層構造を有している。金属膜7の最下層の金属膜7aは、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜または窒化タングステン膜からなり、金属膜7bは、ハフニウム膜、ジルコニウム膜またはアルミニウム膜からなり、金属膜7cは、金属膜7aと同種の材料からなる膜である。
【選択図】図1
【解決手段】高誘電率ゲート絶縁膜として機能するHf含有絶縁膜4a,4b上にメタルゲート電極であるゲート電極GE1,GE2が形成され、ゲート電極GE1,GE2は、金属膜7a,7b,7cの積層膜からなる金属膜7とその上のシリコン膜8との積層構造を有している。金属膜7の最下層の金属膜7aは、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜または窒化タングステン膜からなり、金属膜7bは、ハフニウム膜、ジルコニウム膜またはアルミニウム膜からなり、金属膜7cは、金属膜7aと同種の材料からなる膜である。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、高誘電率ゲート絶縁膜およびメタルゲート電極を有するMISFETを備えた半導体装置およびその製造技術に適用して有効な技術に関する。
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、MISFET(Metal Insulator Semiconductor Field Effect Transistor)を形成することができる。ゲート電極としては、ポリシリコン膜を使用することが一般的である。
しかしながら、近年、MISFET素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
また、MISFET素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、MISFETのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料(高誘電率材料)を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
特開2007−208260号公報(特許文献1)には、二重仕事関数金属ゲートスタックを備えるCMOS半導体装置に関する技術が記載されている。
特開2004−221115号公報(特許文献2)には、積層型のゲート電極を有する半導体装置に関する技術が記載されている。
特開2000−347221号公報(特許文献3)には、TFTのゲートおよび電極に関する技術が記載されている。
特表2007−505482号公報(特許文献4)には、金属ゲート構造に関する技術が記載されている。
本発明者の検討によれば、次のことが分かった。
一般に、金属窒化物や金属炭化物のような金属化合物は、単体金属(純金属)に比べて安定であるため、メタルゲート電極を構成する金属膜としては、高誘電率ゲート絶縁膜と不要な反応を生じないように、窒化金属膜や炭化金属膜を用いることが好ましい。
しかしながら、メタルゲート電極を構成する金属膜として単に金属化合物膜(窒化金属膜または炭化金属膜)を用いただけでは、次のような課題が生じることが、本発明者の検討により分かった。
すなわち、金属化合物膜(窒化金属膜または炭化金属膜)は、単体金属膜(純金属膜)に比べて安定であるが、成膜工程などで膜中に酸素などの不純物が混入するのを完全に防止することは困難である。また、金属化合物膜の成膜後に、その金属化合物膜の表面が酸化される可能性もある。この金属化合物膜中に混入した酸素(表面が酸化されて導入された酸素も含む)は、ソース・ドレイン形成用のイオン注入後に行なう活性化アニールのような高温の熱処理工程において、ゲート絶縁膜中やあるいは基板領域(半導体基板の一部)へと拡散して、ゲート絶縁膜の膜厚増加を引き起こすことが本発明者の検討により分かった。これは、ゲート絶縁膜として高誘電率絶縁膜を用いた場合、そのゲート絶縁膜のEOT(Equivalent Oxide Thickness:等価酸化膜厚)を増加させてしまう。また、金属化合物膜中への酸素の混入量や、金属化合物膜中に混入した酸素がゲート絶縁膜(あるいは基板領域)へ拡散する量は、厳密に制御することは困難であるため、金属化合物膜中に混入した酸素がゲート絶縁膜(あるいは基板領域)へ拡散したことによるゲート絶縁膜の膜厚の増加量は制御が困難であり、ゲート絶縁膜の膜厚(EOT)のばらつきを招いてしまう。メタルゲート電極を有するMISFETを備えた半導体装置の更なる性能向上を図るためには、このようなゲート絶縁膜の膜厚増加や、ゲート絶縁膜の膜厚のばらつきを抑制することが望まれる。
本発明の目的は、メタルゲート電極を有するMISFETを備えた半導体装置において、性能向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、MISFETのメタルゲート電極が、最下層の第1金属膜と、前記第1金属膜上に形成された第2金属膜と、前記第2金属膜上に形成された第3金属膜とを有し、前記第1金属膜は、窒化金属膜または炭化金属膜であり、前記第2金属膜は、ハフニウム膜、ジルコニウム膜またはアルミニウム膜であり、前記第3金属膜は、前記第1金属膜と同種の材料からなるものである。
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板上にMISFETのゲート絶縁膜用の第1絶縁膜を形成する工程、前記第1絶縁膜上に第1金属膜を形成する工程、前記第1金属膜上に第2金属膜を形成する工程、前記第2金属膜上に第3金属膜を形成する工程、前記第3金属膜、前記第2金属膜および前記第1金属膜をパターニングして、前記MISFET用のメタルゲート電極を形成する工程を有する。そして、前記第1金属膜は、窒化金属膜または炭化金属膜であり、前記第2金属膜は、ハフニウム膜、ジルコニウム膜またはアルミニウム膜であり、前記第3金属膜は、前記第1金属膜と同種の材料からなるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
本実施の形態の半導体装置を図面を参照して説明する。
本実施の形態の半導体装置を図面を参照して説明する。
図1は、本発明の一実施の形態である半導体装置、ここではCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)を有する半導体装置の要部断面図である。
図1に示されるように、本実施の形態の半導体装置は、半導体基板1のnMIS形成領域1Aに形成されたnチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor:MIS型電界効果トランジスタ)Qnと半導体基板1のpMIS形成領域1Bに形成されたpチャネル型MISFETQpとを有している。
すなわち、p型の単結晶シリコンなどからなる半導体基板1は、素子分離領域2によって規定されて互いに電気的に分離されたnMIS形成領域(第1領域)1AおよびpMIS形成領域(第2領域)1Bを有しており、nMIS形成領域1Aの半導体基板1にp型ウエルPWが形成され、pMIS形成領域1Bの半導体基板1にn型ウエルNWが形成されている。nMIS形成領域1Aのp型ウエルPWの表面上には、nチャネル型MISFET(第1MISFET)Qnのゲート絶縁膜として機能するHf含有絶縁膜(第1ゲート絶縁膜)4aを介して、nチャネル型MISFETQnのゲート電極(メタルゲート電極)GE1が形成されている。また、pMIS形成領域1Bのn型ウエルNWの表面上には、pチャネル型MISFET(第2MISFET)Qpのゲート絶縁膜として機能するHf含有絶縁膜(第2ゲート絶縁膜)4bを介して、pチャネル型MISFETQpのゲート電極(メタルゲート電極)GE2が形成されている。
また、Hf含有絶縁膜4aおよびHf含有絶縁膜4bは、半導体基板1(p型ウエルPWおよびn型ウエルNW)の表面(シリコン面)上に直接的に形成する(すなわち界面層3を省略する)こともできるが、Hf含有絶縁膜4aおよびHf含有絶縁膜4bと半導体基板1(p型ウエルPWおよびn型ウエルNW)との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層(絶縁層、絶縁膜)3を設けることもできる。酸化シリコンまたは酸窒化シリコンからなる界面層3を設けることで、ゲート絶縁膜と半導体基板(のシリコン面)の界面をSiO2/Si(またはSiON/Si)構造にし、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
Hf含有絶縁膜4aとHf含有絶縁膜4bとは、それぞれ酸化シリコンよりも誘電率(比誘電率)が高い絶縁材料膜、いわゆるHigh−k膜(高誘電率膜)である。なお、本願において、High−k膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、酸化シリコン(SiOx、代表的にはSiO2)よりも誘電率(比誘電率)が高い膜を意味する。
nチャネル型MISFETQnのゲート絶縁膜(高誘電率ゲート絶縁膜)として機能するHf含有絶縁膜4aとpチャネル型MISFETQpのゲート絶縁膜(高誘電率ゲート絶縁膜)として機能するHf含有絶縁膜4bとは、Hf(ハフニウム)とO(酸素)とを主成分として含有する絶縁材料からなり、更にN(窒素)とSi(シリコン、ケイ素)の一方または両方を含有することもできる。窒素を含有すれば、リーク電流の更なる低減を図ることができる。従って、Hf含有絶縁膜4a,4bは、Hf(ハフニウム)とO(酸素)とを主成分として含有する高誘電率ゲート絶縁膜であり、HfO膜(酸化ハフニウム膜またはハフニウムオキサイド膜、代表的なのはHfO2膜)、HfON膜(酸窒化ハフニウム膜またはハフニウムオキシナイトライド膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)、またはHfSiO膜(ハフニウムシリケート膜)などを用いることができる。
しかしながら、nチャネル型MISFETQnの低しきい値化を図るために、nチャネル型MISFETQnの高誘電率ゲート絶縁膜として機能するHf含有絶縁膜4aは、希土類元素(特に好ましくはLa(ランタン))を含有していることが好ましい。また、pチャネル型MISFETQpの低しきい値化を図るために、pチャネル型MISFETQpの高誘電率ゲート絶縁膜として機能するHf含有絶縁膜4bは、Alを含有していることが好ましい。なお、MISFETの低しきい値化とは、そのMISFETのしきい値(しきい値電圧)の絶対値を低くすることに対応する。
なお、本願において、希土類または希土類元素とは、ランタン(La)からルテチウム(Lu)までのランタノイドに、スカンジウム(Sc)およびイットリウム(Y)を加えたものを言うものとする。また、Hfを含有するゲート絶縁膜をHf系ゲート絶縁膜と称するものとする。
従って、Hf含有絶縁膜4aとしては、Hf含有絶縁膜4aが含有する希土類元素をLnと表記すると、HfLnO膜、HfLnON膜、HfLnSiON膜またはHfLnSiO膜を用いることが、より好ましい。また、Hf含有絶縁膜4bとしては、HfAlO膜、HfAlON膜、HfAlSiON膜またはHfAlSiO膜を用いることが、より好ましい。また、nチャネル型MISFETQnの低しきい値化を図るためにHf含有絶縁膜4aが含有する希土類元素は、La(ランタン)が特に好ましいため、Hf含有絶縁膜4aは、特に好ましくは、HfLaO膜、HfLaON膜、HfLaSiON膜またはHfLaSiO膜である。
ここで、HfO膜は、ハフニウム(Hf)と酸素(O)とで構成された絶縁材料膜であり、HfON膜は、ハフニウム(Hf)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfSiON膜は、ハフニウム(Hf)とシリコン(ケイ素、Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfSiO膜は、ハフニウム(Hf)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。また、HfLnO膜は、ハフニウム(Hf)と希土類元素(Ln)と酸素(O)とで構成された絶縁材料膜であり、HfLnON膜は、ハフニウム(Hf)と希土類元素(Ln)と酸素(O)と窒素(N)とで構成された絶縁材料膜である。また、HfLnSiON膜は、ハフニウム(Hf)と希土類元素(Ln)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfLnSiO膜は、ハフニウム(Hf)と希土類元素(Ln)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。また、HfLaO膜は、ハフニウム(Hf)とランタン(La)と酸素(O)とで構成された絶縁材料膜であり、HfLaON膜は、ハフニウム(Hf)とランタン(La)と酸素(O)と窒素(N)とで構成された絶縁材料膜である。また、HfLaSiON膜は、ハフニウム(Hf)とランタン(La)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfLaSiO膜は、ハフニウム(Hf)とランタン(La)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。また、HfAlO膜は、ハフニウム(Hf)とアルミニウム(Al)と酸素(O)とで構成された絶縁材料膜であり、HfAlON膜は、ハフニウム(Hf)とアルミニウム(Al)と酸素(O)と窒素(N)とで構成された絶縁材料膜である。また、HfAlSiON膜は、ハフニウム(Hf)とアルミニウム(Al)とシリコン(Si)と酸素(O)と窒素(N)とで構成された絶縁材料膜であり、HfAlSiO膜は、ハフニウム(Hf)とアルミニウム(Al)とシリコン(Si)と酸素(O)とで構成された絶縁材料膜である。
なお、HfLaSiON膜と表記した場合、HfLaSiON膜におけるHfとLaとSiとOとNの原子比は1:1:1:1:1に限定されるものではない。このことは、HfO膜、HfON膜、HfSiON膜、HfSiO膜、HfLnO膜、HfLnON膜、HfLnSiON膜、HfLnSiO膜、HfAlO膜、HfAlON膜、HfAlSiON膜、HfAlSiO膜、HfLaO膜、HfLaON膜、HfLaSiON膜、HfLaSiO膜、TiN膜、TaN膜、WN膜、TiC膜、TaC膜およびWC膜などについても同様である。
ゲート電極GE1,GE2は、ゲート絶縁膜(ここではHf含有絶縁膜4a)に接する金属膜(金属層、メタルゲート膜)7と、この金属膜7上のシリコン膜8との積層膜で構成されている。この金属膜7は、複数層が積層された積層構造を有している。具体的には、金属膜7は、最下層の金属膜(金属化合物膜、第1金属膜)7aと、この金属膜7a上の金属膜(第2金属膜)7bと、この金属膜7b上の金属膜(金属化合物膜、第3金属膜)7cとを有しており、これらの金属膜7a,7b,7cの積層膜からなる。
金属膜7を構成する金属膜7a,7b,7cのうち、最下層の金属膜7aは窒化金属または炭化金属からなる膜であり、その上の金属膜7bは金属化合物ではなく単体金属(純金属)からなる膜であり、その上の金属膜7cは、窒化金属または炭化金属からなる膜である。金属膜7aと金属膜7cとは、同種の材料(金属化合物)からなる膜であることが好ましい。すなわち、金属膜7は、同種の金属化合物膜である金属膜7aと金属膜7cとで、単体金属(純金属)からなる金属膜7bを挟んだ構造を有している。
金属膜7を構成する金属膜7a,7b,7cのうち、金属膜7a,7cは、窒化金属または炭化金属からなるが、好ましくは、Ti(チタン)、Ta(タンタル)またはW(タングステン)の窒化物(窒化化合物)または炭化物(炭化化合物)からなる。すなわち、金属膜7a,7cは、好ましくは、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜または炭化タングステン(WC)膜である。金属膜7aと金属膜7cとは、同種の材料(金属化合物)からなる膜であるため、金属膜7aが窒化チタン(TiN)膜であれば、金属膜7cも窒化チタン(TiN)膜であり、金属膜7aが窒化タンタル(TaN)膜であれば、金属膜7cも窒化タンタル(TaN)膜であり、金属膜7aが窒化タングステン(WN)膜であれば、金属膜7cも窒化タングステン(WN)膜である。また、金属膜7aが炭化チタン(TiC)膜であれば、金属膜7cも炭化チタン(TiC)膜であり、金属膜7aが炭化タンタル(TaC)膜であれば、金属膜7cも炭化タンタル(TaC)膜であり、金属膜7aが炭化タングステン(WC)膜であれば、金属膜7cも炭化タングステン(WC)膜である。
金属膜7を構成する金属膜7a,7b,7cのうち、金属膜7a,7cで挟まれた金属膜7bは、Hf(ハフニウム)、Zr(ジルコニウム)またはAl(アルミニウム)からなる。すなわち、金属膜7bは、ハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜である。
金属膜7bの膜厚は、金属膜7aの膜厚および金属膜7cの膜厚よりも薄いことが好ましい。そして、金属膜7a,7cの各膜厚は、1〜10nmの範囲内がより好ましく、2〜5nmの範囲内であれば更に好ましい。一方、金属膜7bの膜厚は、0.1〜10nmの範囲内がより好ましく、0.5〜2nmの範囲内であれば更に好ましい。
なお、本願において、金属膜(金属層)とは、金属伝導を示す導電膜(導電層)を言い、単体の金属膜(純金属膜)や合金膜だけでなく、金属伝導を示す金属化合物膜(窒化金属膜や炭化金属膜など)も含むものとする。このため、金属膜7a,7b,7cおよび後述の金属膜7dは、いずれも金属伝導を示す導電膜であり、金属級に抵抗率が低い。
nMIS形成領域1Aのp型ウエルPWには、nチャネル型MISFETQnのLDD(Lightly doped Drain)構造のソース・ドレイン領域として、n−型半導体領域(エクステンション領域、LDD領域)EX1とそれよりも高不純物濃度のn+型半導体領域(ソース・ドレイン領域)SD1とが形成されている。また、pMIS形成領域1Bのn型ウエルNWには、pチャネル型MISFETQpのLDD構造のソース・ドレイン領域として、p−型半導体領域(エクステンション領域、LDD領域)EX2とそれよりも高不純物濃度のp+型半導体領域(ソース・ドレイン領域)SD2とが形成されている。
ゲート電極GE1,GE2の側壁上には、絶縁体からなるサイドウォール(側壁スペーサ、側壁絶縁膜)SWが形成されている。nMIS形成領域1Aにおいて、n−型半導体領域EX1は、ゲート電極GE1に整合して形成され、n+型半導体領域SD1はゲート電極GE1の側壁上に設けられたサイドウォールSWに整合して形成されている。また、pMIS形成領域1Bにおいて、p−型半導体領域EX2は、ゲート電極GE2に整合して形成され、p+型半導体領域SD2はゲート電極GE2の側壁上に設けられたサイドウォールSWに整合して形成されている。
更に、後述の絶縁膜(層間絶縁膜)11、コンタクトホールCNT、プラグPG、ストッパ絶縁膜12、絶縁膜13および配線M1(後述の図17および図18参照)や、更に上層の多層配線構造が形成されているが、ここでは図示およびその説明は省略する。
次に、図1に示されるような本実施の形態の半導体装置の製造工程を図面を参照して説明する。
図2は、本実施の形態の半導体装置、ここではCMISFETを有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図3は、図2のステップS6の工程の一例を示す製造プロセスフロー図である。図4は、図2のステップS7の金属膜7形成工程の詳細を示す製造プロセスフロー図である。図5〜図18は、本実施の形態の半導体装置、ここではCMISFETを有する半導体装置の製造工程中の要部断面図である。
まず、図5に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1を準備(用意)する(図2のステップS1)。本実施の形態の半導体装置が形成される半導体基板1は、nチャネル型のMISFETが形成される領域であるnMIS形成領域1Aと、pチャネル型のMISFETが形成される領域であるpMIS形成領域1Bとを有している。それから、半導体基板1の主面に素子分離領域2を形成する(図2のステップS2)。素子分離領域2は酸化シリコンなどの絶縁体からなり、例えばSTI(Shallow Trench Isolation)法により形成される。例えば、半導体基板1に形成された溝(素子分離溝)に埋め込まれた絶縁膜により、素子分離領域2を形成することができる。
次に、半導体基板1のnチャネル型MISFETを形成する領域(nMIS形成領域1A)にp型ウエルPWを形成し、pチャネル型MISFETを形成する領域(pMIS形成領域1B)にn型ウエルNWを形成する(図2のステップS3)。このステップS3において、p型ウエルPWは、例えばホウ素(B)などのp型の不純物をイオン注入することなどによって形成され、n型ウエルNWは、例えばリン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどにより形成される。また、p型ウエルPWおよびn型ウエルNWの形成前または形成後に、半導体基板1の上層部に対して、後で形成されるMISFETのしきい値調整用のイオン注入(いわゆるチャネルドープイオン注入)を必要に応じて行なうこともできる。
次に、例えばフッ酸(HF)水溶液を用いたウェットエッチングなどにより半導体基板1の表面の自然酸化膜を除去することによって、半導体基板1の表面を清浄化(洗浄)する。これにより、半導体基板1(p型ウエルPWおよびn型ウエルNW)の表面(シリコン面)が露出される。
次に、図6に示されるように、半導体基板1の表面(すなわちp型ウエルPWおよびn型ウエルNWの表面)上に、酸化シリコン膜または酸窒化シリコン膜からなる界面層3を形成し(図2のステップS4)、界面層3上にHf含有絶縁膜(第1絶縁膜)4を形成する(図2のステップS5)。ステップS4において、界面層3は、例えば熱酸化法などを用いて形成することができる。ステップS5において、Hf含有絶縁膜4は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1Bの両方に形成される。このHf含有絶縁膜4は、上記nチャネル型MISFETQnおよびpチャネル型MISFETQpの高誘電率ゲート絶縁膜形成用のベースとなる絶縁膜である。
Hf含有絶縁膜4は、Hfを含有する絶縁膜であり、Hf(ハフニウム)を含有する絶縁材料からなり、好ましくはHfSiON膜(ハフニウムシリコンオキシナイトライド膜)、HfON膜(酸窒化ハフニウム膜)、HfO膜(酸化ハフニウム膜、代表的なのはHfO2膜)またはHfSiO膜(ハフニウムシリケート膜)とすることができる。従って、Hf含有絶縁膜4は、ハフニウム(Hf)に加えて、更に酸素(O)も含有しており、ハフニウム(Hf)と酸素(O)を主成分として含有する絶縁膜とみなすことができる。
Hf含有絶縁膜4がHfSiON膜の場合には、ALD(Atomic Layer Deposition:原子層堆積)法またはCVD(Chemical Vapor Deposition:化学的気相成長)法を用いてまずHfSiO膜を堆積する。それから、このHfSiO膜をプラズマ窒化処理のような窒化処理によって窒化する(すなわちHfSiO膜を窒化してHfSiON膜にする)ことによって、HfSiON膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
Hf含有絶縁膜4がHfON膜の場合には、ALD法またはCVD法を用いてまずHfO膜(代表的にはHfO2膜)を堆積してから、このHfO膜をプラズマ窒化処理のような窒化処理によって窒化する(すなわちHfO膜をHfON膜にする)ことによって、HfON膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
Hf含有絶縁膜4がHfO膜(代表的にはHfO2膜)の場合には、ALD法またはCVD法を用いてHfO膜(代表的にはHfO2膜)を堆積すればよく、窒化処理を行う必要はない。
Hf含有絶縁膜4がHfSiO膜の場合には、ALD法またはCVD法を用いてHfSiO膜を堆積すればよく、窒化処理を行う必要はない。
Hf含有絶縁膜4の膜厚は、例えば0.5〜2nm程度とすることができる。
また、ステップS4を省略して界面層3を形成することなく、半導体基板1(p型ウエルPWおよびn型ウエルNW)の表面(シリコン面)上に直接的にHf含有絶縁膜4を形成することもできるが、ステップS4で界面層3を形成してから、この界面層3上にステップS5でHf含有絶縁膜4を形成すれば、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができるため、より好ましい。界面層3を形成する場合、界面層3の膜厚は薄く、好ましくは0.3〜1nm、例えば0.6nm程度とすることができる。
ステップS5で形成したHf含有絶縁膜4を、そのままnチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート絶縁膜(上記図1のHf含有絶縁膜4a,4b)として用いることもできる。しかしながら、nチャネル型MISFETQnおよびpチャネル型MISFETQpの低しきい値化を図るために、好ましくは、nMIS形成領域1AのHf含有絶縁膜4に希土類元素(特に好ましくはLa)を導入して、希土類元素を含有するHf含有絶縁膜4aを形成し、pMIS形成領域1BのHf含有絶縁膜4にAl(アルミニウム)を導入して、Alを含有するHf含有絶縁膜4bを形成する(図2のステップS6)。以下では、ステップS6でnMIS形成領域1AのHf含有絶縁膜4に希土類元素を導入し、pMIS形成領域1BのHf含有絶縁膜4にAlを導入する手法の一例(図3のステップS6a〜S6d)について説明する。
Hf含有絶縁膜4を形成した後、図7に示されるように、nMIS形成領域1AのHf含有絶縁膜4上に、Hf含有絶縁膜4に接するように、希土類含有膜(希土類含有層)5を選択的に形成する(図3のステップS6a)。これは、例えば、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面全面のHf含有絶縁膜4上に希土類含有膜5を形成してから、フォトリソグラフィ法およびエッチング法(例えばウェットエッチング)を用いて、nMIS形成領域1A以外の領域(pMIS形成領域1Bを含む)の希土類含有膜5を除去し、nMIS形成領域1Aのみに希土類含有膜5を残すことで、実現できる。希土類含有膜5は、希土類元素を含有し、特に好ましくはLa(ランタン)を含有している。安定性の観点から、希土類含有膜5は、好ましくは酸化希土類膜(希土類酸化物層)であり、特に好ましくは酸化ランタン膜(酸化ランタンとして代表的なのはLa2O3)である。希土類含有膜5は、スパッタリング法またはALD法などによって形成することができ、その膜厚(堆積膜厚)は、例えば1nm程度とすることができる。
次に、半導体基板1に対して熱処理を施す(図3のステップS6b)。ステップS6bの熱処理工程は、熱処理温度を600〜1000℃の範囲内とし、不活性ガス雰囲気中で行うことができる。このステップS6bの熱処理により、nMIS形成領域1Aにおいて、Hf含有絶縁膜4を希土類含有膜5と反応させる。すなわち、ステップS6bの熱処理により、希土類含有膜5を構成する希土類元素Ln(特に好ましくはLa)を、nMIS形成領域1AのHf含有絶縁膜4に導入(拡散)する。
このステップS6bの熱処理により、図8に示されるように、nMIS形成領域1Aでは、希土類含有膜5とHf含有絶縁膜4とが反応(混合、ミキシング)してHf含有絶縁膜4aが形成される。すなわち、nMIS形成領域1Aでは、希土類含有膜5の希土類元素Ln(特に好ましくはLn=La)がHf含有絶縁膜4に導入されて、Hf含有絶縁膜4が、Hf含有絶縁膜4aとなる。ここで、希土類含有膜5が含有する希土類元素をLnと表記しており、例えば、希土類含有膜5が酸化ランタン膜の場合は、Ln=Laであり、希土類含有膜5が酸化イットリウム膜の場合は、Ln=Yである。
Hf含有絶縁膜4aは、Hf(ハフニウム)と希土類元素Ln(特に好ましくはLn=La)とを含有する絶縁材料からなり、Hf含有絶縁膜4aが含有する希土類元素Lnは、希土類含有膜5が含有していた希土類元素Lnと同じである。従って、Hf含有絶縁膜4がHfSiON膜の場合には、Hf含有絶縁膜4aはHfLnSiON膜(Ln=Laの場合はHfLaSiON膜)となり、Hf含有絶縁膜4がHfSiO膜の場合には、Hf含有絶縁膜4aはHfLnSiO膜(Ln=Laの場合はHfLaSiO膜)となる。また、Hf含有絶縁膜4がHfON膜の場合は、Hf含有絶縁膜4aはHfLnON膜(Ln=Laの場合はHfLaON膜)となり、Hf含有絶縁膜4がHfO膜(代表的にはHfO2膜)の場合は、Hf含有絶縁膜4aはHfLnO膜(Ln=Laの場合はHfLaO膜)となる。
また、希土類含有膜5は、上述のように好ましくは酸化希土類膜(特に好ましくは酸化ランタン膜)であるため、希土類含有膜5は、希土類元素Ln以外に酸素(O)も含有しているが、Hf含有絶縁膜4も酸素(O)を含有しているため、ステップS6bの熱処理で希土類含有膜5の酸素(O)がHf含有絶縁膜4に導入されるかどうかにかかわらず、Hf含有絶縁膜4aは、酸素(O)も含有したものとなる。実際には、希土類含有膜5の希土類元素Lnだけでなく、希土類含有膜5の酸素(O)もHf含有絶縁膜4に導入されて、Hf含有絶縁膜4aが形成される。
一方、pMIS形成領域1Bでは、Hf含有絶縁膜4は希土類含有膜5と接触していない状態であったため、ステップS6bの熱処理工程を行っても、pMIS形成領域1BのHf含有絶縁膜4には希土類含有膜5の希土類元素は導入されず、Hf含有絶縁膜4のままである。
ステップS6bの熱処理工程を行った後、ステップS6bの熱処理工程で反応しなかった希土類含有膜5(未反応の希土類含有膜5)をエッチング(好ましくはウェットエッチング)によって除去することが好ましい。
次に、図9に示されるように、pMIS形成領域1BのHf含有絶縁膜4上に、Hf含有絶縁膜4に接するように、Al含有膜(Al含有層)6を選択的に形成する(図3のステップS6c)。これは、例えば、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面全面にAl含有膜6を形成してから、フォトリソグラフィ法およびエッチング法(例えばウェットエッチング)を用いて、pMIS形成領域1B以外の領域(nMIS形成領域1Aを含む)のAl含有膜6を除去し、pMIS形成領域1BのみにAl含有膜6を残すことで、実現できる。Al含有膜6は、Al(アルミニウム)を含有する材料膜であり、Al(アルミニウム)を含有する材料からなる。Al含有膜6としては、酸化アルミニウム膜(AlO膜、代表的にはAl2O3膜)が最も好ましいが、それ以外にも、酸窒化アルミニウム膜(アルミニウム酸窒化物膜、AlON膜)またはアルミニウム膜(Al膜)などを用いることもできる。Al含有膜4は、スパッタリング法またはALD法などによって形成することができ、その膜厚は、例えば0.5〜1nm程度とすることができる。
次に、半導体基板1に対して熱処理を施す(図3のステップS6d)。ステップS6dの熱処理工程は、熱処理温度を600〜1000℃の範囲内とし、不活性ガス雰囲気中で行うことができる。このステップS6dの熱処理により、pMIS形成領域1Bにおいて、Hf含有絶縁膜4をAl含有膜6と反応させる。すなわち、ステップS6dの熱処理により、Al含有膜6をAl(アルミニウム)を、pMIS形成領域1BのHf含有絶縁膜4に導入(拡散)する。
このステップS6dの熱処理により、図10に示されるように、pMIS形成領域1Bでは、Al含有膜6とHf含有絶縁膜4とが反応(混合、ミキシング)してHf含有絶縁膜4bが形成される。すなわち、pMIS形成領域1Bでは、Al含有膜6のAlがHf含有絶縁膜4に導入されて、Hf含有絶縁膜4が、Hf含有絶縁膜4bとなる。従って、Hf含有絶縁膜4がHfSiON膜の場合には、Hf含有絶縁膜4bはHfAlSiON膜となり、Hf含有絶縁膜4がHfSiO膜の場合には、Hf含有絶縁膜4bはHfAlSiO膜となる。また、Hf含有絶縁膜4がHfON膜の場合は、Hf含有絶縁膜4bはHfAlON膜となり、Hf含有絶縁膜4がHfO膜(代表的にはHfO2膜)の場合は、Hf含有絶縁膜4bはHfAlO膜となる。
また、Al含有膜6は、上述のように好ましくは酸化アルミニウム膜であり、この場合、Al含有膜6は、アルミニウム(Al)以外に酸素(O)も含有しているが、Hf含有絶縁膜4も酸素(O)を含有しているため、ステップS6dの熱処理でAl含有膜6の酸素(O)がHf含有絶縁膜4に導入されるかどうかにかかわらず、Hf含有絶縁膜4bは、酸素(O)も含有したものとなる。実際には、Al含有膜6が酸化アルミニウム膜の場合には、Al含有膜6のAl(アルミニウム)だけでなく、Al含有膜6のO(酸素)もHf含有絶縁膜4に導入されて、Hf含有絶縁膜4bが形成される。
また、Al含有膜6が酸窒化アルミニウム膜(AlON膜)の場合には、Al含有膜6のAl(アルミニウム)だけでなく、Al含有膜6のO(酸素)とN(窒素)もHf含有絶縁膜4に導入されてHf含有絶縁膜4bが形成されるため、Hf含有絶縁膜4がHfSiO膜であればHf含有絶縁膜4bはHfAlSiON膜となり、Hf含有絶縁膜4がHfO膜であれば、Hf含有絶縁膜4bはHfAlON膜となる。
一方、nMIS形成領域1Aでは、Hf含有絶縁膜4aはAl含有膜6と接触していない状態であったため、ステップS6dの熱処理工程を行っても、nMIS形成領域1AのHf含有絶縁膜4aにはAl含有膜6のAlは導入されず、Hf含有絶縁膜4aのままである。
また、ステップS5でHf含有絶縁膜4を形成する前に、ステップS4で界面層3を形成した場合には、ステップS6b,6dの熱処理時には、Hf含有絶縁膜4と下部の界面層3との反応を抑制して、界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。すなわち、nMIS形成領域1Aにおいて、Hf含有絶縁膜4aと半導体基板1(p型ウエルPW)との間に界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させ、またpMIS形成領域1Bにおいて、Hf含有絶縁膜4bと半導体基板1(n型ウエルNW)との間に界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
ステップS6dの熱処理工程を行った後、ステップS6dの熱処理工程で反応しなかったAl含有膜6(未反応のAl含有膜6)をエッチング(好ましくはウェットエッチング)によって除去することが好ましい。
このようにして、希土類元素(特に好ましくはLa)が導入されたHf含有絶縁膜4aがnMIS形成領域1Aの半導体基板1の主面に形成され、Alが導入されたHf含有絶縁膜4bがpMIS形成領域1Bの半導体基板1の主面に形成された図10の構造を得ることができる。
また、ここでは、ステップS6でnMIS形成領域1Aに希土類元素を含有するHf含有絶縁膜4aを形成し、pMIS形成領域1BにAlを含有するHf含有絶縁膜4bを形成する手法の一例(図3のステップS6a〜S6d)について説明したが、これに限定されず、他の手法を用いて、希土類元素を含有するHf含有絶縁膜4aをnMIS形成領域1Aに、Alを含有するHf含有絶縁膜4bをpMIS形成領域1Bに形成してもよい。例えば、本実施の形態のステップS6として、後述の実施の形態2のステップS21〜S26の工程を行ってからステップS22で形成された金属膜7をエッチング(好ましくはウェットエッチング)によって除去する工程を行うことで、本実施の形態の図10の構造を得ることもできる。
次に、図11に示されるように、半導体基板1の主面上に、メタルゲート(金属ゲート電極)用の金属膜(金属層、メタルゲート膜)7a,7b,7cを順に形成する(図2のステップS7)。具体的には、半導体基板1の主面全面(すなわちHf含有絶縁膜4a,4b上)に金属膜7aを形成(図4のステップS7a)してから、金属膜7a上に金属膜7bを形成し(図4のステップS7b)、金属膜7b上に金属膜7cを形成する(図4のステップS7c)ことで、金属膜7a,7b,7cの積層膜からなる金属膜7が形成される。この際、nMIS形成領域1Aでは、Hf含有絶縁膜4a上に金属膜7が形成され、pMIS形成領域1Bでは、Hf含有絶縁膜4b上に金属膜7が形成されることになる。ステップS7aの金属膜7aの成膜工程とステップS7bの金属膜7bの成膜工程とステップS7cの金属膜7cの成膜工程とは、半導体基板1を大気中にさらすことなくin−situで連続的に行うことが好ましい。
金属膜7a,7b,7cは、例えばスパッタリング法などを用いて形成することができる。上述したように、金属膜7aは、窒化金属膜または炭化金属膜であり、好ましくは、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜または炭化タングステン(WC)膜のいずれかである。金属膜7bは、ハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜のいずれかである。金属膜7cは、金属膜7aと同種の材料(金属化合物)からなる膜である。金属膜7bの形成膜厚は、金属膜7aの形成膜厚および金属膜7cの形成膜厚よりも薄いことが好ましい。そして、金属膜7a,7cの各形成膜厚は、1〜10nmの範囲内がより好ましく、2〜5nmの範囲内であれば更に好ましく、金属膜7bの形成膜厚は、0.1〜10nmの範囲内がより好ましく、0.5〜2nmの範囲内であれば更に好ましい。
次に、図12に示されるように、半導体基板1の主面上に、すなわち金属膜7上に、シリコン膜8を形成する(図2のステップS8)。金属膜7は、下から順に金属膜7a,7b,7cの積層膜であるので、シリコン膜8は、金属膜7c上に形成されることになる。シリコン膜8は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理(例えば後述のステップS13の活性化アニール処理)で多結晶シリコン膜となる。シリコン膜8の膜厚は、例えば100nm程度とすることができる。
ステップS7で形成する金属膜7の厚みを厚くすることでステップS8のシリコン膜8の形成工程を省略する(すなわちゲート電極GE1,GE2をシリコン膜8無しの金属膜7で形成する)ことも可能であるが、ステップS8で金属膜7上にシリコン膜8を形成する(すなわちゲート電極GE1,GE2を金属膜7とその上のシリコン膜8との積層膜で形成する)方が、より好ましい。その理由は、金属膜7の厚みが厚すぎると、金属膜7が剥離しやすくなる問題や、あるいは金属膜7をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜7とシリコン膜8との積層膜でゲート電極を形成することで、金属膜7のみでゲート電極を形成する場合に比べて金属膜7の厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜7上にシリコン膜8を形成した場合、これまでのポリシリコンゲート電極(ポリシリコンからなるゲート電極)の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
次に、図13に示されるように、フォトリソグラフィ法を用いてシリコン膜8上にフォトレジストパターンPR1を形成する。それから、このフォトレジストパターンPR1をエッチングマスクとして用いて、シリコン膜8および金属膜7の積層膜をエッチング(好ましくはドライエッチング)してパターニングすることにより、図14に示されるように、金属膜7および金属膜7上のシリコン膜8からなるゲート電極GE1,GE2を形成する(図2のステップS9)。その後、フォトレジストパターンPR1を除去する。図14にはフォトレジストパターンPR1を除去した状態が示されている。
ゲート電極GE1は、nMIS形成領域1Aにおいて、Hf含有絶縁膜4a上に形成され、ゲート電極GE2は、pMIS形成領域1Bにおいて、Hf含有絶縁膜4b上に形成される。すなわち、金属膜7および金属膜7上のシリコン膜8からなるゲート電極GE1が、nMIS形成領域1Aのp型ウエルPWの表面上に、ゲート絶縁膜としてのHf含有絶縁膜4aを介して形成され、金属膜7および金属膜7上のシリコン膜8からなるゲート電極GE2が、pMIS形成領域1Bのn型ウエルNWの表面上に、ゲート絶縁膜としてのHf含有絶縁膜4bを介して形成されるのである。Hf含有絶縁膜4aとHf含有絶縁膜4bとは、いずれも酸化シリコンよりも誘電率(比誘電率)が高く、高誘電率ゲート絶縁膜として機能する。
ステップS9でシリコン膜8および金属膜7をパターニングするドライエッチング工程の後に、ゲート電極GE1で覆われない部分のHf含有絶縁膜4aとゲート電極GE2で覆われない部分のHf含有絶縁膜4bとを除去するためのウェットエッチング行うことが、より好ましい。ゲート電極GE1の下部に位置するHf含有絶縁膜4aとゲート電極GE2の下部に位置するHf含有絶縁膜4bとは、ステップS9のドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極GE1で覆われない部分のHf含有絶縁膜4aとゲート電極GE2で覆われない部分のHf含有絶縁膜4bとは、ステップS9でシリコン膜8および金属膜7をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
次に、図15に示されるように、nMIS形成領域1Aにおけるp型ウエルPWのゲート電極GE1の両側の領域にリン(P)またはヒ素(As)などのn型不純物をイオン注入することによりn−型半導体領域EX1を形成し、また、pMIS形成領域1Bにおけるn型ウエルNWのゲート電極GE2の両側の領域にホウ素(B)などのp型不純物をイオン注入することによりp−型半導体領域EX2を形成する(図2のステップS10)。n−型半導体領域EX1形成用のイオン注入時には、pMIS形成領域1Bはイオン注入阻止マスクとしてのフォトレジスト膜(図示せず)で覆っておき、nMIS形成領域1Aの半導体基板1(p型ウエルPW)にゲート電極GE1をマスクとしてイオン注入する。また、p−型半導体領域EX2形成用のイオン注入時には、nMIS形成領域1Aはイオン注入阻止マスクとしての他のフォトレジスト膜(図示せず)で覆っておき、pMIS形成領域1Bの半導体基板1(n型ウエルNW)にゲート電極GE2をマスクとしてイオン注入する。n−型半導体領域EX1を先に形成しても、あるいはp−型半導体領域EX2を先に形成してもよい。
次に、図16に示されるように、ゲート電極GE1,GE2の側壁上に、絶縁体からなるサイドウォール(側壁スペーサ、側壁絶縁膜)SWを形成する(図2のステップS11)。例えば、半導体基板1上にゲート電極GE1,GE2を覆うように酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング(エッチバック)することによって、ゲート電極GE1,GE2の側壁上に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォールSWを形成することができる。なお、図面の簡略化のために、図16では、サイドウォールSWを構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。
次に、nMIS形成領域1Aのp型ウエルPWにn+型半導体領域SD1をイオン注入により形成し、pMIS形成領域1Bのn型ウエルNWにp+型半導体領域SD2を他のイオン注入により形成する(図2のステップS12)。
n+型半導体領域SD1は、nMIS形成領域1Aにおけるp型ウエルPWのゲート電極GE1およびサイドウォールSWの両側の領域に、リン(P)またはヒ素(As)などのn型の不純物をイオン注入することにより、形成することができる。n+型半導体領域SD1は、n−型半導体領域EX1よりも不純物濃度が高くかつ接合深さが深い。このn+型半導体領域SD1形成用のイオン注入時には、pMIS形成領域1Bはイオン注入阻止マスクとしてのフォトレジスト膜(図示せず)で覆っておき、nMIS形成領域1Aの半導体基板1(p型ウエルPW)に、ゲート電極GE1およびその側壁上のサイドウォールSWをマスクとしてイオン注入する。このため、n−型半導体領域EX1は、ゲート電極GE1に整合して形成され、n+型半導体領域SD1はサイドウォールSWに整合して形成される。
p+型半導体領域SD2は、pMIS形成領域1Bにおけるn型ウエルNWのゲート電極GE2およびサイドウォールSWの両側の領域にホウ素(B)などのp型の不純物をイオン注入することにより、形成することができる。p+型半導体領域SD2は、p−型半導体領域EX2よりも不純物濃度が高くかつ接合深さが深い。このp+型半導体領域SD2形成用のイオン注入時には、nMIS形成領域1Aはイオン注入阻止マスクとしての他のフォトレジスト膜(図示せず)で覆っておき、pMIS形成領域1Bの半導体基板1(n型ウエルNW)に、ゲート電極GE2およびその側壁上のサイドウォールSWをマスクとしてイオン注入する。このため、p−型半導体領域EX2は、ゲート電極GE2に整合して形成され、p+型半導体領域SD2はサイドウォールSWに整合して形成される。n+型半導体領域SD1を先に形成しても、あるいはp+型半導体領域SD2を先に形成してもよい。
nMIS形成領域1Aのゲート電極GE1を構成するシリコン膜8は、n−型半導体領域EX1形成用のイオン注入工程やn+型半導体領域SD1形成用のイオン注入工程でn型の不純物が導入されて、n型のシリコン膜となる。また、pMIS形成領域1Bのゲート電極GE2を構成するシリコン膜8は、p−型半導体領域EX2形成用のイオン注入やp+型半導体領域SD2形成用のイオン注入工程でp型の不純物が導入されて、p型のシリコン膜となる。
なお、n+型半導体領域SD1はnチャネル型MISFETQnのソース・ドレイン領域として機能し、p+型半導体領域SD2はpチャネル型MISFETQpのソース・ドレイン領域として機能するので、ステップS12は、nチャネル型MISFETQnのソース・ドレイン領域形成用のイオン注入と、pチャネル型MISFETQpのソース・ドレイン領域形成用のイオン注入とを行なう工程とみなすことができる。
ステップS12でn+型半導体領域SD1形成用のイオン注入とp+型半導体領域SD2形成用のイオン注入とを行った後、導入した不純物の活性化のための熱処理(アニール処理、活性化アニール)を行う(図2のステップS13)。ステップS10,S12のイオン注入でn−型半導体領域EX1、p−型半導体領域EX2、n+型半導体領域SD1、p+型半導体領域SD2およびシリコン膜8などに導入された不純物を、ステップS13の熱処理により活性化することができる。ステップS13の熱処理は、例えば、900℃〜1100℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
このようにして、図16に示されるような構造が得られ、nMIS形成領域1Aに、電界効果トランジスタとしてnチャネル型MISFETQnが形成され、また、pMIS形成領域1Bに、電界効果トランジスタとしてpチャネル型MISFETQpが形成される。
ゲート電極GE1がnチャネル型MISFETQnのゲート電極(メタルゲート電極)として機能し、ゲート電極GE1の下のHf含有絶縁膜4a(およびその下の界面層3)が、nチャネル型MISFETQnのゲート絶縁膜として機能する。そして、nチャネル型MISFETQnのソースまたはドレインとして機能するn型の半導体領域(不純物拡散層)が、n+型半導体領域SD1およびn−型半導体領域EX1により形成される。また、ゲート電極GE2がpチャネル型MISFETQpのゲート電極(メタルゲート電極)として機能し、ゲート電極GE2の下のHf含有絶縁膜4b(およびその下の界面層3)が、pチャネル型MISFETQpのゲート絶縁膜として機能する。そして、pチャネル型MISFETQpのソースまたはドレインとして機能するp型の半導体領域(不純物拡散層)が、p+型半導体領域SD2およびp−型半導体領域EX2により形成される。
次に、図17に示されるように、半導体基板1の主面上に、ゲート電極GE1,GE2およびサイドウォールSWを覆うように、絶縁膜(層間絶縁膜)11を形成する。絶縁膜11は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜11の形成後、絶縁膜11の表面を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。
次に、絶縁膜11上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして用いて、絶縁膜11をドライエッチングすることにより、絶縁膜11にコンタクトホール(貫通孔、孔)CNTを形成する。コンタクトホールCNTは、n+型半導体領域SD1およびp+型半導体領域SD2や、ゲート電極GE1,GE2の上部などに形成される。
次に、コンタクトホールCNT内に、タングステン(W)などからなる導電性のプラグ(接続用導体部)PGを形成する。プラグPGを形成するには、例えば、コンタクトホールCNTの内部(底部および側壁上)を含む絶縁膜11上に、バリア導体膜(例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜)を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールCNTを埋めるように形成し、絶縁膜11上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。なお、図面の簡略化のために、図17では、プラグPGを構成するバリア導体膜および主導体膜(タングステン膜)を一体化して示してある。
次に、図18に示されるように、プラグPGが埋め込まれた絶縁膜11上に、ストッパ絶縁膜(エッチングストッパ用絶縁膜)12および配線形成用の絶縁膜(層間絶縁膜)13を順次形成する。ストッパ絶縁膜12は、絶縁膜13への溝加工の際にエッチングストッパとなる膜であり、絶縁膜13に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜12を窒化シリコン膜とし、絶縁膜13を酸化シリコン膜とすることができる。
次に、シングルダマシン法により第1層目の配線M1を形成する。まず、フォトレジストパターン(図示せず)をマスクとしたドライエッチングによって絶縁膜13およびストッパ絶縁膜12の所定の領域に配線溝14を形成した後、半導体基板1の主面上(すなわち配線溝14の底部および側壁上を含む絶縁膜13上)にバリア導体膜(例えば窒化チタン膜、タンタル膜または窒化タンタル膜など)を形成する。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝14の内部を埋め込む。それから、配線溝14内以外の領域の銅めっき膜、シード層およびバリアメタル膜をCMP法により除去して、銅を主導電材料とする第1層目の配線M1を形成する。なお、図面の簡略化のために、図18では、配線M1を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
配線M1は、プラグPGを介してnチャネル型MISFETQnおよびpチャネル型MISFETQpのソースまたはドレイン用のn+型半導体領域SD1およびp+型半導体領域SD2などと電気的に接続されている。その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
次に、本実施の形態の特徴について、より詳細に説明する。
本実施の形態では、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート電極GE1,GE2は、ゲート絶縁膜(ここでは界面層3およびHf含有絶縁膜4a,4b)上に位置する金属膜7を有しており、いわゆるメタルゲート電極(金属ゲート電極)である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、MISFET素子の小型化(ゲート絶縁膜の薄膜化)も可能になる。
また、本実施の形態では、nチャネル型MISFETQnのゲート絶縁膜として、酸化シリコンよりも誘電率が高いHf含有絶縁膜4aを用い、pチャネル型MISFETQpのゲート絶縁膜として、酸化シリコンよりも誘電率が高いHf含有絶縁膜4bを用いている。すなわち、酸化シリコンより誘電率(比誘電率)の高い材料膜、いわゆるHigh−k膜(高誘電率膜)であるHf含有絶縁膜4a,4bを、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート絶縁膜に用いている。このため、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、Hf含有絶縁膜4aとHf含有絶縁膜4bの物理的膜厚を増加させることができるため、リーク電流を低減することができる。
また、本実施の形態は、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート電極GE1,GE2を構成する金属膜7が、金属膜7a,7b,7cの積層構造を有していることが、主要な特徴の一つである。これについて、図19の比較例と対比させて説明する。
図19は、本発明者が検討した第1の比較例の半導体装置の要部断面図であり、本実施の形態の上記図1に相当するものである。
図19に示される比較例の半導体装置は、半導体基板101のnMIS形成領域101Aに形成されたnチャネル型MISFETQn101と半導体基板101のpMIS形成領域101Bに形成されたpチャネル型MISFETQp101とを有している。
すなわち、素子分離領域102によって規定された半導体基板101のnMIS形成領域101AおよびpMIS形成領域101Bに、それぞれp型ウエルPW101およびn型ウエルNW101が形成され、nMIS形成領域101Aのp型ウエルPW101の表面上に、Hf系ゲート絶縁膜であるHf含有絶縁膜104aを介して、nチャネル型MISFETQn101のゲート電極GE101が形成されている。また、pMIS形成領域101Bのn型ウエルNW101の表面上に、Hf系ゲート絶縁膜であるHf含有絶縁膜104bを介して、pチャネル型MISFETQp101のゲート電極GE102が形成されている。Hf含有絶縁膜104a,104bは、いわゆるHigh−k膜であり、本実施の形態のHf含有絶縁膜4a,4bにそれぞれ相当するものである。Hf含有絶縁膜104aおよびHf含有絶縁膜104bと半導体基板101(p型ウエルPW101およびn型ウエルNW101)との界面には、上記界面層3に相当する界面層103が形成されている。各ゲート電極GE101,GE102は、窒化チタン膜107とその上のシリコン膜108との積層膜で構成されており、いわゆるメタルゲート電極である。
また、nMIS形成領域101Aのp型ウエルPW101には、nチャネル型MISFETQn101のLDD構造のソース・ドレイン領域として、n−型半導体領域EX101とそれよりも高不純物濃度のn+型半導体領域SD101とが形成されている。また、pMIS形成領域101Bのn型ウエルNW101には、pチャネル型MISFETQp101のLDD構造のソース・ドレイン領域として、p−型半導体領域EX102とそれよりも高不純物濃度のp+型半導体領域SD102とが形成されている。ゲート電極GE101,10GE2の側壁上には、絶縁体からなるサイドウォールSW101が形成されている。
一般に、金属窒化物や金属炭化物のような金属化合物は、単体金属(純金属)に比べて、化学的に安定である。このため、メタルゲート電極を構成する金属膜としては、高誘電率ゲート絶縁膜と不要な反応を生じないようにするために、窒化金属膜や炭化金属膜が好ましく、Ti(チタン)、Ta(タンタル)またはW(タングステン)の窒化物膜または炭化物膜は、特に好ましい。図19の比較例の半導体装置においては、メタルゲート電極を構成する金属膜として窒化チタン膜107を用いることで、窒化チタン膜107の代わりにチタン膜のような単体金属膜(純金属膜)を用いた場合に比べて、メタルゲート電極(ここでは窒化チタン膜107)とHf系ゲート絶縁膜(ここではHf含有絶縁膜104a,104b)とが反応するのを抑制することができる。
しかしながら、図19に示される比較例の半導体装置においては、次のような課題が生じることが、本発明者の検討により分かった。
窒化チタン膜107は、チタン膜のような単体金属膜(純金属膜)に比べて安定であるが、成膜工程などで窒化チタン膜107中に酸素などの不純物が混入するのを完全に防止することは困難である。また、窒化チタン膜107の成膜後に、窒化チタン膜107の表面が酸化される可能性もある。この窒化チタン膜107中に混入した酸素(表面が酸化されて導入された酸素も含む)は、ソース・ドレイン形成用のイオン注入の後に行なう活性化アニールのような高温の熱処理工程において、Hf含有絶縁膜104a,104b中や界面層103あるいは基板領域(半導体基板101の一部)へと拡散して、ゲート絶縁膜の膜厚増加を引き起こし、ゲート絶縁膜のEOTを増加させてしまうことが、本発明者の検討により分かった。これは、窒化チタン膜107中に混入した酸素が、活性化アニールのような高温の熱処理工程において、Hf含有絶縁膜104a,104b中や界面層103あるいは基板領域(半導体基板101の一部)へと拡散すると、Hf含有絶縁膜104a,104bや界面層103の酸化を促進させたり、あるいは基板領域表面を酸化させてしまうためと考えられる。また、窒化チタン膜107中への酸素の混入量や、窒化チタン膜107中に混入した酸素がHf含有絶縁膜104a,104bなどへ拡散する量は、厳密に制御することは困難である。このため、窒化チタン膜107中に混入した酸素がHf含有絶縁膜104a,104bなどへ拡散したことによるゲート絶縁膜の膜厚の増加量は制御が困難であり、ゲート絶縁膜のEOTのばらつきを招いてしまう。これらは、高誘電率ゲート絶縁膜およびメタルゲート電極を有するMISFETを備えた半導体装置の性能を低下させてしまう。この課題は、メタルゲート電極を構成する金属膜が窒化チタン膜107の場合だけでなく、窒化チタン以外の金属化合物膜(金属窒化物膜または金属炭化物膜)の場合にも生じ得る課題である。
そこで、本発明者が検討したところ、メタルゲート電極を構成する窒化チタン膜107の厚み方向の中間に酸素のゲッター層を挿入すれば、窒化チタン膜107中の酸素をゲッター層に捕獲(吸着)することにより、窒化チタン膜107に混入している酸素がゲート絶縁膜側へ拡散することに起因したゲート絶縁膜の膜厚増加を抑制できることを見出した。
これに基づき、本実施の形態では、ゲート電極GE1,GE2を構成する金属膜7を、下から順に金属膜7aと金属膜7bと金属膜7cとの積層膜で形成し、各金属膜7a,7b,7cの材料を、以下のように選択している。
金属膜7を構成する金属膜7a,7b,7cのうち、最下層の金属膜7aは窒化金属または炭化金属からなる膜であり、好ましくは、Ti(チタン)、Ta(タンタル)またはW(タングステン)の窒化物(窒化化合物)または炭化物(炭化化合物)からなる。すなわち、金属膜7aは、窒化金属膜または炭化金属膜であり、好ましくは、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜または炭化タングステン(WC)膜である。
金属膜7aとして好適なこれらの材料は、ゲート電極の空乏化防止効果があるだけでなく、種々の半導体装置の製造工程で使用される材料であるため扱いやすく、また、安定である。このため、金属膜7aとして上記材料を選択することで、メタルゲート電極であるゲート電極GE1,GE2の空乏化現象を抑制または防止できるとともに、金属膜7aとして金属化合物膜ではない単体金属膜(純金属膜)を用いた場合に比べて、金属膜7aとHf系ゲート絶縁膜(ここではHf含有絶縁膜4a,4b)とが反応するのを抑制することができる。
金属膜7を構成する金属膜7a,7b,7cのうち、中間層である金属膜7bは、ハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜のいずれかである。金属膜7bとして好適なこれらの膜は、酸素のゲッター効果(金属膜7a,7c中に混入した酸素を捕獲または吸着する効果)が大きく、また、高誘電率ゲート絶縁膜(ここではHf含有絶縁膜4a,4b)に拡散したときの悪影響が少ない。
金属膜7を構成する金属膜7a,7b,7cのうち、最上層の金属膜7cは、最下層の金属膜7aと同種の材料(金属化合物)からなる膜である。すなわち、金属膜7aが窒化チタン(TiN)膜の場合は、金属膜7cも窒化チタン(TiN)膜であり、金属膜7aが窒化タンタル(TaN)膜の場合は、金属膜7cも窒化タンタル(TaN)膜であり、金属膜7aが窒化タングステン(WN)膜の場合は、金属膜7cも窒化タングステン(WN)膜である。また、金属膜7aが炭化チタン(TiC)膜の場合は、金属膜7cも炭化チタン(TiC)膜であり、金属膜7aが炭化タンタル(TaC)膜の場合は、金属膜7cも炭化タンタル(TaC)膜であり、金属膜7aが炭化タングステン(WC)膜の場合は、金属膜7cも炭化タングステン(WC)膜である。
最上層の金属膜7cと最下層の金属膜7aとを同種の材料(金属化合物)からなる膜とすることで、ステップS9のゲート電極GE1,GE2形成工程において、金属膜7a,7b,7cからなる金属膜7をエッチング(ドライエッチング)しやすくなり、ゲート電極GE1,GE2の加工が容易になる。また、金属膜7cと金属膜7aとを同種の材料(金属化合物)からなる膜とすることで、金属膜7c,7b,7aをエッチング条件を変えることなく連続的にエッチングすることも可能になるため、金属膜7のエッチング(ドライエッチング)に要する時間を短縮でき、半導体装置のスループットを向上することができる。
このように、金属膜7は、同種の窒化金属または炭化金属からなる金属膜7cと金属膜7aとで、ハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜からなる金属膜7bを上下から挟んだ構造を有している。別の観点から見れば、金属膜7は、窒化金属または炭化金属からなる金属化合物膜の厚み方向の中間(内部)に、ハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜からなる金属膜7bを挿入した構造を有している。
上記図19の比較例の半導体装置に関連して説明したように、窒化金属膜や炭化金属膜(金属膜7a,7c)中に酸素などの不純物が混入するのを完全に防止することは困難である。また、金属膜7の成膜後に、金属膜7cの表面が酸化される可能性もある。金属膜7a,7c中に混入した酸素(金属膜7cの表面が酸化されて導入された酸素も含む)は、ステップS13のアニール処理(活性化アニール処理)のような高温の熱処理工程において、Hf含有絶縁膜4a,4b中や界面層3あるいは基板領域(半導体基板1の一部)へと拡散して、ゲート絶縁膜の膜厚を増加させる可能性がある。
それに対して、本実施の形態では、金属膜7aと金属膜7cとの間に金属膜7bを挿入し(挟み)、この金属膜7bをハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜としている。これらハフニウム(Hf)膜、ジルコニウム(Zr)膜およびアルミニウム(Al)膜は、酸化されやすい性質を有するため、金属膜7aと金属膜7cとの間に挿入すると、金属膜7a,7c中に混入した酸素を捕獲(吸着)するゲッター効果(酸素のゲッター効果)を有している。
また、金属膜7bは、酸素のゲッター効果を有するだけでなく、金属膜7bを構成する元素が、高誘電率ゲート絶縁膜(ここではHf含有絶縁膜4a,4b)中に拡散しても悪影響を及ぼさない性質を有している必要がある。例えば、銅(Cu)膜は、酸化されやすい性質を有しているため、酸素のゲッター効果は得られるが、銅(Cu)膜を構成するCuが高誘電率ゲート絶縁膜(ここではHf含有絶縁膜4a,4b)中に拡散してしまうと、MISFETの特性などに大きな悪影響を及ぼしてしまうため、銅(Cu)膜は金属膜7bとして不適である。ハフニウム(Hf)膜、ジルコニウム(Zr)膜およびアルミニウム(Al)膜を構成するHf,Zr,Alは、たとえ高誘電率ゲート絶縁膜(ここではHf含有絶縁膜4a,4b)中に拡散しても悪影響を及ぼさない性質を有しているため、ハフニウム(Hf)膜、ジルコニウム(Zr)膜およびアルミニウム(Al)膜は、金属膜7bとして好適である。
このように、酸素のゲッター効果が大きいことと、高誘電率ゲート絶縁膜に拡散したときの悪影響が少ないことという2つの観点から、金属膜7bとしてハフニウム(Hf)膜、ジルコニウム(Zr)膜およびアルミニウム(Al)膜は、他の材料膜に比べて、極めて優れている。
本実施の形態では、ハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜を金属膜7bとして用いてこれを金属膜7a,7c間に挿入することで、金属膜7a,7c中に混入した酸素を、酸素のゲッター層である金属膜7bに捕獲(吸着)することができる。このため、金属膜7a,7c中に混入した酸素が、ステップS13の活性化アニール処理のような高温の熱処理工程において、Hf含有絶縁膜4a,4bなどへと拡散してゲート絶縁膜の膜厚が増加するのを抑制または防止することができ、この効果は、nチャネル型MISFETQnおよびpチャネル型MISFETQpの両方について得ることができる。これにより、nチャネル型MISFETQnおよびpチャネル型MISFETQpの両方において、ゲート絶縁膜のEOTの不要な増加を防止することができ、また、ゲート絶縁膜のEOTのばらつき(変動)を低減することができる。従って、半導体装置の性能を向上させることができる。
また、高誘電率ゲート絶縁膜であるHf含有絶縁膜4a,4bは、Hfを含有しているため、金属膜7bがハフニウム(Hf)膜の場合が、金属膜7bを構成する元素(この場合はHf)がゲート絶縁膜(ここではHf含有絶縁膜4a,4b)中に拡散したときの悪影響を最も少なくすることができる。すなわち、金属膜7bからHfがHf含有絶縁膜4a,4bに拡散したとしても、Hf含有絶縁膜4a,4bは既にHfを主成分として含有していたので、その影響はほとんどないのである。このため、金属膜7bとしてハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜を好適に用いることができるが、金属膜7bとして最も好ましいのは、ハフニウム(Hf)膜である。
また、本実施の形態とは異なり、金属膜7cを形成しなかった場合には、金属膜7の最表面は金属膜7bの表面になるが、酸素のゲッター層として設けた金属膜7bは酸化しやすい性質を有するため、ステップS7で金属膜7を形成した後で、ステップS8でシリコン膜8を形成するまでの間に、金属膜7の最表面である金属膜7b表面が露出していると、この金属膜7b表面が酸化しやすい。金属膜7bは、金属膜7a,7c中の酸素を金属膜7bに捕獲(吸着)するために設けているため、それ以外の要因による酸化は望ましくない。
それに対して、本実施の形態では、金属膜7の最表面は窒化金属膜または炭化金属膜からなる金属膜7cの表面となっており、金属膜7cは、金属膜7bに比べて酸化しにくい。このため、酸化しやすい金属膜7b上を、金属膜7bよりも酸化しにくい金属膜7cで覆った構造となるため、ステップS7で金属膜7を形成した後で、ステップS7でシリコン膜8を形成するまでの間に、金属膜7の表面(ここでは金属膜7c表面)が酸化するのを、抑制することができ、金属膜7cで覆われた金属膜7bが酸化するのを防止することができる。これにより、金属膜7a,7c中の酸素を金属膜7bに捕獲(吸着)するという金属膜7bの機能を、的確に得ることができる。また、金属膜7cの成膜後に、金属膜7cの表面がたとえ酸化されたとしても、金属膜7cの酸化部分の酸素は、ステップS13の活性化アニールのような高温の熱処理工程が行われても、酸素のゲッター層である金属膜7bが途中に存在するためにHf含有絶縁膜4a,4bまで拡散せず、ゲート絶縁膜の膜厚が増加するのを抑制または防止することができる。
また、ステップS7で金属膜7を形成する際に、金属膜7bが酸化するのをできるだけ防止することが好ましい。このため、ステップS7aの金属膜7aの成膜工程とステップS7bの金属膜7bの成膜工程とステップS7cの金属膜7cの成膜工程とは、半導体基板1を大気中にさらすことなくin−situで連続的に行うことが好ましい。これにより、ステップS7で金属膜7を形成する際に、金属膜7bが酸化するのを抑制または防止することができ、金属膜7a,7c中の酸素を金属膜7bに捕獲(吸着)するという金属膜7bの機能を、より的確に得ることができる。
また、ステップS9のゲート電極GE1,GE2を形成するために金属膜7をエッチング(ドライエッチング)する際に、金属膜7a,7cと異なる材料からなる金属膜7bの厚みが金属膜7a,7cに比して厚すぎると、金属膜7をパターニングしにくくなる。このため、金属膜7bの厚み(膜厚)は、金属膜7aの厚み(膜厚)および金属膜7cの厚み(膜厚)よりも薄いことが好ましい。これにより、金属膜7全体の厚みが、同じ材料からなる金属膜7a,7cで主として構成されることになるため、金属膜7a,7cに合わせたエッチング条件で金属膜7全体をエッチング(ドライエッチング)することが可能となり、ステップS9のゲート電極GE1,GE2形成工程で金属膜7をパターニングしやすくなる。このため、ゲート電極GE1,GE2の加工性を向上することができる。
また、酸素のゲッター層である金属膜7bが薄すぎると、金属膜7a,7c中に混入した酸素を金属膜7bに捕獲(吸着)したことにより、金属膜7b全体が酸化して、メタルゲート電極(ゲート電極GE1,GE2)を構成する金属膜7の導電性を低下させる可能性がある。このため、金属膜7bの厚みは、0.1nm以上が好ましく、0.5nm以上であれば、より好ましい。これにより、たとえ金属膜7a,7c中に混入した酸素が金属膜7bに捕獲(吸着)されても、金属膜7bは十分な金属量を有しているために全体が酸化膜とはならず、メタルゲート電極(ゲート電極GE1,GE2)を構成する金属膜7の高い導電性を維持することができる。
また、金属膜7bが薄すぎると、金属膜7bが酸素を捕獲(吸着)したときに金属膜7の導電性が低下する可能性があり、金属膜7bが厚すぎると金属膜7をパターニングしにくくなることを総合的に勘案すると、金属膜7bの厚みは、0.1〜10nmの範囲内が好ましく、0.5〜2nmの範囲内であれば更に好ましい。
また、金属膜7a,7cが厚すぎると金属膜7のパターニングが行いにくくなってオーバーエッチングの問題が生じやすくなり、また、メタルゲートとしての機能を十分に発揮できるだけの膜厚を確保するという観点から、金属膜7a,7cの各厚みは、1〜10nmの範囲内が好ましく、2〜5nmの範囲内であれば更に好ましい。また、上述のように、金属膜7a,7cの各厚みは、金属膜7bの厚みよりも厚いことが好ましい。
(実施の形態2)
図20は、本実施の形態の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態1の図2に対応するものである。図21〜図31は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図20では、図面の簡略化のために、ステップS1〜S4の図示を省略している。
図20は、本実施の形態の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態1の図2に対応するものである。図21〜図31は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図20では、図面の簡略化のために、ステップS1〜S4の図示を省略している。
本実施の形態の製造工程は、ステップS5でHf含有絶縁膜4を形成するまでは、上記実施の形態1の製造工程と同様であるので、ここではその説明を省略し、ステップS5のHf含有絶縁膜4形成工程以降について説明する。
上記実施の形態1のステップS1〜S5と同様の工程を行って上記図6の構造を得た後、本実施の形態では、図21に示されるように、半導体基板1の主面上に、すなわちHf含有絶縁膜4上に、Al含有膜6を形成する(図20のステップS21)。このステップS21において、Al含有膜6は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1BのHf含有絶縁膜4上に形成される。Al含有膜6の材料、膜厚および成膜法などについては、上記実施の形態1と同様であるので、ここではその説明は省略する。
次に、図22に示されるように、半導体基板1の主面上に、すなわちAl含有膜6上に、金属膜7を形成する(図20のステップS22)。このステップS22において、金属膜7は、半導体基板1の主面全面に形成されるため、nMIS形成領域1AおよびpMIS形成領域1BのAl含有膜6上に形成される。
ステップS22で形成される金属膜7の構成は、上記実施の形態1のステップ7で形成される金属膜7と同様の構成を有し、同様の手法で形成することができる。すなわち、本実施の形態においても、金属膜7は、下から順に金属膜7a,7b,7cの積層膜であり、各金属膜7a,7b,7cの構成については、上記実施の形態1と同様である。
従って、本実施の形態のステップS22では、上記実施の形態1のステップS7aと同様にして半導体基板1の主面全面に(すなわちAl含有膜6上に)金属膜7aを形成してから、上記実施の形態1のステップS7bと同様にして金属膜7a上に金属膜7bを形成し、上記実施の形態1のステップS7bと同様にして金属膜7b上に金属膜7cを形成することで、金属膜7a,7b,7cの積層膜からなる金属膜7が形成される。上記実施の形態1のステップS7と同様に、本実施の形態のステップS22においても、金属膜7aの成膜工程と金属膜7bの成膜工程と金属膜7cの成膜工程とは、半導体基板1を大気中にさらすことなくin−situで連続的に行うことが好ましい。これにより、ステップS22で金属膜7を形成する際に、金属膜7bが酸化するのを抑制または防止することができ、金属膜7a,7c中の酸素を金属膜7bに捕獲(吸着)するという金属膜7bの機能を、より的確に得ることができる。
次に、図23に示されるように、nMIS形成領域1Aの金属膜7およびAl含有膜6をエッチング(好ましくはウェットエッチング)によって選択的に除去し、pMIS形成領域1Bの金属膜7およびAl含有膜6を残す(図20のステップS23)。これにより、nMIS形成領域1Aでは、Hf含有絶縁膜4が露出され、一方pMIS形成領域1Bでは、Hf含有絶縁膜4上にAl含有膜6および金属膜7が形成された状態が維持される。
具体的には、ステップS23では、金属膜7上にpMIS形成領域1Bを覆いかつnMIS形成領域1Aを露出するフォトレジストパターン(図示せず)を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、nMIS形成領域1Aの金属膜7をエッチング(好ましくはウェットエッチング)して除去し、続いて、nMIS形成領域1AのAl含有膜6をエッチング(好ましくはウェットエッチング)して除去する。その後、フォトレジストパターンは除去する。
次に、図24に示されるように、半導体基板1の主面上に、希土類含有膜5を形成する(図20のステップS24)。
上記ステップS23のエッチング工程でnMIS形成領域1Aの金属膜7およびAl含有膜6を除去しかつpMIS形成領域1Bの金属膜7およびAl含有膜6を残していたので、ステップS24では、希土類含有膜5は、nMIS形成領域1AではHf含有絶縁膜4上に形成され、pMIS形成領域1Bでは金属膜7(の最上層の金属膜7c)上に形成される。このため、nMIS形成領域1Aでは希土類含有膜5とHf含有絶縁膜4とが接触しているが、pMIS形成領域1Bでは、希土類含有膜5とAl含有膜6(およびHf含有絶縁膜4)とは、間に金属膜7が介在するため互いに接触していない状態となる。希土類含有膜5の材料、膜厚および成膜法などについては、上記実施の形態1と同様であるので、ここではその説明は省略する。
次に、半導体基板1に対して熱処理を施す(図20のステップS25)。ステップS25の熱処理工程は、熱処理温度を好ましくは600〜1000℃の範囲内とし、不活性ガス雰囲気中で行うことができる。
このステップS25の熱処理により、nMIS形成領域1Aにおいて、Hf含有絶縁膜4を希土類含有膜5と反応させ、pMIS形成領域1Bにおいて、Hf含有絶縁膜4をAl含有膜6と反応させる。すなわち、ステップS6bの熱処理により、nMIS形成領域1Aにおいて、希土類含有膜5を構成する希土類元素Ln(特に好ましくはLa)を、nMIS形成領域1AのHf含有絶縁膜4に導入(拡散)し、pMIS形成領域1Bにおいて、Al含有膜6をAl(アルミニウム)を、pMIS形成領域1BのHf含有絶縁膜4に導入(拡散)する。なお、pMIS形成領域1Bでは、希土類含有膜5とAl含有膜6(およびHf含有絶縁膜4)とは、間に金属膜7が介在して互いに接触していない状態であるため、Al含有膜6およびHf含有絶縁膜4は希土類含有膜5と反応せず、希土類含有膜5を構成する希土類元素Ln(特に好ましくはLn=La)は、pMIS形成領域1BのHf含有絶縁膜4には導入(拡散)されない。
このステップS25の熱処理により、図25に示されるように、nMIS形成領域1Aでは、希土類含有膜5とHf含有絶縁膜4とが反応(混合、ミキシング)してHf含有絶縁膜4aが形成される。すなわち、nMIS形成領域1Aでは、希土類含有膜5の希土類元素Ln(特に好ましくはLn=La)がHf含有絶縁膜4に導入されて、Hf含有絶縁膜4が、Hf含有絶縁膜4aとなる。ここで、上記実施の形態1と同様に、希土類含有膜5が含有する希土類元素をLnと表記している。また、このステップS25の熱処理により、図25に示されるように、pMIS形成領域1Bでは、Al含有膜6とHf含有絶縁膜4とが反応(混合、ミキシング)してHf含有絶縁膜4bが形成される。すなわち、pMIS形成領域1Bでは、Al含有膜6のAlがHf含有絶縁膜4に導入されて、Hf含有絶縁膜4が、Hf含有絶縁膜4bとなる。ステップS25の熱処理で形成されたHf含有絶縁膜4aは、上記実施の形態1でステップS6bの熱処理で形成されたHf含有絶縁膜4aと同様の構成を有し、ステップS25の熱処理で形成されたHf含有絶縁膜4bは、上記実施の形態1でステップS6dの熱処理で形成されたHf含有絶縁膜4bと同様の構成を有しているので、ここではその説明は省略する。
また、pMIS形成領域1Bでは、希土類含有膜5は金属膜7上に形成されているため、このpMIS形成領域1Bの希土類含有膜5は、金属膜7とほとんど反応せずに残存する。すなわち、金属膜7の最上層の金属膜7cおよび最下層の金属膜7aの材料として、ステップS25の熱処理工程の熱処理温度でも安定で、Hf含有絶縁膜4、Al含有膜6および希土類含有膜5のいずれとも反応し難い材料を選択しておくのである。このような材料として、窒化金属や炭化金属はふさわしく、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜または炭化タングステン(WC)膜は好適である。
ステップS25の熱処理工程を行った後、図26に示されるように、ステップS25の熱処理工程で反応しなかった希土類含有膜5(未反応の希土類含有膜5)を、エッチング(好ましくはウェットエッチング)によって除去する(図20のステップS26)。
ステップS26の希土類含有膜5のエッチング工程により、pMIS形成領域1Bでは、金属膜7上の希土類含有膜5が除去されて金属膜7(の最上層の金属膜7c)が露出し、nMIS形成領域1Aでは、ステップS26の熱処理でHf含有絶縁膜4と反応しきれなかった希土類含有膜5が除去されてHf含有絶縁膜4aが露出される。希土類含有膜5の形成時の膜厚によっては、ステップS25の熱処理時に、nMIS形成領域1Aの希土類含有膜5の全厚み分がHf含有絶縁膜4と反応する場合もあるが、この場合も、ステップS26の希土類含有膜5のエッチング工程後には、pMIS形成領域1Bでは金属膜7(の最上層の金属膜7c)が露出し、nMIS形成領域1AではHf含有絶縁膜4aが露出された状態となる。
また、Al含有膜6の形成時の膜厚によっては、ステップS25の熱処理時に、pMIS形成領域1BのAl含有膜6の全厚み分がHf含有絶縁膜4と反応(ミキシング)してHf含有絶縁膜4bになる場合と、pMIS形成領域1BのAl含有膜6の下層部分のみがHf含有絶縁膜4と反応(ミキシング)してHf含有絶縁膜4bになる場合とがあり得る。ステップS25の熱処理の際にpMIS形成領域1BのAl含有膜6の全厚み分がHf含有絶縁膜4と反応(ミキシング)してHf含有絶縁膜4bが形成された場合には、Hf含有絶縁膜4b上にはAl含有膜6の未反応部分は残存しないため、金属膜7はHf含有絶縁膜4b上に直接接する状態となる。一方、ステップS25の熱処理の際にpMIS形成領域1BのAl含有膜6の下層部分のみがHf含有絶縁膜4と反応(ミキシング)してHf含有絶縁膜4bが形成された場合には、Hf含有絶縁膜4b上にはAl含有膜6の未反応部分が薄く残存することになるため、金属膜7(の最下層の金属膜7a)とHf含有絶縁膜4bとの間には、Al含有膜6の未反応部分が薄く介在することになる。Hf系ゲート絶縁膜およびメタルゲート電極を有するpチャネル型MISFETにおいては、Hf系ゲート絶縁膜中にAlが導入(ミキシング)されていれば、pチャネル型MISFETを低しきい値化することができるが、Hf系ゲート絶縁膜とメタルゲート電極の間にAl酸化物(Al含有膜6)が介在していても、このAl酸化物(Al含有膜6)は、pチャネル型MISFETの低しきい値化に寄与する。このため、ステップS25の熱処理の際に、pMIS形成領域1BのHf含有絶縁膜4b上にAl含有膜6の未反応部分が残存しなかった場合と、pMIS形成領域1BのHf含有絶縁膜4b上にAl含有膜6の未反応部分が残存した場合のいずれにおいても、pチャネル型MISFETQpの低しきい値化を図ることができる。すなわち、本実施の形態は、ゲート電極GE2の金属膜7(の最下層の金属膜7a)とHf含有絶縁膜4bとの間に、Al含有膜6の未反応部分が残存(介在)していない場合と残存(介在)している場合のいずれにおいても有効であり、pチャネル型MISFETQpの低しきい値化を図ることができるのである。
また、ステップS5でHf含有絶縁膜4を形成する前に、ステップS4で界面層3を形成した場合には、ステップS25の熱処理時には、Hf含有絶縁膜4と下部の界面層3との反応を抑制して、界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。すなわち、nMIS形成領域1Aにおいて、Hf含有絶縁膜4aと半導体基板1(p型ウエルPW)との間に界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させ、またpMIS形成領域1Bにおいて、Hf含有絶縁膜4bと半導体基板1(n型ウエルNW)との間に界面層3としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
次に、図27に示されるように、半導体基板1の主面上に、nチャネル型MISFETQnのメタルゲート(金属ゲート電極)用の金属膜(金属層、メタルゲート膜、第4金属膜)7dを形成する(図20のステップS27)。ステップS27においては、nMIS形成領域1Aでは、Hf含有絶縁膜4a上に金属膜7dが形成され、pMIS形成領域1Bでは、金属膜7(の最上層の金属膜7c)上に金属膜7dが形成される。
ステップS27で形成する金属膜7dは、窒化金属または炭化金属からなり、好ましくは、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜または炭化タングステン(WC)膜であるが、金属膜7を構成する金属膜7a,7cと同じ材料(金属化合物)により構成されていれば、更に好ましい。すなわち、金属膜7a,7cが窒化チタン(TiN)膜であれば、金属膜7dも窒化チタン(TiN)膜であることが好ましく、金属膜7a,7cが窒化タンタル(TaN)膜であれば、金属膜7dも窒化タンタル(TaN)膜であることが好ましく、金属膜7a,7cが窒化タングステン(WN)膜であれば、金属膜7dも窒化タングステン(WN)膜であることが好ましい。また、金属膜7a,7cが炭化チタン(TiC)膜であれば、金属膜7dも炭化チタン(TiC)膜であることが好ましく、金属膜7a,7cが炭化タンタル(TaC)膜であれば、金属膜7dも炭化タンタル(TaC)膜であることが好ましく、金属膜7a,7cが炭化タングステン(WC)膜であれば、金属膜7dも炭化タングステン(WC)膜であることが好ましい。ステップS27において、金属膜7dは、例えばスパッタリング法などにより形成することができる。金属膜7dの膜厚は、例えば1〜10nm程度とすることができるが、3〜5nm程度であれば、より好ましい。
次に、図28に示されるように、半導体基板1の主面上に、すなわち金属膜7d上に、シリコン膜8を形成する(図20のステップS8a)。シリコン膜8の構成は、上記実施の形態1とほぼ同様であるので、ここではその説明は省略する。nMIS形成領域1Aでは、半導体基板1(p型ウエルPW)上に、界面層3、Hf含有絶縁膜4a、金属膜7dおよびシリコン膜8が下から順に積層され、pMIS形成領域1Bでは、半導体基板1(p型ウエルPW)上に、界面層3、Hf含有絶縁膜4b、金属膜7a、金属膜7b、金属膜7c、金属膜7dおよびシリコン膜8が下から順に積層された状態となる。
ステップS27で形成する金属膜7dの厚みを厚くすることでステップS8aのシリコン膜8の形成工程を省略する(すなわちゲート電極GE1,GE2をシリコン膜8無しで形成する)ことも可能であるが、ステップS8aで金属膜7d上にシリコン膜8を形成する方が、より好ましい。その理由は、上記実施の形態1で金属膜7上にシリコン膜8を形成したのとほぼ同様である。
次に、図29に示されるように、フォトリソグラフィ法を用いてシリコン膜8上にフォトレジストパターンPR1を形成する。それから、このフォトレジストパターンPR1をエッチングマスクとして用いて、シリコン膜8、金属膜7d,7c,7b,7aをエッチング(好ましくはドライエッチング)してパターニングすることにより、図30に示されるように、ゲート電極GE1a,GE2aを形成する(図20のステップS9a)。その後、フォトレジストパターンPR1を除去する。図30にはフォトレジストパターンPR1を除去した状態が示されている。
nMIS形成領域1Aでは、金属膜7dとシリコン膜8との積層膜が形成されていたので、ステップS9aでは、シリコン膜8および金属膜7dがエッチング(好ましくはドライエッチング)によりパターニングされることでゲート電極GE1aが形成される。一方、pMIS形成領域1Bでは、金属膜7a,7b,7c,7dとシリコン膜8との積層膜が形成されていたので、ステップS9aでは、シリコン膜8、金属膜7d、金属膜7c、金属膜7bおよび金属膜7aがエッチング(好ましくはドライエッチング)によりパターニングされることでゲート電極GE2aが形成される。
nチャネル型MISFETQnのゲート電極(メタルゲート電極)であるゲート電極GE1aは、金属膜7dと金属膜7d上のシリコン膜8との積層膜からなり、nMIS形成領域1Aにおいて、Hf含有絶縁膜4a上に形成される。pチャネル型MISFETQpのゲート電極(メタルゲート電極)であるゲート電極GE2aは、金属膜7aと、金属膜7a上の金属膜7bと、金属膜7b上の金属膜7cと、金属膜7c上の金属膜7dと、金属膜7d上のシリコン膜8との積層膜からなり、pMIS形成領域1Bにおいて、Hf含有絶縁膜4b上に形成される。nチャネル型MISFETQnのゲート電極GE1aは、ゲート絶縁膜(ここでは界面層3およびHf含有絶縁膜4a)上に位置する金属膜7dを有しており、いわゆるメタルゲート電極(金属ゲート電極)である。また、pチャネル型MISFETQpのゲート電極GE2aは、ゲート絶縁膜(ここでは界面層3およびHf含有絶縁膜4b)上に位置する金属膜7a,7b,7c,7dを有しており、いわゆるメタルゲート電極(金属ゲート電極)である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、MISFET素子の小型化(ゲート絶縁膜の薄膜化)も可能になる。
ステップS9aでシリコン膜8および金属膜7d,7c,7b,7aをパターニングするドライエッチング工程の後に、ゲート電極GE1aで覆われない部分のHf含有絶縁膜4aとゲート電極GE2aで覆われない部分のHf含有絶縁膜4bとを除去するためのウェットエッチング行うことが、より好ましい。ゲート電極GE1aの下部に位置するHf含有絶縁膜4aとゲート電極GE2aの下部に位置するHf含有絶縁膜4bとは、ステップS9aのドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極GE1aで覆われない部分のHf含有絶縁膜4aとゲート電極GE2aで覆われない部分のHf含有絶縁膜4bとは、ステップS9aでシリコン膜8および金属膜7d,7c,7b,7aをパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
以降の工程は、上記実施の形態1とほぼ同様である。すなわち、図31に示されるように、上記実施の形態1と同様にして、ステップS10でn−型半導体領域EX1およびp−型半導体領域EX2を形成し、上記実施の形態1と同様にして、ステップS10でサイドウォールSWを形成し、上記実施の形態1と同様にして、ステップS12でn+型半導体領域SD1およびp+型半導体領域SD2を形成する。それから、上記実施の形態1と同様にして、ステップS13で不純物の活性化のための熱処理(アニール処理、活性化アニール)を行う。その後、上記実施の形態1と同様にして、上記絶縁膜(層間絶縁膜)11、上記コンタクトホールCNT、上記プラグPG、上記ストッパ絶縁膜12、上記絶縁膜13および上記配線M1や、更に上層の多層配線構造が形成されるが、ここでは図示およびその説明は省略する。
図31に示される本実施の形態の半導体装置は、図1に示される上記実施の形態1の半導体装置と、次の点が異なっている。
上記実施の形態1の半導体装置では、nチャネル型MISFETQnのゲート電極GE1とpチャネル型MISFETQpのゲート電極GE2とはほぼ同じ構造を有しており、いずれも、金属膜7a、金属膜7b、金属膜7cおよびシリコン膜8が下から順に積層された構造を有していた(但し、ゲート電極GE1のシリコン膜8はn型不純物が導入され、ゲート電極GE2のシリコン膜8はp型不純物が導入されている)。それに対して、本実施の形態では、nチャネル型MISFETQnのゲート電極GE1aとpチャネル型MISFETQpのゲート電極GE2aとは同じ構造ではなく、ゲート電極GE1aは金属膜7dおよびシリコン膜8が下から順に積層された構造を有し、ゲート電極GE2aは、金属膜7a、金属膜7b、金属膜7c、金属膜7dおよびシリコン膜8が下から順に積層された構造を有している。すなわち、本実施の形態のゲート電極GE2aは、上記実施の形態1のゲート電極GE2において、金属膜7cとシリコン膜8との間に金属膜7dが挿入された構造を有している。また、本実施の形態のゲート電極GE1aは、上記実施の形態1のゲート電極GE1において、金属膜7a,7b,7cの積層膜である金属膜7の代わりに、金属膜7dを用いた構造を有している。それ以外の構成は、本実施の形態の半導体装置は、上記実施の形態1の半導体装置とほぼ同様の構成を有しているので、その説明は省略する。
本実施の形態では、ゲート電極GE1a,GE2aのいずれもメタルゲート電極であるが、pチャネル型MISFETQpのゲート電極GE2aは、メタルゲート電極を構成する金属膜として、下から順に金属膜7a、金属膜7b、金属膜7cおよび金属膜7dの積層膜を有している。金属膜7a,7c,7dのそれぞれは、窒化金属膜または炭化金属膜からなり、好ましくは、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜または炭化タングステン(WC)膜であるが、金属膜7a,7c,7dは互いに同じ材料(金属化合物)で構成されている。そして、金属膜7bは、ハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜である。従って、本実施の形態の金属膜7cと金属膜7dとを合わせたものが、上記実施の形態1の金属膜7cに相当するものとみなすことができる。
本実施の形態においては、pチャネル型MISFETQpに対して、上記実施の形態1のpチャネル型MISFETQpに対して得られる効果とほぼ同様の効果を得ることができる。すなわち、窒化金属または炭化金属からなる金属膜7aと金属膜7c,7dとの間にハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜からなる金属膜7bを挿入したことで、この金属膜7bが酸素を捕獲(吸着)するゲッター層として機能することができる。このため、金属膜7a,7c,7d中に混入した酸素が、ステップS13の活性化アニール処理のような高温の熱処理工程において、Hf含有絶縁膜4bなどへと拡散してゲート絶縁膜の膜厚が増加するのを抑制または防止することができる。これにより、ゲート絶縁膜のEOTの不要な増加を防止することができ、また、ゲート絶縁膜のEOTのばらつき(変動)を低減することができる。従って、半導体装置の性能を向上させることができる。また、たとえ金属膜7cの成膜後に金属膜7cの表面が酸化されたり、金属膜7dの成膜後に金属膜7dの表面が酸化されたとしても、金属膜7c,7dの酸化部分の酸素は、ステップS13の活性化アニールのような高温の熱処理工程が行われても、酸素のゲッター層である金属膜7bが途中に存在するためにHf含有絶縁膜4bまで拡散せず、ゲート絶縁膜の膜厚が増加するのを抑制または防止することができる。また、金属膜7bは、ハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜からなるため、金属膜7bを構成する元素がHf含有絶縁膜4b中に拡散したときの悪影響を防止できる。金属膜7bとしては、ハフニウム(Hf)膜、ジルコニウム(Zr)膜またはアルミニウム(Al)膜を用いることができるが、ハフニウム(Hf)膜が最も好ましく、その理由は上記実施の形態1と同様である。また、金属膜7a,7c,7dを同種の材料(金属化合物)からなる膜とすることで、ステップS9aのゲート電極GE1a,GE2a形成工程において、pMIS形成領域1Bにおける金属膜(ここでは金属膜7d,7c,7b,7aの積層膜)とnMIS形成領域1Aにおける金属膜(ここでは金属膜7d)をエッチング(ドライエッチング)しやすくなり、ゲート電極GE1a,GE2aの加工が容易になる。また、金属膜7a,7c,7dを同種の材料からなる膜とすることで、金属膜7d,7c,7b,7aをエッチング条件を変えることなく連続的にエッチングすることが可能になるため、金属膜7のエッチング(ドライエッチング)に要する時間を短縮でき、半導体装置のスループットを向上することができる。
また、本実施の形態では、金属膜7をステップS25の熱処理の際の反応防止用マスク層(希土類含有膜5とAl含有膜6およびHf含有絶縁膜4との反応を防止するためのマスク層)として金属膜7を使用している。このため、nMIS形成領域1AだけでなくpMIS形成領域1Bにも希土類含有膜5が存在する状態でステップS25の熱処理を行うことができ、希土類含有膜5をエッチングでパターニングする必要が無い。このため、Hf含有絶縁膜4がダメージを受けるのを抑制または防止することができる。また、反応防止用マスク層として、金属膜7a,7cの間に酸素のゲッター層として機能する金属膜7bを挿入した構造の金属膜7を用いている。このため、金属膜7a,7c中に混入した酸素(あるいは金属膜7cの表面が酸化されている場合の酸素)が、ステップS25の熱処理工程でHf含有絶縁膜4(4b)などへと拡散してゲート絶縁膜の膜厚が増加するのを抑制または防止することができる。すなわち、本実施の形態では、ステップS25の熱処理工程とステップS13の活性化アニール処理の両方において、pチャネル型MISFETQpのゲート絶縁膜の膜厚が増加するのを抑制または防止でき、pチャネル型MISFETQpのゲート絶縁膜のEOTの不要な増加やばらつきを防止することができる。
また、本実施の形態では、ステップS25の熱処理の際の反応防止用マスク層として使用した金属膜7を、除去せずにゲート電極GE2a用の金属膜として使用しているため、反応防止用マスク層として使用した金属膜7を除去する場合に比べて、半導体装置の製造工程数を低減できる。また、本実施の形態において、ステップS26の後に更に金属膜7を除去した場合には、それ以降は上記実施の形態1のステップS7〜S13の工程を行えばよく、この場合は、図31ではなく上記図1の構造が得られる。
また、本実施の形態では、nチャネル型MISFETQnのゲート電極GE1aを、下から順に金属膜7dおよびシリコン膜8の積層構造とし、pチャネル型MISFETQpのゲート電極GE2aを、下から順に金属膜7a、金属膜7b、金属膜7c、金属膜7dおよびシリコン膜8の積層構造としている。他の形態(変形例)として、nチャネル型MISFETQnのゲート電極GE1aの構造とpチャネル型MISFETQpのゲート電極GE2aの構造とを入れ換えることもできる。すなわち、nチャネル型MISFETQnのゲート電極GE1aを、下から順に金属膜7a、金属膜7b、金属膜7c、金属膜7dおよびシリコン膜8の積層構造とし、pチャネル型MISFETQpのゲート電極GE2aを、下から順に金属膜7dおよびシリコン膜8の積層構造することもできる。このような構造は、本実施の形態と基本的には同様の工程で図32〜図37のようにして得ることができるが、相違点を主として説明すると、以下のようになる。
すなわち、上記ステップS21でAl含有膜6の代わりに希土類含有膜5を形成し(図32参照)、上記ステップS22でこの希土類含有膜5上に金属膜7(すなわち金属膜7a,7b,7cの積層膜)を形成し(図32参照)、上記ステップS23でpMIS形成領域1Bの金属膜7および希土類含有膜5を除去しかつnMIS形成領域1Aの金属膜7および希土類含有膜5を残す(図33参照)。それから、上記ステップS24で希土類含有膜5の代わりにAl含有膜6を形成し(図34参照)、上記ステップS25の熱処理でnMIS形成領域1AのHf含有絶縁膜4と希土類含有膜5とを反応(混合、ミキシング)してHf含有絶縁膜4aを形成し、pMIS形成領域1BのHf含有絶縁膜4とAl含有膜6とを反応(混合、ミキシング)してHf含有絶縁膜4bを形成する(図35参照)。この際、金属膜7は、nMIS形成領域1AのAl含有膜6と希土類含有膜5(およびHf含有絶縁膜4)と間に介在して反応防止用マスク層として機能する。その後、上記ステップS26で金属膜7上の未反応のAl含有膜6を除去し(図36参照)、上記ステップS27で金属膜7dを形成し(図36参照)、上記ステップS8aでシリコン膜8を形成する(図36参照)。これにより、nMIS形成領域1Aでは、Hf含有絶縁膜4a上に金属膜7a,7b,7c,7dおよびシリコン膜8が下から順に積層され、pMIS形成領域1Bでは、Hf含有絶縁膜4a上に金属膜7dおよびシリコン膜8が下から順に積層された状態となる(図36参照)。そして、上記ステップS9aで、nMIS形成領域1Aのシリコン膜8および金属膜7d,7c,7b,7aがパターニングされて、下から順に金属膜7a,7b,7c,7dおよびシリコン膜8の積層構造のゲート電極GE1aが形成され、pMIS形成領域1Bのシリコン膜8および金属膜7dがパターニングされて、下から順に金属膜7dおよびシリコン膜8の積層構造のゲート電極GE2aが形成される(図37参照)。この場合には、本実施の形態で上述したpチャネル型MISFETQpに対して得られる効果が、nチャネル型MISFETQnに対して得られることになる。
また、図35の構造を得てから、上記記ステップS26で金属膜7上の未反応のAl含有膜6を除去した後に更に金属膜7を除去した場合には、それ以降は上記実施の形態1のステップS7〜S13の工程を行えばよく、この場合は、図37ではなく上記図1の構造が得られる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置およびその製造技術に適用して有効である。
1 半導体基板
1A nMIS形成領域
1B pMIS形成領域
2 素子分離領域
3,103 界面層
4,4a,4b,104a,104b Hf含有絶縁膜
5 希土類含有膜
6 Al含有膜
7,7a,7b,7c,7d 金属膜
8 シリコン膜
11 絶縁膜
12 ストッパ絶縁膜
13 絶縁膜
14 配線溝
CNT コンタクトホール
EX1,EX101 n−型半導体領域
EX2,EX102 p−型半導体領域
GE1,GE1a,GE2,GE2a,GE101,GE102 ゲート電極
M1 配線
NW,NW101 n型ウエル
PG プラグ
PR1 フォトレジストパターン
PW,PW101 p型ウエル
Qn、Qn101 nチャネル型MISFET
Qp,Qp101 pチャネル型MISFET
SD1,SD101 n+型半導体領域
SD2,SD102 p+型半導体領域
SW,SW101 サイドウォール
1A nMIS形成領域
1B pMIS形成領域
2 素子分離領域
3,103 界面層
4,4a,4b,104a,104b Hf含有絶縁膜
5 希土類含有膜
6 Al含有膜
7,7a,7b,7c,7d 金属膜
8 シリコン膜
11 絶縁膜
12 ストッパ絶縁膜
13 絶縁膜
14 配線溝
CNT コンタクトホール
EX1,EX101 n−型半導体領域
EX2,EX102 p−型半導体領域
GE1,GE1a,GE2,GE2a,GE101,GE102 ゲート電極
M1 配線
NW,NW101 n型ウエル
PG プラグ
PR1 フォトレジストパターン
PW,PW101 p型ウエル
Qn、Qn101 nチャネル型MISFET
Qp,Qp101 pチャネル型MISFET
SD1,SD101 n+型半導体領域
SD2,SD102 p+型半導体領域
SW,SW101 サイドウォール
Claims (22)
- MISFETを備える半導体装置であって、
半導体基板と、
前記半導体基板上に形成された、前記MISFETのゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、前記MISFETのメタルゲート電極と、
前記半導体基板に形成された、前記MISFETのソース・ドレイン領域と、
を有し、
前記メタルゲート電極は、最下層の第1金属膜と、前記第1金属膜上に形成された第2金属膜と、前記第2金属膜上に形成された第3金属膜とを有しており、
前記第1金属膜は、窒化金属膜または炭化金属膜であり、
前記第2金属膜は、ハフニウム膜、ジルコニウム膜またはアルミニウム膜であり、
前記第3金属膜は、前記第1金属膜と同種の材料からなることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1金属膜は、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜または炭化タングステン膜であることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記ゲート絶縁膜は、ハフニウムと酸素とを主成分として含有する高誘電率ゲート絶縁膜であることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記メタルゲート電極は、前記第3金属膜上に形成されたシリコン膜を更に有していることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記第2金属膜の膜厚は、前記第1金属膜の膜厚および前記第3金属膜の膜厚よりも薄いことを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記第2金属膜は、ハフニウム膜であることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記高誘電率ゲート絶縁膜と前記半導体基板との界面に形成された、酸化シリコンまたは酸窒化シリコンからなる界面層を更に有することを特徴とする半導体装置。 - nチャネル型の第1MISFETを半導体基板の第1領域に有し、pチャネル型の第2MISFETを前記半導体基板の第2領域に有する半導体装置であって、
前記第1MISFETは、前記第1領域の前記半導体基板上に第1ゲート絶縁膜を介して形成された第1メタルゲート電極を有し、
前記第2MISFETは、前記第2領域の前記半導体基板上に第2ゲート絶縁膜を介して形成された第2メタルゲート電極を有し、
前記第1および第2メタルゲート電極は、それぞれ、最下層の第1金属膜と、前記第1金属膜上に形成された第2金属膜と、前記第2金属膜上に形成された第3金属膜とを有しており、
前記第1金属膜は、窒化金属膜または炭化金属膜であり、
前記第2金属膜は、ハフニウム膜、ジルコニウム膜またはアルミニウム膜であり、
前記第3金属膜は、前記第1金属膜と同種の材料からなることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記第1金属膜は、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜または炭化タングステン膜であることを特徴とする半導体装置。 - 請求項9記載の半導体装置において、
前記第1および第2ゲート絶縁膜は、ハフニウムと酸素とを主成分として含有する高誘電率ゲート絶縁膜であることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第1および第2メタルゲート電極は、それぞれ、第3金属膜上に形成されたシリコン膜を更に有していることを特徴とする半導体装置。 - MISFETを有する半導体装置の製造方法であって、
(a)半導体基板を用意する工程、
(b)前記半導体基板上に、前記MISFETのゲート絶縁膜用の第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第1金属膜を形成する工程、
(d)前記第1金属膜上に第2金属膜を形成する工程、
(e)前記第2金属膜上に第3金属膜を形成する工程、
(f)前記(e)工程後、前記第3金属膜、前記第2金属膜および前記第1金属膜をパターニングして、前記MISFET用のメタルゲート電極を形成する工程、
を有し、
前記(c)工程で形成される前記第1金属膜は、窒化金属膜または炭化金属膜であり、
前記(d)工程で形成される前記第2金属膜は、ハフニウム膜、ジルコニウム膜またはアルミニウム膜であり、
前記(e)工程で形成される前記第3金属膜は、前記(c)工程で形成される前記第1金属膜と同種の材料からなることを特徴とする半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記(c)工程で形成される前記第1金属膜は、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜または炭化タングステン膜であることを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(b)工程で形成される第1絶縁膜は、ハフニウムと酸素とを主成分として含有していることを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記(e)工程後で、前記(f)工程前に、
(e1)前記第3金属膜上にシリコン膜を形成する工程、
を更に有し、
前記(f)工程では、前記シリコン膜、前記第3金属膜、前記第2金属膜および前記第1金属膜をパターニングして、前記メタルゲート電極を形成することを特徴とする半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
前記(f)工程の後に、
(g)前記半導体基板に前記MISFETのソース・ドレイン領域形成用のイオン注入を行なう工程、
(h)前記(g)工程後に、前記(g)工程の前記イオン注入で導入された不純物を活性化させるための熱処理を行う工程、
を更に有することを特徴とする半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法において、
前記(c)、(d)および(e)工程は、前記半導体基板を大気中にさらすことなく連続的に行われることを特徴とする半導体装置の製造方法。 - 請求項17記載の半導体装置の製造方法において、
前記(d)工程で形成される前記第2金属膜は、ハフニウム膜であることを特徴とする半導体装置の製造方法。 - nチャネル型の第1MISFETを半導体基板の第1領域に有し、pチャネル型の第2MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法であって、
(a)前記第1および第2MISFETのゲート絶縁膜用で、かつHfを含有する第1絶縁膜を、前記半導体基板の前記第1領域および前記第2領域に形成する工程、
(b)前記(a)工程後、前記第1領域および前記第2領域に形成された前記第1絶縁膜上に、Alを含有するAl含有膜を形成する工程、
(c)前記Al含有膜上に第1金属膜を形成する工程、
(d)前記第1金属膜上に第2金属膜を形成する工程、
(e)前記第2金属膜上に第3金属膜を形成する工程、
(f)前記(e)工程後、前記第1領域の前記第3金属膜、前記第2金属膜、前記第1金属膜および前記Al含有膜を除去し、前記第2領域の前記第3金属膜、前記第2金属膜、前記第1金属膜および前記Al含有膜を残す工程、
(g)前記(f)工程後、希土類元素を含有する希土類含有膜を、前記第1領域の前記第1絶縁膜上および前記第2領域の前記第3金属膜上に形成する工程、
(h)前記(g)工程後、熱処理を行って、前記第1領域の前記第1絶縁膜を前記希土類含有膜と反応させ、前記第2領域の前記第1絶縁膜を前記Al含有膜と反応させる工程、
(i)前記(h)工程後、前記(h)工程にて反応しなかった前記希土類含有膜を除去する工程、
(j)前記(i)工程後、前記第1領域の前記第1絶縁膜上および前記第2領域の前記第3金属膜上に、第4金属膜を形成する工程、
(k)前記(j)工程後、前記第4金属膜上にシリコン膜を形成する工程、
(l)前記(k)工程後、前記第1領域の前記シリコン膜および前記第4金属膜をパターニングして前記第1領域に前記第1MISFET用の第1メタルゲート電極を、前記第2領域の前記シリコン膜および前記第4、第3、第2および第1金属膜をパターニングして前記第2領域に前記第2MISFET用の第2メタルゲート電極を形成する工程、
を有し、
前記(c)工程で形成される前記第1金属膜は、窒化金属膜または炭化金属膜であり、
前記(d)工程で形成される前記第2金属膜は、ハフニウム膜、ジルコニウム膜またはアルミニウム膜であり、
前記(e)工程で形成される前記第3金属膜および前記(j)工程で形成される前記第4金属膜は、前記(c)工程で形成される前記第1金属膜と同種の材料からなることを特徴とする半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、
前記(c)工程で形成される前記第1金属膜は、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜または炭化タングステン膜であることを特徴とする半導体装置の製造方法。 - 請求項20記載の半導体装置の製造方法において、
前記(l)工程の後に、
(m)前記第1領域の前記半導体基板に前記第1MISFETのソース・ドレイン領域形成用のイオン注入を行ない、前記第2領域の前記半導体基板に前記第2MISFETのソース・ドレイン領域形成用のイオン注入を行なう工程、
(n)前記(m)工程後に、前記(n)工程の前記イオン注入で導入された不純物を活性化させるための熱処理を行う工程、
を更に有することを特徴とする半導体装置の製造方法。 - 請求項21記載の半導体装置の製造方法において、
前記(c)、(d)および(e)工程は、前記半導体基板を大気中にさらすことな
く連続的に行われることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009156969A JP2011014690A (ja) | 2009-07-01 | 2009-07-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009156969A JP2011014690A (ja) | 2009-07-01 | 2009-07-01 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011014690A true JP2011014690A (ja) | 2011-01-20 |
Family
ID=43593307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009156969A Pending JP2011014690A (ja) | 2009-07-01 | 2009-07-01 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011014690A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9099336B2 (en) | 2013-02-25 | 2015-08-04 | Samsung Electronics Co., Ltd. | Semiconductor device and fabricating method thereof |
JP2016072454A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理装置およびプログラム |
-
2009
- 2009-07-01 JP JP2009156969A patent/JP2011014690A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9099336B2 (en) | 2013-02-25 | 2015-08-04 | Samsung Electronics Co., Ltd. | Semiconductor device and fabricating method thereof |
JP2016072454A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理装置およびプログラム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101420482B1 (ko) | 초박막 계면 유전체층에 대한 다층 소거 금속 게이트 스택 | |
JP5401244B2 (ja) | 半導体装置の製造方法 | |
TWI449132B (zh) | Manufacturing method of semiconductor device | |
TW201025509A (en) | Method for tuning a work function of high-k metal gate devices | |
US20070221970A1 (en) | Manufacturing method of semiconductor device and semiconductor device | |
US20120045876A1 (en) | Method for manufacturing a semiconductor device | |
US8664053B2 (en) | Semiconductor device with isolation structures and gate insulating film that contain an element for threshold reduction and method of manufacturing the same | |
US20150255564A1 (en) | Method for manufacturing a semiconductor device | |
JP5368584B2 (ja) | 半導体装置およびその製造方法 | |
US20050285206A1 (en) | Semiconductor device and manufacturing method thereof | |
WO2011042955A1 (ja) | 半導体装置およびその製造方法 | |
US20100320542A1 (en) | Semiconductor device and manufacturing method thereof | |
JP4163169B2 (ja) | 半導体装置およびその製造方法 | |
US20080093681A1 (en) | Semiconductor device and method for fabricating the same | |
JP2011014690A (ja) | 半導体装置およびその製造方法 | |
JP2013093438A (ja) | 半導体装置の製造方法 | |
JP2011035158A (ja) | 半導体装置の製造方法 | |
JP2013008787A (ja) | 半導体装置およびその製造方法 | |
JP2012134212A (ja) | 半導体装置の製造方法 | |
JP2012109339A (ja) | 半導体装置の製造方法 | |
JP5866319B2 (ja) | 半導体装置の製造方法 | |
JP2011249603A (ja) | 半導体装置の製造方法 | |
JP2012099549A (ja) | 半導体装置の製造方法 |