KR101420482B1 - 초박막 계면 유전체층에 대한 다층 소거 금속 게이트 스택 - Google Patents

초박막 계면 유전체층에 대한 다층 소거 금속 게이트 스택 Download PDF

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Abstract

다층 소거 금속 게이트 스택, 및 이의 제조 방법이 개시된다. 예에서, 반도체 기판 상에 배치된 게이트 스택은, 반도체 기판 상에 배치된 계면 유전체층, 계면 유전체층 상에 배치된 하이 k 유전체층, 하이 k 유전체층 상에 배치된 제1 전도성층, 및 제1 전도성층 상에 배치된 제2 전도성층을 포함한다. 제1 전도성층은 하이 k 유전체층 상에 배치된 제1 금속층, 제1 금속층 상에 배치된 제2 금속층, 및 제2 금속층 상에 배치된 제3 금속층을 포함한다. 제1 금속층은 계면 유전체층으로부터 산소 불순물을 소거하는 재료를 포함하고, 제2 금속층은 제3 금속층으로부터 산소 불순물을 흡착하며 산소 불순물이 제1 금속층으로 확산하는 것을 막는 재료를 포함한다.

Description

초박막 계면 유전체층에 대한 다층 소거 금속 게이트 스택{MULTI-LAYER SCAVENGING METAL GATE STACK FOR ULTRA-THIN INTERFACIAL DIELECTRIC LAYER}
본 발명은 반도체 분야에 관한 것이다.
반도체 집적 회로(IC; integrated circuit) 산업은 급속한 성장을 겪어왔다. IC 재료 및 설계에서의 기술 발전은 IC 세대들을 만들어왔으며, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. 이러한 발전은 IC를 처리하고 제조하는 것의 복잡도를 증가시켰고, 이들 발전이 실현되기 위하여, IC 처리 및 제조에서의 마찬가지의 개발이 필요해졌다. IC 발달 동안, 기능 밀도(즉, 칩 면적당 상호접속되어 있는 소자들의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 공정은, 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써, 이점을 제공한다. 이러한 스케일링 다운은 또한 게이트 스택을 갖는 IC 디바이스들을 제조하고 처리하는 것에 대해 중요한 난제를 제시한다. 예를 들어, MOSFET(metal-oxide-semiconductor field-effect transistor)이 다양한 기술 노드를 통하여 스케일링 다운됨에 따라, 하이 k(high-k)/금속 게이트 스택이 구현되었다. 하이 k 유전체 재료의 커패시턴스 등가 두께(CET; capacitance equivalent thickness) 스케일링은 하이 k/금속 게이트 디바이스 성능을 개선할 수 있다. 그러나, 하이 k 재료에 대한 CET 값은 열적 프로세스 동안과 같은 공정 동안 하이 k/금속 게이트 스택의 계면층(interfacial layer)의 성장에 의해 증가된다는 것이 관찰되었다. 따라서, 기존의 하이 k/금속 게이트 스택 및 이러한 하이 k/금속 게이트 스택을 제조하는 방법이 그의 의도한 목적에는 일반적으로 적절하였지만, 소자 스케일링 다운이 계속됨에 따라, 이들은 모든 점에서 충분히 만족스럽지 못하였다.
다층 소거 금속 게이트 스택, 및 이의 제조 방법이 개시된다.
예에서, 반도체 기판 상에 배치된 게이트 스택은, 반도체 기판 상에 배치된 계면 유전체층, 계면 유전체층 상에 배치된 하이 k 유전체층, 하이 k 유전체층 상에 배치된 제1 전도성층, 및 제1 전도성층 상에 배치된 제2 전도성층을 포함한다. 제1 전도성층은 하이 k 유전체층 상에 배치된 제1 금속층, 제1 금속층 상에 배치된 제2 금속층, 및 제2 금속층 상에 배치된 제3 금속층을 포함한다. 제1 금속층은 계면 유전체층으로부터 산소 불순물을 소거하는 재료를 포함하고, 제2 금속층은 제3 금속층으로부터 산소 불순물을 흡착하며 산소 불순물이 제1 금속층으로 확산하는 것을 막는 재료를 포함한다.
본 발명에 따르면, 초박막 계면 유전체층에 대한 다층 소거 금속 게이트 스택(multi-layer scavenging metal gate stack for ultra-thin interfacial dielectric layer)을 제공할 수 있다.
본 개시는 첨부 도면과 함께 다음의 상세한 설명으로부터 잘 이해할 수 있을 것이다. 산업계에서의 표준 실시에 따라 다양한 특징들이 실제 축척대로 도시된 것은 아니고 단지 설명 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징들의 치수는 설명을 명확하게 하기 위하여 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 본 개시의 다양한 양상에 따른 집적 회로 디바이스의 단면도이다.
도 2는 본 개시의 다양한 양상에 따라 도 1의 집적 회로 디바이스와 같은 집적 회로 디바이스를 제조하는 방법의 흐름도이다.
다음의 개시는 본 발명의 서로 다른 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 단순화하도록 컴포넌트 및 구성의 특정 예가 아래에 기재된다. 이들은 물론 단지 예일 뿐이며, 한정하고자 하는 것이 아니다. 예를 들어, 다음의 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은 제1 및 제2 특징부가 직접 접촉하도록 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
도 1은 본 개시의 다양한 양상에 따른 집적 회로 디바이스(200)의 단면도이다. 도 1은 본 개시의 발명의 개념을 보다 잘 이해할 수 있도록 명확하게 하기 위하여 단순화되었다. 도시된 실시예에서, 집적 회로 디바이스(200)는 n 채널 전계 효과 트랜지스터(NFET; n-channel field effect transistor) 또는 p 채널 전계 효과 트랜지스터(PFET; p-channel field effect transistor)와 같은 전계 효과 트랜지스터 디바이스를 포함한다. 집적 회로 디바이스(200)는 메모리 셀 및/또는 로직 회로; 저항, 커패시터, 인덕터 및/또는 퓨즈와 같은 수동 컴포넌트; MOSFET(metal-oxide-semiconductor field effect transistor), CMOS(complementary metal-oxide-semiconductor transistor), 고전압 트랜지스터, 및/또는 고주파수 트랜지스터와 같은 능동 컴포넌트, 기타 적합한 컴포넌트 또는 이들의 조합을 더 포함할 수 있다. 추가적인 특징부가 집적 회로 디바이스(200)에 추가될 수 있고, 집적 회로 디바이스(200)의 추가의 실시예에 대하여 아래에 기재된 특징 중의 일부가 교체되거나 제거될 수 있다.
집적 회로 디바이스(200)는 기판(210)을 포함한다. 도시된 실시예에서, 기판(210)은 실리콘을 포함하는 반도체 기판이다. 대안으로서 또는 추가적으로, 기판(210)은 게르마늄과 같은 또다른 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함한 합금 반도체, 또는 이들의 조합을 포함한다. 또 다른 대안에서, 기판(210)은 SOI(semiconductor on insulator)이다. 다른 대안에서, 반도체 기판(210)은 도핑된 에피 층, 구배(gradient) 반도체층, 및/또는 실리콘 게르마늄층 상의 실리콘층과 같이 다른 타입의 또다른 반도체층을 덮는 반도체 층을 포함할 수 있다. 기판(210)은 집적 회로 디바이스(200)의 설계 요건에 따라 다양한 도핑 구성을 포함한다. 예를 들어, 기판(210)은 붕소 또는 BF2와 같은 p형 도펀트, 인이나 비소와 같은 n형 도펀트, 또는 이들의 조합으로 도핑된 다양한 도핑 영역을 포함할 수 있다. 도핑 영역은 반도체 기판 상에, P 우물 구조에, N 우물 구조에, 이중 우물 구조에, 또는 상승(raised) 구조를 사용하여 형성될 수 있다.
기판(210)의 다양한 영역 및/또는 소자들을 분리시키도록 기판(210)에 아이솔레이션(isolation) 특징부(212)가 배치된다. 아이솔레이션 특징부(212)는 다양한 영역들을 정의하고 전기적으로 절연시키도록 LOCOS(local oxidation of silicon) 및/또는 STI(shallow trench isolation)와 같은 아이솔레이션 기술을 이용한다. 아이솔레이션 특징부(212)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 적합한 재료, 또는 이들의 조합을 포함한다. 아이솔레이션 특징부(212)는 임의의 적합한 공정에 의해 형성된다. 하나의 예로서, STI를 형성하는 것은, 리소그래피 공정을 사용하여 기판의 일부분을 노출시키고, (예를 들어, 건식 에칭 및/또는 습식 에칭을 사용함으로써) 기판의 노출된 부분에 트렌치를 에칭하고, (예를 들어, 화학적 기상 증착 공정을 사용함으로써) 하나 이상의 유전체 재료로 트렌치를 채우는 것을 포함한다. 예를 들어, 채워진 트렌치는 실리콘 질화물이나 실리콘 산화물로 채워진 열적 산화물 라이너 층과 같은 다층 구조를 가질 수 있다.
게이트 구조(220)가 기판(210) 상에 배치된다. 도시된 실시예에서, 게이트 구조(220)는 계면층(222), 하이 k 유전체층(224), 전도성층(230)(금속층(232), 금속(234), 및 금속층(236)을 포함함), 및 전도성층(240)을 갖는 게이트 스택을 포함한다. 계면층(222) 및 하이 k 유전체층(224)은 게이트 구조(220)의 게이트 유전체층으로 총칭될 수 있고, 전도성층(230 및 240)은 게이트 구조(220)의 게이트 전극으로 총칭될 수 있다. 게이트 스택은 하드 마스크층, 캡핑층, 확산/장벽층, 유전체층, 금속층, 기타 적합한 층, 또는 이들의 조합과 같은 추가적인 층을 포함할 수 있다. 게이트 구조(220)의 게이트 스택은 게이트 퍼스트(gate first) 공정, 게이트 라스트(gate last) 공정, 또는 결합 게이트 퍼스트/게이트 라스트 공정으로 형성된다. 게이트 퍼스트 공정, 게이트 라스트 공정, 또는 결합 게이트 퍼스트/게이트 라스트 공정은 증착 공정, 리소그래피 패터닝 공정, 에칭 공정, 또는 이들의 조합을 포함한다. 증착 공정은 물리적 기상 증착(PVD; physical vapor deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 플라즈마 강화 CVD(PECVD; plasma enhanced CVD), RPCVD(remote plasma CVD), MOCVD(molecular organic CVD), 스퍼터링, 플레이팅, 기타 적합한 방법, 또는 이들의 조합을 포함한다. 리소그래피 패터닝 공정은 포토레지스트 코팅(예를 들어, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 포스트노광 베이킹, 포토레지스트 현상, 린싱, 건조(예를 들어, 하드 베이킹), 기타 적합한 공정, 또는 이들의 조합을 포함한다. 리소그래피 노광 공정은 마스크리스 리소그래피, 전자 빔 기록, 이온 빔 기록, 및 분자 임프린트와 같은 기타 적절한 방법에 의해 구현되거나 교체될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함한다.
계면 유전체층(222)이 기판(210) 상에 배치된다. 도시된 실시예에서, 계면 유전체층(222)은 초박막 계면 유전체층이며, 이는 계면 유전체층(222)이 약 6Å 이하의 두께를 가짐을 의미한다. 계면 유전체층(222)은 실리콘 산화물(SiO2) 층 또는 실리콘 산질화물(SiON) 층과 같은 산화물 함유층이다. 계면 유전체층(222)은 화학적 산화물 기술, 열 산화물 기술, 원자층 증착(ALD), 화학 기상 증착(CVD), 또는 기타 적합한 기술에 의해 형성된다. 계면 유전체층(222)이 기판(210) 상에 HF-라스트(HF-last) 프리게이트(pre-gate) 세정 공정과 같은 세정 공정(예를 들어, HF 산 용액을 사용함)이 형성되기 전에 수행될 수 있다.
하이 k 유전체층(224)이 계면 유전체층(222) 상에 배치된다. 하이 k 유전체층(224)은 약 5Å 내지 약 50Å의 두께를 갖는다. 도시된 실시예에서, 하이 k 유전체층(224)은 산화하프늄(HfO2)을 포함한다. 대안으로서 또는 추가적으로, 하이 k 유전체층(224)은 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 또는 하프늄 지르코늄 산화물(HfZrO)과 같은 Hf-X-O 재료(X는 실리콘 또는 금속임); 하프늄 디옥사이드-알루미나(HfO2-Al2O3) 합금; 지르코늄 산화물(ZrO2); 지르코늄 실리케이트(ZrSiO4) 또는 지르코늄 알루미네이트(ZrAlO)와 같은 Zr-X-O 재료(X는 실리콘 또는 금속임); 티타늄 산화물(TiO2); Ti-X-O(X는 실리콘 또는 금속임); 란탄 산화물(La2O3); La-X-O 재료(X는 실리콘 또는 금속임); 희토류 산화물; 기타 적합한 하이 k 유전체 재료; 또는 이들의 조합을 포함한다. 하이 k 유전체층(224)은 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), MOCVD, 스퍼터링, 기타 적합한 공정, 또는 이들의 조합과 같은 적합한 공정에 의해 형성된다.
전도성층(230)이 하이 k 유전체층(224) 상에 배치된다. 전도성층(230)은 게이트 구조(220)의 게이트 스택의 캡핑층으로 지칭될 수 있다. 예에서, 전도성층(230)은 약 9Å 내지 약 85Å의 두께를 갖는다. 도시된 실시예에서, 상기 언급된 바와 같이, 전도성층(230)은 금속층(232), 금속층(234), 및 금속층(236)을 포함한다. 예에서, 금속층(232)과 금속층(234)의 결합된 두께는 약 4Å 내지 약 35Å이다. 전도성층(230)의 금속층(232), 금속층(234), 및 금속층(236)은 어닐링 공정 동안과 같은 후속 공정 동안 계면 유전체층(222)의 성장을 최소화하거나 막도록 구성된다. 어닐링 공정은, 게이트 구조(220)의 게이트 스택에서의 스트레스를 완화시키고 그리고/또는 결함을 보수하는데 사용되거나, 또는 집적 회로 디바이스(200)의 소스/드레인 영역의 도펀트를 활성화시키는데 사용될 수 있다. 어닐링 공정은 후속 공정 동안 다른 목적으로 사용될 수 있다. 예에서, 전도성층(230)은 약 1050 ℃ 이상의 온도를 갖는 어닐링 공정 동안 계면 유전체층(222)의 성장을 최소화하거나 막는다.
도 1에서 게이트 스택의 일부분의 분해도는, (산소 불순물 원자와 같은) 불순물 원자가 계면 유전체층(222)으로 이동하는 것을 막음으로써, 전도성층(230)이 후속 공정 동안 어떻게 계면 유전체층(222)의 성장을 최소화하거나 막는지를 예시한다. 예를 들어, 금속층(236)은 그레인 경계를 갖는 다양한 그레인을 포함하며, 어닐링 공정 동안과 같은 공정 동안, 산소 불순물은 금속층(236)의 그레인들 사이의 금속층(236)으로 침투하고 계면 유전체층(222)을 향하여 이동할 수 있다. 이러한 산소 불순물은 집적 회로 디바이스(200)가 처리되고 있는 주변 대기로부터 흡착될 수 있다. 금속층(234)은, 금속층(236)으로부터 이러한 산소 불순물을 흡착하고 이러한 산소 불순물이 금속층(232) 안으로 확산하는 것을 막거나 억제하는 재료를 포함한다. 금속층(234)이 금속층(236)으로부터 산소 불순물을 흡착하면서 이러한 산소 불순물이 금속층(232) 안으로 확산하는 것을 막을 수 있기 때문에, 금속층(232), 하이 k 유전체층(224), 및 계면층(222) 사이에 폐쇄 시스템(238)이 존재한다. 폐쇄 시스템(238)은 금속층(236)으로부터의 산소 불순물을 통합시키지 않을 것이며, 이러한 불순물이 계면 유전체층(222)으로 도입되었다면 계면 유전체층(222)의 성장을 야기했을 것이다. 또한, 도시된 실시예에서, 금속층(232)은 계면 유전체층(222)으로부터 산소 불순물을 소거하는(scavenge) 재료를 포함한다. 따라서, 전도성층(230)은 후속 공정 동안 산소 불순물이 계면 유전체층(222)에 도달하는 것을 막고 계면 유전체층(222)으로부터 산소 불순물을 소거함으로써 계면 유전체층(222)의 성장을 막거나 최소화하며, 그리하여 계면 유전체층(222)은 예를 들어 약 6Å 이하의 두께로써 초박막을 유지한다. 후속 공정 동안 계면층(222)의 성장을 막거나 최소화함으로써, 하이 k 유전체층(224)의 CET는 개선될 수 있으며, 이는 이어서 집적 회로 디바이스(200)의 전체 성능을 개선할 수 있다. 다른 실시예는 다른 이점을 가질 수 있으며, 임의의 실시예에 특정 이점이 반드시 요구되는 것은 아니다.
금속층(232)이 하이 k 유전체층(224) 상에 배치된다. 예에서, 금속층(232)은 약 2Å 내지 약 15Å의 두께를 갖는다. 상기 언급한 바와 같이, 금속층(232)은 계면 유전체층(222)으로부터 산소 불순물과 같은 불순물 원자를 소거하도록 구성된 재료를 포함한다. 도시된 실시예에서, 금속층(232)은 계면 유전체층(222)으로부터 산소 불순물과 같은 불순물 원자의 소거를 용이하게 하도록 티타늄 리치(titanium-rich) 또는 탄탈 리치(tantalum-rich) 재료를 포함한다. 예를 들어, 금속층(232)은 티타늄 질화물(TiN)과 같은 전이 금속 질화물 또는 탄탈 탄화물(TaC)과 같은 전이 금속 탄화물을 포함한다. 질소 또는 탄소에 대한 금속 비율이 1보다 크면(즉, M/N > 1 또는 M/C >1), 금속층(232)은 금속 리치(metal rich)이다(즉, 티타늄 리치 또는 탄탈 리치임). 예에서, 금속층(232)이 티타늄 리치 TiN 층인 경우에, 금속층(232)은 약 1.05:1 내지 약 2:1의 Ti:N 비율을 갖는다. 다른 예에서, 금속층(232)이 탄탈 리치 TaC 층인 경우에, 금속층(232)은 약 1.05:1 내지 약 2:1의 Ta:C 비율을 갖는다. 대안으로서, 금속층(232)은 계면 유전체층(222)으로부터의 불순물 원자의 소거를 용이하게 하도록 하프늄(Hf), 티타늄(Ti), 코발트(Co), 알루미늄(Al), 지르코늄(Zr), 란탈(La), 마그네슘(Mg), 기타 반응성 금속, 또는 이들의 조합과 같은 반응성 금속 재료를 포함한다. 예에서, 반응성 금속 재료는 산소와 반응할 수 있는 재료이다.
금속층(234)이 금속층(232) 상에 배치된다. 예에서, 금속층(234)은 약 2Å 내지 약 20Å의 두께를 갖는다. 상기 언급한 바와 같이, 금속층(234)은, 금속층(236)으로부터 산소 불순물과 같은 불순물 원자를 흡착하고 이러한 불순물이 금속층(232) 안으로 확산하는 것을 막거나 억제하는 재료를 포함한다. 도시된 실시예에서, 금속층(232)이 티타늄 리치 또는 탄탈 리치 재료를 포함하므로, 금속층(234)은 금속층(236)으로부터 불순물 원자를 흡착하는 것을 용이하게 하면서 이러한 불순물 원자가 금속층(232) 안으로 확산하는 것을 막는 반응성 금속 재료를 포함한다. 예를 들어, 금속층(234)은 하프늄(Hf)을 포함한다. 다른 예에서, 금속층(234)은 티타늄(Ti), 코발트(Co), 알루미늄(Al), 지르코늄(Zr), 란탈(La), 마그네슘(Mg), 기타 반응성 금속, 또는 이들의 조합을 포함할 수 있다. 대안으로서, 금속층(232)이 반응성 금속 재료를 포함하는 경우에, 금속층(234)은 금속층(236)으로부터 불순물 원자를 흡착하는 것을 용이하게 하면서 이러한 불순물 원자가 금속층(232) 안으로 확산하는 것을 막는 티타늄 리치 또는 탄탈 리치 재료를 포함한다. 예를 들어, 금속층(234)은 티타늄 질화물(TiN) 또는 탄탈 탄화물(TaC)과 같은 전이 금속 질화물 또는 전이 금속 탄화물을 포함한다. 금속층(234)은 질소 또는 탄소에 대한 금속 비율이 1보다 크면(즉, M/N > 1 또는 M/C >1) 금속 리치이다(즉, 티타늄 리치 또는 탄탈 리치임). 예에서, 금속층(234)이 티타늄 리치 TiN 층인 경우에, 금속층(234)은 약 1.05:1 내지 약 2:1의 Ti:N의 비율을 갖는다. 다른 예에서, 금속층(234)이 탄탈 리치 TaC 층인 경우에, 금속층(234)은 약 1.05:1 내지 약 2:1의 Ta:C 비율을 갖는다. 전술한 바로부터, 금속층(232)과 금속층(234) 중의 하나는 티타늄 리치 또는 탄탈 리치 재료를 포함하는 반면에, 금속층(232)과 금속층(234) 중의 다른 하나는 반응성 금속 재료를 포함한다는 것을 유의한다. 이는 불순물 원자가 금속층(232) 안으로 확산하는 것을 금속층(234)이 효과적으로 방지함을 보장한다.
금속층(236)이 금속층(234) 상에 배치된다. 예에서, 금속층(236)은 약 5Å 내지 약 50Å의 두께를 갖는다. 도시된 실시예에서, 금속층(236)은 질소 리치 또는 탄소 리치 재료를 포함한다. 금속층(236)은 질소 또는 탄소에 대한 금속 비율이 1보다 작으면(즉, M/N < 1 또는 M/C < 1) 질소 리치 또는 탄소 리치이다. 예를 들어, 금속층(236)은 티타늄 질화물(TiN) 또는 탄탈 탄화물(TaC)과 같은 전이 금속 질화물 또는 전이 금속 탄화물을 포함한다. 예에서, 금속층(236)이 질소 리치 TiN 층인 경우에, 금속층(236)은 약 0.9:1 내지 약 1:1의 Ti:N 비율을 갖는다. 다른 예에서, 금속층(236)이 탄소 리치 TaC 층인 경우에, 금속층(236)은 약 0.9:1 내지 약 1:1의 Ta:C 비율을 갖는다. 대안으로서, 금속층(236)은 하프늄 질화물(HfN)과 갖은 또다른 질소 리치 전이 금속 질화물, 또는 티타늄 탄화물(TiC)이나 바나듐 탄화물(VnC)과 같은 탄소 리치 전이 금속 탄화물을 포함한다.
전도성층(240)이 전도성층(230) 상에 배치되고, 도시된 실시예에서 금속층(236) 상에 배치된다. 예에서, 전도성층(240)은 약 10Å 내지 약 800Å의 두께를 갖는다. 도시된 실시예에서, 전도성층(240)은 다결정질 실리콘(폴리실리콘)을 포함한다. 폴리실리콘은 적절한 전도도를 위해 도핑될 수 있다. 대안으로서, 전도성층(240)은 적절한 일 함수(work function layer)를 갖는 또다른 전도성 재료를 포함하며, 전도성층(240)은 또한 일 함수층으로도 지칭될 수 있다. 일 함수층은 그 층이 관련 디바이스의 강화된 성능을 위한 적절한 일 함수를 갖게끔 조정될 수 있도록 임의의 적합한 재료를 포함한다. 예를 들어, p형 전계 효과 트랜지스터(PFET) 디바이스에 대하여 p형 일 함수 재료(p-금속)가 바람직한 경우에, TiN 또는 TaN이 사용될 수 있다. 반면에, n형 FET(NFET) 디바이스에 대하여 n형 일 함수 재료(n 금속)가 바람직한 경우에, Ta, TiAl, TiAlN, 또는 TaCN이 사용될 수 있다. 일 함수층은 도핑된 전도성 산화물 재료를 포함할 수 있다. 다른 전도성 재료로는 알루미늄, 구리, 텅스텐, 금속 합금, 금속 실리사이드, 기타 적합한 전도성 재료, 또는 이들의 조합을 포함한다.
게이트 구조(220)는 적합한 공정에 의해 형성된 스페이서(250)를 더 포함한다. 예를 들어, 실리콘 질화물층과 같은 유전체 층이 집적 회로 디바이스(200) 상에 전면(blanket) 증착되고, 그 다음, 실리콘 질화물층이 이방성 에칭되어 도 1에 도시된 바와 같이 스페이서(250)를 형성하도록 실리콘 질화물층을 제거한다. 스페이서(250)는 게이트 구조(220)의 게이트 스택(계면 층(222), 하이 k 유전체층(224), 전도성층(230), 및 전도성층(240))의 측벽에 인접하게 위치된다. 대안으로서 또는 추가적으로, 스페이서(250)는 실리콘 산화물, 실리콘 탄소 질화물 또는 이들의 조합과 같은 또다른 유전체 재료를 포함한다.
집적 회로 디바이스(200)는 다른 특징부를 포함할 수 있다. 예를 들어, 도시된 실시예에서, 집적 회로 디바이스(200)는 기판(210)에 배치된 소스/드레인 특징부(260)를 포함한다. 소스/드레인 특징부(260) 사이에 게이트 구조(220)가 개재된다(interposed). 소스/드레인 특징부(260)는 저농도 도핑된 소스 및 드레인(LDD; lightly doped source and drain) 영역 및/또는 고농도 도핑된 소스 및 드레인(HDD; heavily doped source and drain) 영역을 포함할 수 있다. LDD 및/또는 HDD 영역은 인이나 비소와 같은 n형 도펀트, 또는 붕소와 같은 p형 도펀트의 이온 주입 또는 확산에 의해 형성될 수 있다. LDD 및/또는 HDD 영역은 도시된 실시예에서 언제든지 형성될 수 있다. 소스/드레인 특징부(260)는 상승된 소스/드레인 특징부를 포함할 수 있다. 예를 들어 접촉 저항을 감소시키도록, 실리사이드 특징부가 소스/드레인 특징부(260) 상에 형성될 수 있다. 실리사이드 특징부는 자가 정렬(self-aligned) 살리사이드(salicide) 프로세스에 의해 소스 및 드레인 특징부 상에 형성될 수 있으며, 이 프로세스는 금속층을 증착하고, 금속층이 실리콘과 반응하여 실리사이드를 형성할 수 있도록 금속층을 어닐링하고, 반응되지 않은 금속층을 제거하는 것을 포함할 수 있다.
예에서, 레벨간 유전체(ILD; inter-level dielectric) 층이 기판 상에 형성되고, 기판을 평탄화하도록 화학 기계적 연마(CMP; chemical mechanical polishing) 공정이 기판에 더 적용된다. ILD 층을 형성하기 전에 접촉 에칭 정지 층(CESL; contact etch stop layer)이 게이트 구조(220)의 상면에 형성될 수 있다. 예에서, 전도성층(240)은 집적 회로 디바이스(200)의 게이트 구조(220)에 폴리실리콘으로 남는다. 다른 예에서, 폴리실리콘은 제거되고 게이트 라스트 또는 게이트 교체 공정에서 금속으로 교체된다. 또한, 예에서, 집적 회로 디바이스(200)의 다양한 특징부 또는 구조들을 전기적으로 접속시키도록, 금속층과 금속간 유전체(IMD; inter-metal dielectric) 층을 포함하는 다층 상호접속부(MLI; multilayer interconnection)가 ILD 층 위와 같은 기판(210) 상에 형성된다. 다층 상호접속부는 비아나 컨택과 같은 수직 상호접속부, 및 금속 라인과 같은 수평 상호접속부를 포함한다. 다양한 상호접속 특징부는 알루미늄, 구리, 티타늄, 텅스텐, 이들의 합금, 실리사이드 재료, 기타 적합한 재료, 또는 이들의 조합을 포함한 다양한 전도성 재료를 구현할 수 있다. 예에서, 구리 또는 알루미늄 다층 상호접속 구조를 형성하도록 다마신 공정 또는 듀얼 다마신 공정이 사용된다.
도 2는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 집적 회로 디바이스를 제조하는 방법(300)의 흐름도이다. 예를 들어, 방법(300)은 상기 기재된 도 1의 집적 회로 디바이스(200)와 같은 집적 회로 디바이스의 게이트 스택을 제조한다. 게이트 스택은 게이트 퍼스트 공정, 게이트 라스트 공정, 또는 게이트 퍼스트 및 게이트 라스트 공정의 조합으로 형성될 수 있다. 방법(300)은 계면 유전체층이 반도체 기판 상에 형성되는 블록 310에서 시작된다. 계면층은 상기 기재된 계면 유전체층(222)과 유사할 수 있다. 블록 320에서, 하이 k 유전체 층이 계면 유전체층 상에 형성된다. 하이 k 유전체층은 상기 기재된 하이 k 유전체층(224)과 유사할 수 있다. 블록 330에서, 제1 금속층이 하이 k 유전체층 상에 형성된다. 제1 금속층은 계면 유전체층으로부터 산소 불순물을 소거하는 재료를 포함한다. 제1 금속층은 상기 기재된 금속층(232)과 유사할 수 있다. 블록 340에서, 제2 금속층이 제1 금속층 상에 형성된다. 제2 금속층은 임의의 위에 있는 층으로부터 산소 불순물을 흡착하며 산소 불순물이 제1 금속층 안으로 확산하는 것을 막는 재료를 포함한다. 제2 금속층은 상기 기재된 금속층(234)과 유사할 수 있다. 블록 350 및 블록 360에서, 각각, 제3 금속층이 제2 금속층 상에 형성되고, 제4 금속층이 제3 금속층 상에 형성된다. 제3 금속층은 상기 기재된 금속층(236)과 유사할 수 있고, 제4 금속층은 상기 기재된 전도성층(240)과 유사할 수 있다. 예에서, 제2 금속층은 제3 금속층으로부터 산소 불순물을 흡착한다. 다른 예에서, 제2 금속층은 제3 금속층 및 제4 금속층으로부터 산소 불순물을 흡착한다. 방법(300)은 집적 회로 디바이스의 다른 특징부들을 제조하도록 계속될 수 있다. 예를 들어, 상기 기재된 스페이서(250)와 같은 스페이서가 게이트 스택의 측벽을 따라 형성될 수 있고, 그리고/또는 게이트 스택이 소스/드레인 특징부 사이에 개재되도록 상기 기재된 소스/드레인 특징부(260)와 같은 소스/드레인 특징부가 반도체 기판에 형성될 수 있다. 방법(300) 전에, 그 중에, 그리고 그 후에 추가적인 단계들이 제공될 수 있고, 방법(300)의 추가의 실시예에 대하여, 기재된 단계들 중의 일부는 교체되거나 제거될 수 있다.
본 개시는 많은 다양한 실시예를 제공한다. 예에서, 집적 회로 디바이스는 반도체 기판 상에 배치된 게이트 스택을 포함하며, 게이트 스택은 반도체 기판 상에 배치된 계면 유전체층, 계면 유전체층 상에 배치된 하이 k 유전체층, 하이 k 유전체층 상에 배치된 제1 전도성층, 및 제1 전도성층 상에 배치된 제2 전도성층을 포함한다. 제1 전도성층은 하이 k 유전체층 상에 배치된 제1 금속층, 제1 금속층 상에 배치된 제2 금속층, 및 제2 금속층 상에 배치된 제3 금속층을 포함한다. 제1 금속층은 계면 유전체층으로부터 산소 불순물을 소거하는 재료를 포함하고, 제2 금속층은 제3 금속층으로부터 산소 불순물을 흡착하며 산소 불순물이 제1 금속층 안으로 확산하는 것을 막는 재료를 포함한다. 집적 회로 디바이스는 게이트 스택의 측벽을 따라 배치된 스페이서 세트를 더 포함할 수 있다. 집적 회로 디바이스는 반도체 기판에 배치된 소스 특징부 및 드레인 특징부를 더 포함할 수 있으며, 게이트 스택은 소스 특징부 및 드레인 특징부 사이에 개재된다.
계면 유전체층은 예를 들어 약 6Å 이하의 두께를 갖는 초박막 계면 유전체층이다. 계면 유전체층은 산화물 함유 재료를 포함한다. 예에서, 제1 금속층의 재료는 티타늄 리치 재료와 탄탈 리치 재료 중 하나이고, 제2 금속층의 재료는 반응성 금속 재료이다. 다른 예에서, 제1 금속층의 재료는 반응성 금속 재료이고, 제2 금속층의 재료는 티타늄 리치 재료와 탄탈 리치 재료 중 하나이다. 티타늄 리치 재료는 약 1.05:1 내지 약 2:1의 Ti:N 비율을 갖는 티타늄 질화물을 포함할 수 있다. 탄탈 리치 재료는 약 1.05:1 내지 약 2:1의 Ta:C 비율을 갖는 탄탈 탄화물을 포함할 수 있다. 반응성 금속 재료는 하프늄(Hf), 티타늄(Ti), 코발트(Co), 알루미늄(Al), 지르코늄(Zr), 란탈(La) 및 마그네슘(Mg) 중 하나일 수 있다. 제3 금속층은 질소 리치 재료 및 탄소 리치 재료 중 하나를 포함한다. 질소 리치 재료는 약 0.9:1 내지 약 1:1의 Ti:N 비율을 갖는 티타늄 질화물을 포함할 수 있다. 탄소 리치 재료는 약 0.9:1 내지 약 1:1의 Ta:C 비율을 갖는 탄탈 탄화물을 포함한다. 제2 전도성층은 폴리실리콘을 포함할 수 있다.
다른 예에서, 반도체 기판 상에 배치된 게이트 스택은 반도체 기판 상에 배치된 계면 유전체층, 계면 유전체층 상에 배치된 하이 k 유전체층, 하이 k 유전체층 상에 배치된 제1 전도성층, 및 제1 전도성층 상에 배치된 제2 전도성층을 포함한다. 제1 전도성층은 하이 k 유전체층 상에 배치된 제1 금속층, 제1 금속층 상에 배치된 제2 금속층, 및 제2 금속층 상에 배치된 제3 금속층을 포함한다. 제1 금속층은 티타늄 리치 재료 또는 탄탈 리치 재료와, 반응성 금속 재료 중 하나를 포함한다. 제2 금속층은 티타늄 리치 재료 및 탄탈 리치 재료와 반응성 금속 재료 중 다른 하나를 포함한다. 예에서, 제1 금속층은 티타늄 리치 재료를 포함하고, 제2 금속층은 반응성 금속 재료를 포함하고, 제3 금속층을 질소 리치 재료를 포함한다. 티타늄 리치 재료는 약 1.05:1 내지 약 2:1의 Ti:N 비율을 갖는 티타늄 질화물을 포함할 수 있고, 반응성 금속 재료는 하프늄(Hf)을 포함할 수 있고, 질소 리치 재료는 약 0.9:1 내지 약 1:1의 Ti:N 비율을 갖는 티타늄 질화물을 포함할 수 있다.
또 다른 예에서, 방법은 반도체 기판 상에 게이트 스택을 형성하는 것을 포함한다. 게이트 스택을 형성하는 것은, 반도체 기판 상에 계면 유전체층을 형성하고, 계면 유전체층 상에 하이 k 유전체층을 형성하고, 하이 k 유전체층 상에 제1 전도성층을 형성하고, 제1 전도성층 상에 배치된 제2 전도성층을 형성하는 것을 포함한다. 제1 전도성층을 형성하는 것은, 하이 k 유전체층 상에 제1 금속층을 형성하고, 제1 금속층 상에 제2 금속층을 형성하고, 제2 금속층 상에 제3 금속층을 형성하는 것을 포함한다. 제1 금속층을 형성하는 것은 계면 유전체층으로부터 산소 불순물을 소거하는 재료를 형성하는 것을 포함하고, 제2 금속층을 형성하는 것은 제3 금속층으로부터 산소 불순물을 흡착하며 산소 불순물이 제1 금속층 안으로 확산하는 것을 막는 재료를 형성하는 것을 포함한다. 계면 유전체층으로부터 산소 불순물을 소거하는 재료를 형성하는 것은, 약 1.05:1 내지 약 2:1의 Ti:N 비율을 갖는 티타늄 질화물층을 형성하는 것을 포함할 수 있다. 제3 금속층으로부터 산소 불순물을 흡착하며 산소 불순물이 제1 금속층 안으로 확산하는 것을 막는 재료를 형성하는 것은 하프늄(Hf) 층을 형성하는 것을 포함할 수 있다. 제3 금속층을 형성하는 것은 약 0.9:1 내지 약 1:1의 Ti:N 비율을 갖는 티타늄 질화물층을 형성하는 것을 포함할 수 있다. 제2 전도성층을 형성하는 것은 폴리실리콘층을 형성하는 것을 포함할 수 있다.
전술한 바는 여러 실시예의 특징들의 개요를 서술한 것이며, 그리하여 당해 기술 분야에서의 숙련자라면 본 개시의 양상들을 보다 잘 이해할 수 있을 것이다. 당해 기술 분야에서의 숙련자는 여기에 도입된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 공정 및 구조를 고안하거나 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성은 본 개시의 진정한 의미 및 범위에서 벗어나지 않으며 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 여기에서의 다양한 변경, 대체 및 대안을 행할 수 있다는 것을 인식하여야 한다.
200: 집적 회로 디바이스
210: 기판
212: 아이솔레이션 특징부
220: 게이트 구조
222: 계면 유전체층
224: 하이 k 유전체층
230, 240: 전도성층
232, 234, 236: 금속층
260: 소스/드레인 특징부

Claims (10)

  1. 집적 회로 디바이스에 있어서,
    반도체 기판; 및
    상기 반도체 기판 상에 배치된 p형 금속 산화물 반도체(PMOS) 게이트 스택 및 상기 반도체 기판 상에 배치된 n형 금속 산화물 반도체(NMOS) 게이트 스택을 포함하고,
    상기 PMOS 게이트 스택 및 상기 NMOS 게이트 스택 둘 다는,
    상기 반도체 기판 상에 배치된 계면 유전체층(interfacial dielectric layer);
    상기 계면 유전체층 상에 배치된 하이-k(high-k) 유전체층; 및
    상기 하이-k 유전체층 상에 배치된 제1 전도성층
    을 포함하고,
    상기 제1 전도성층은,
    상기 하이-k 유전체층 상에 배치된 제1 금속층으로서, 상기 계면 유전체층으로부터 산소 불순물을 소거(scavenge)하는 재료를 포함하는 것인, 상기 제1 금속층;
    상기 제1 금속층 상에 배치된 제2 금속층; 및
    상기 제2 금속층 상에 배치된 제3 금속층
    을 포함하며, 상기 제2 금속층은 상기 제3 금속층으로부터 산소 불순물을 흡착(absorb)하고 산소 불순물이 상기 제1 금속층으로 확산하는 것을 막는 재료를 포함하고,
    상기 NMOS 게이트 스택은, 상기 제1 전도성층 상에 배치된 제2 전도성층 - 상기 제2 전도성층은 n형 일함수를 제공함 - 을 더 포함하고,
    상기 PMOS 게이트 스택은, 상기 제1 전도성층 상에 배치된 제3 전도성층 - 상기 제3 전도성층은 p형 일함수를 제공함 - 을 더 포함하는 것인,
    집적 회로 디바이스.
  2. 청구항 1에 있어서, 상기 계면 유전체층은 6Å 이하의 두께를 갖는 것인 집적 회로 디바이스.
  3. 청구항 1에 있어서, 상기 계면 유전체층은 산소 함유 재료를 포함하는 것인 집적 회로 디바이스.
  4. 청구항 1에 있어서,
    상기 제1 금속층의 재료는 티타늄 리치(titanium-rich) 재료와 탄탈 리치(tantalum-rich) 재료 중 하나이고,
    상기 제2 금속층의 재료는 산소 불순물과 반응하는 반응성 금속 재료인 것인 집적 회로 디바이스.
  5. 청구항 1에 있어서,
    상기 제1 금속층의 재료는 산소 불순물과 반응하는 반응성 금속 재료이고,
    상기 제2 금속층의 재료는 티타늄 리치 재료와 탄탈 리치 재료 중 하나인 것인 집적 회로 디바이스.
  6. 청구항 1에 있어서, 상기 제3 금속층은 질소 리치 재료 및 탄소 리치 재료 중 하나를 포함하는 것인 집적 회로 디바이스.
  7. 청구항 1에 있어서, 상기 제2 전도성층은 폴리실리콘을 포함하는 것인 집적 회로 디바이스.
  8. 청구항 1에 있어서,
    상기 게이트 스택의 측벽을 따라 배치된 스페이서 세트; 및
    상기 반도체 기판에 배치된 소스 특징부 및 드레인 특징부를 더 포함하고,
    상기 게이트 스택은 상기 소스 특징부 및 드레인 특징부 사이에 개재되는(interpose) 것인 집적 회로 디바이스.
  9. 집적 회로 디바이스에 있어서,
    반도체 기판 상에 배치된 p형 금속 산화물 반도체(PMOS) 게이트 스택 및 상기 반도체 기판 상에 배치된 n형 금속 산화물 반도체(NMOS) 게이트 스택을 포함하고,
    상기 PMOS 게이트 스택 및 상기 NMOS 게이트 스택 둘 다는, 상기 반도체 기판 상에 배치된 계면 유전체층, 상기 계면 유전체층 상에 배치된 하이-k 유전체층, 및 상기 하이-k 유전체층 상에 배치된 제1 전도성층을 포함하고,
    상기 NMOS 게이트 스택은, 상기 제1 전도성층 상에 배치된 제2 전도성층 - 상기 제2 전도성층은 n형 일함수를 제공함 - 을 더 포함하고,
    상기 PMOS 게이트 스택은, 상기 제1 전도성층 상에 배치된 제3 전도성층 - 상기 제3 전도성층은 p형 일함수를 제공함 - 을 더 포함하고,
    상기 제1 전도성층은,
    상기 하이-k 유전체층 상에 배치된 제1 금속층;
    상기 제1 금속층 상에 배치된 제2 금속층; 및
    상기 제2 금속층 상에 배치된 제3 금속층
    을 포함하며,
    i) 상기 제1 금속층이 티타늄 리치 재료 또는 탄탈 리치 재료를 포함하고 상기 제2 금속층이 상기 제3 금속층으로부터의 불순물과 반응하는 반응성 금속 재료를 포함하거나; 또는
    ii) 상기 제1 금속층이 상기 계면 유전체층으로부터의 불순물과 반응하는 반응성 금속 재료를 포함하고 상기 제2 금속층이 티타늄 리치 재료 또는 탄탈 리치 재료를 포함하는 것인, 집적 회로 디바이스.
  10. 청구항 9에 있어서,
    상기 제1 금속층은 티타늄 리치 재료를 포함하고,
    상기 제2 금속층은 상기 제3 금속층으로부터의 불순물과 반응하는 반응성 금속 재료를 포함하는 것인 집적 회로 디바이스.
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