CN114464575A - 半导体结构及其形成方法 - Google Patents

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barrier
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沙哈吉·B·摩尔
钱德拉谢卡尔·普拉卡斯·萨万特
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Abstract

本发明的实施例涉及半导体结构及其形成方法。该方法包括沉积栅极介电层；在栅极介电层上方沉积功函(WF)金属层；以及穿过蚀刻掩模蚀刻WF金属层，从而去除WF金属层的第一部分，同时保留WF金属层的第二部分，其中WF金属层的第二部分的侧壁暴露。该方法还包括在WF金属层的第二部分的侧壁上形成第一阻挡件并且沉积栅极金属层。栅极金属层的第一部分沉积在栅极介电层上方，栅极金属层的第二部分沉积在第一阻挡件和WF金属层的第二部分上方。第一阻挡件设置在栅极金属层的第一部分与WF金属层的第二部分之间。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
电子工业已经经历了对更小和更快的电子器件的不断增长的需求，该电子器件同时能够支持更大数量的越来越复杂和精密的功能。为了满足这些需求，集成电路(IC)行业一直有制造低成本、高性能和低功耗IC的趋势。迄今为止，这些目标在很大程度上是通过减小IC尺寸(例如，最小IC部件尺寸)，从而提高生产效率并且降低相关成本来实现的。然而，这种缩放也增加了IC制造工艺的复杂性。因此，实现IC器件及其性能的持续进步需要IC制造工艺和技术的类似进步。
进步的一个领域是如何为NMOS和PMOS晶体管提供具有适当阈值电压(Vt)的CMOS器件，以在降低功耗的同时提高性能。特别地，随着器件继续按比例缩小至多栅极器件(诸如FinFET、全环栅(GAA)器件(包括纳米线器件和纳米片器件)以及其他类型的多栅极器件)，Vt工程一直具有挑战性。在隔离相邻多栅极器件的金属栅极方面需要改进。
发明内容
本发明的实施例提供了一种形成半导体结构的方法，包括：在半导体沟道层上方沉积栅极介电层；在所述栅极介电层上方沉积功函(WF)金属层；形成蚀刻掩模，所述蚀刻掩模覆盖所述功函金属层的第二部分并且在所述功函金属层的第一部分之上具有开口；穿过所述蚀刻掩模蚀刻所述功函金属层，从而去除所述功函金属层的所述第一部分，同时保留所述功函金属层的所述第二部分，其中，在所述蚀刻之后，所述功函金属层的所述第二部分的侧壁暴露；在所述功函金属层的所述第二部分的所述侧壁上形成第一阻挡件；以及沉积栅极金属层，其中，所述栅极金属层的第一部分沉积在所述栅极介电层上方并且与所述第一阻挡件处于相同层级，所述栅极金属层的第二部分沉积在所述第一阻挡件和所述功函金属层的所述第二部分上方，并且所述第一阻挡件设置在所述栅极金属层的所述第一部分和所述功函金属层的所述第二部分之间。
本发明的另一实施例提供了一种形成半导体结构的方法，包括：在衬底上方沉积栅极介电层；在所述栅极介电层上方沉积功函(WF)金属层，其中，所述栅极介电层和所述功函金属层沉积在限定用于具有不同阈值电压的第一器件和第二器件的所述衬底的区域上方；形成蚀刻掩模，所述蚀刻掩模覆盖用于所述第二器件的所述功函金属层；穿过所述蚀刻掩模蚀刻所述功函金属层，从而去除所述功函金属层的第一部分，同时保留所述功函金属层的第二部分，其中，在所述蚀刻之后，所述功函金属层的所述第二部分的侧壁暴露；去除所述蚀刻掩模，从而暴露所述功函金属层的所述第二部分的顶面；以及在所述功函金属层的所述第二部分的所述侧壁上形成第一阻挡件，并且在所述功函金属层的所述第二部分的所述顶面上形成第二阻挡件。
本发明的又一实施例提供了一种半导体结构，包括：第一晶体管，与第二晶体管相邻，其中，所述第一晶体管包括位于栅极介电层上方的第一栅极金属层，并且所述第二晶体管包括位于所述栅极介电层上方的第二栅极金属层，其中，所述第一栅极金属层和所述第二栅极金属层包括不同的材料；以及第一阻挡件，横向设置在所述第一栅极金属层与所述第二栅极金属层之间，其中，所述第一栅极金属层与所述第二栅极金属层中的一个包括铝，并且所述第一阻挡件对于铝具有低介电常数。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的半导体器件的部分的局部顶视图。图1B、图1C和图1D是根据本发明的分别沿着图1A中的“B-B”、“C-C”和“D-D”线的图1A中的半导体器件的部分的示意性截面图。
图2是根据本发明的各个方面的用于制造半导体器件的方法的流程图。
图3A-1和图3A-2是根据本发明的实施例的在制造阶段(诸如与图2中的方法相关联的那些)处的分别沿着图1A中的“B-B”和“C-C”线的图1A中的半导体器件的部分的示意性截面图。
图3A-3、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I和图3J是根据本发明的实施例的在各个制造阶段(诸如与图2中的方法相关联的那些)处的沿着图1A中的“D-D”线的图1A中的半导体器件的部分的示意性截面图。
图4是根据本发明的另一实施例的用于制造半导体器件的方法的流程图。
图5A和图5B是根据本发明的实施例的在各个制造阶段(诸如与图4中的方法相关联的那些)处的沿着图1A中的“D-D”线的图1A中的半导体器件的部分的示意性截面图。
图6是根据本发明的另一实施例的用于制造半导体器件的方法的流程图。
图7A和图7B是根据本发明的实施例的在各个制造阶段(诸如与图6中的方法相关联的那些)处的沿着图1A中的“D-D”线的图1A中的半导体器件的部分的示意性截面图。
图8示出了根据本发明的另一实施例的图1A中的半导体器件的部分的示意性截面图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。更进一步地，除非另有说明，根据本领域技术人员鉴于本文公开的具体技术的知识，当用“约”、“近似”等描述数值或数值范围时，该术语涵盖在所描述的数值的特定变化(诸如+/-10％或其他变化)内的数值。例如，术语“约5nm”可以涵盖从4.5nm到5.5nm、从4.0nm到5.0nm等的尺寸范围。
本发明总体上涉及半导体结构和制造工艺，并且更具体地涉及在不同金属栅极(MG)之间和/或在同一金属栅极中的不同金属层之间提供扩散阻挡件(或隔离)。随着持续的技术缩放和节距限制，可以通过使用偶极子工程和/或图案化不同功函金属(WFM)层来形成多阈值电压(或多Vt)器件。然而，来自一个器件的HKMG(高k金属栅极)的金属(诸如Al和La)可能会扩散到相邻器件的HKMG中。这种扩散会导致IC中的Vt不均匀。例如，在设计上应该具有相同Vt(例如，标准Vt)的晶体管可能由于制造工艺期间或IC的工作寿命期间的这种扩散而在它们的Vt中具有较大的变化。本发明涉及防止(或减轻)HKMG中的金属元素的扩散和混合。
图1A示出了根据本发明的半导体器件200的部分的局部顶视图。参考图1A，器件200包括大体沿着“x”方向纵向定向的有源区域204(示出了两个)和大体沿着垂直于“x”方向的“y”方向纵向定向的栅极区域206(示出了四个)。诸如场效应晶体管(FET)的晶体管可以形成有栅极区域206和有源区域204。为了说明的目的，图1A示出了器件200中的两个FET，200A和200B。半导体器件200可以是在IC或其部分的处理期间制造的中间器件，中间器件可以包括静态随机存取存储器(SRAM)和/或逻辑电路、无源组件(诸如电阻器、电容器和电感器)以及有源组件(诸如p型场效应晶体管(PFET)、n型FET(NFET)、多栅极FET(诸如FinFET和全环栅器件)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器单元和它们的组合)。
图1B、图1C和图1D是根据本发明的分别沿着图1A中的“B-B”、“C-C”和“D-D”线的半导体器件200的部分的示意性截面图。图1B、图1C和图1D中所示的FET 200A和200B的实施例是FinFET，其中它们的沟道层是一个或多个半导体鳍215的形状。在各个实施例中，FET200A和200B可以具有其他配置。例如，FET 200A和200B中的一个或两个可以是FinFET、纳米线FET、纳米片FET或平面FET。
共同参考图1B至图1D，器件200包括衬底(例如，晶圆)202。在所描绘的实施例中，衬底202包括硅。可选地或附加地，衬底202包括另一种半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底202为绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底.
FET 200A和200B中的每个包括一对源极/漏极部件260。对于n型FET(或NFET)，源极/漏极部件260是n型的。对于p型FET(或PFET)，源极/漏极部件260是p型的。在所描绘的实施例中，源极/漏极部件260高于同一FET中的半导体沟道层(鳍215)以向半导体沟道层施加应力。可以通过例如使用CVD沉积技术(例如，气相外延)、分子束外延，其他合适的外延生长工艺或它们的组合外延生长半导体材料(例如Si或SiGe)以填充器件200中的沟槽来形成源极/漏极部件260。源极/漏极部件260掺杂有适当的n型掺杂剂和/或p型掺杂剂。例如，对于NFET，源极/漏极部件260可以包括硅并且掺杂有碳、磷、砷、其他n型掺杂剂或它们的组合；并且对于PFET，源极/漏极部件260可以包括硅、硅锗或锗并且掺杂有硼、其他p型掺杂剂或它们的组合。在一些实施例中，FET 200A和200B中的一个是NFET而另一个是PFET，并且它们共同形成CMOSFET。在一些实施例中，FET 200A和200B都是NFET或者都是PFET。在一些实施例中，FET 200A和200B的栅电极共享一些公共金属层，如将进一步讨论的。
FET 200A和200B中的每个还包括从衬底202延伸并且穿过隔离部件230的一个或多个半导体鳍(或简称为鳍)215。鳍215连接一对源极/漏极部件260并且用作相应FET的晶体管通道。在图1B至图1D中描绘的实施例中，每个FET 200A和200B包括单个鳍215。在可选实施例中，每个FET200A和200B可以包括单个鳍215或多个鳍215。例如，鳍215可以具有约40nm至约70nm的高度(沿着“z”方向)和约4nm至约8nm的宽度(沿着“y”方向)。
鳍215可以包括晶体硅、锗、硅锗或其他合适的半导体材料；并且可以使用任何合适的方法形成，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在实施例中，牺牲层形成在衬底202上方，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件或心轴可以用作用于图案化鳍215的掩蔽元件。例如，掩蔽元件可以用于在衬底202上方或中的半导体层中蚀刻凹槽，在衬底202上留下鳍215。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。
器件200还包括隔离部件230以隔离各种区域，诸如各种有源区域204。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或它们的组合。在实施例中，通过在衬底202中或上方蚀刻沟槽(例如，作为形成鳍215的工艺的部分)，用绝缘材料填充沟槽以及对绝缘材料执行化学机械平坦化(CMP)工艺和/或回蚀刻工艺，留下剩余的绝缘材料作为隔离部件230来形成隔离部件230。隔离部件230可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。隔离部件230可以包括多层绝缘材料。
如图1B至图1D所示，FET 200A包括接合鳍215的栅极堆叠件240A，并且FET 200B包括接合另一鳍215的栅极堆叠件240B。栅极堆叠件240A和240B提供在栅极区域206中。栅极堆叠件240A包括界面层280、栅极介电层(诸如高k栅极介电层)282、功函金属(WFM)层284A、扩散阻挡件304、另一个WFM层284B和体金属层286。栅极堆叠件240B包括界面层280、栅极介电层282、WFM层284B和体金属层286。
在实施例中，界面层280包括诸如氧化硅(SiO2)或氮氧化硅(SiON)的介电材料，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法形成。在实施例中，栅极介电层282可以包括SiO2。栅极介电层282可以包括HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO2、ZrSiO2、AlSiO、Al2O3、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、STiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或它们的组合。高k介电材料通常是指具有高介电常数的介电材料，例如大于氧化硅的介电常数(k≈3.9)。可以通过ALD和/或其他合适的方法形成栅极介电层282。
在实施例中，FET 200A和200B具有不同的阈值电压，这至少部分地由其中的不同WFM层284A和284B提供。WFM层284A和284B中的每个可以包括一层或多层金属材料。WFM层284A和284B中的每个可以包括n型功函金属或p型功函金属。示例n型功函金属包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函材料或它们的组合。示例p型功函金属包括TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi2、MoSi2、TaSi2、NiSi2、其他p型功函材料或它们的组合。可以通过ALD、CVD、PVD和/或其他合适的工艺沉积WFM层284A和284B。
参考图1D，FET 200B的WFM层284B和FET 200A的WFM层284A设置在相同的堆堆叠件级处。例如，在所描绘的实施例中，两者都直接设置在栅极介电层282上。器件200还包括横向设置在FET 200B的WFM层284B和FET 200A的WFM层284A之间的扩散阻挡件302。扩散阻挡件302防止两个FET的WFM层284A和284B的金属元素混合。在FET 200A中，扩散阻挡件304设置在WFM层284A和284B之间并且防止同一FET的WFM层284A和284B的金属元素混合。在本实施例中，扩散阻挡件304是导电的。因此，栅极堆叠件240A中的层284A、304、284B和286共同用作栅电极。在实施例中，扩散阻挡件302可以是导电的或绝缘的。稍后将详细讨论扩散阻挡件302和304的形成。
具有扩散阻挡件302和304有利地在制造工艺期间和器件200的整个工作寿命期间保持FET 200A和200B的阈值电压。根据设计规范，它还提高了器件200中的相同类型FET的阈值电压的均匀性。例如，器件200可以提供具有各种阈值电压(Vt)的FET，诸如超低Vt、低Vt、标准Vt、高Vt等。不同的阈值电压可以使用不同的FET中的不同WFM层或通过在不同FET的栅极堆叠件中结合不同的偶极材料来提供。在没有扩散阻挡件(诸如302和304)的情况下，不同的WFM层或不同的偶极材料可能会在不同的FET之间扩散和混合，不期望地导致FET的阈值电压的变化超出设计规范。例如，众所周知，铝(用于功函数工程的常见金属)可以穿过各种材料扩散。在没有扩散阻挡件(诸如302和304)的情况下，栅极堆叠件的WFM层中的铝可能会扩散到同一栅极堆叠件或另一个栅极堆叠件的相邻WFM层中。铝的这种扩散会改变栅极堆叠件的预期功函数，从而改变FET的预期Vt。具有扩散阻挡件302和304解决了上述问题。
体金属层286可以包括金属，诸如铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其他合适的材料；并且可以使用镀、CVD、PVD或其他合适的工艺来沉积。在图1D所示的实施例中，栅极堆叠件240A和240B共享一些公共金属层，诸如WFM层284B和体金属层286，并且这些公共金属层电连接栅极堆叠件240A和240B。在各个实施例中，栅极堆叠件240A和240B可以共享至少一个公共金属层或不共享任何公共金属层(即，不通过公共金属层电连接)。
参考图1B至图1C，器件200还包括位于栅极堆叠件240A和240B的侧壁上方的栅极间隔件247。栅极间隔件247可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。可以通过沉积(例如，CVD、PVD、ALD等)和蚀刻工艺(例如，干蚀刻)形成栅极间隔件247。
器件200还包括设置在隔离部件230、源极/漏极部件260和栅极间隔件247上方的接触蚀刻停止层(CESL)268。CESL 268包括硅和氮，诸如氮化硅或氮氧化硅。CESL 268可以通过诸如CVD的沉积工艺或其他合适的方法形成。器件200还包括位于CESL 268上方的层间介电(ILD)层270。ILD层270包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。ILD层270可以通过诸如CVD、可流动CVD(FCVD)或其他合适方法的沉积工艺形成。
图2是根据本发明的各个方面的用于制造器件200的实施例的方法100的流程图。本发明考虑了附加处理。可以在方法100之前、期间和之后提供附加步骤，并且对于方法100的附加实施例，可以移动、替换或消除所描述的步骤中的一些。下面结合图3A-1至图3J描述方法100。图3A-1、图3A-2和图3A-3分别是沿着图1A中的“B-B”、“C-C”和“D-D”线的器件200的部分的示意截面图。图3B至图3J是在与图2中的方法100相关联的各个制造阶段处的沿着图1A中的“D-D”线的器件200的部分的截面图。
在操作102处，方法100(图2)提供器件200的初始结构(或工件)，诸如图3A-1、图3A-2和图3A-3所示。如上所讨论的，器件200包括衬底202、鳍215、源极/漏极部件260、栅极间隔件247、CESL 268和ILD 270。鳍215暴露在栅极沟槽275中，该栅极沟槽275是从栅极区域206(图1A)去除伪栅极而产生的。
在操作104处，方法100(图2)在鳍215上方形成界面栅极介电层(或简称为界面层)280并且在界面层280上方形成栅极介电层(诸如高k(或HK)栅极介电层)282)，诸如图3B所示。转到图3B，在所描绘的实施例中，界面层280设置在鳍215的表面上，但不在隔离部件230上。例如，界面层280可以通过氧化鳍215中的半导体材料而形成，这不在隔离部件230上产生界面层280。在一些实施例中，界面层280也设置在隔离部件230上，例如，通过介电材料的原子层沉积(ALD)作为界面层280。界面层280包括介电材料，诸如SiO2、HfSiO、SiON、其他含硅介电材料、其他合适的介电材料或它们的组合。界面层280由本文所述的任何工艺形成，诸如热氧化、化学氧化、ALD、CVD、其他合适的工艺或它们的组合。例如，界面层280可以具有约0.5nm至约1.5nm的厚度。在可选实施例中，可以在FET 200A和200B中省略界面层280。
栅极介电层282设置在界面层280和隔离部件230上方。在实施例中，栅极介电层282包括HfO2。在另一实施例中，栅极介电层282包括另一种含铪的高k介电材料，诸如HfSiO4、HfSiON(氮化铪硅酸盐)、氧化镧铪(诸如Hf2La2O7)、HfTaO、HfTiO、HfZrO、氧化铪铝(即HfAlOx)或二氧化铪-氧化铝(HfO2-Al2O3)合金。在另一实施例中，栅极介电层282包括另一种高k介电材料，诸如ZrO2、ZrSiO4、Al2SiO5、Al2O3、TiO2、La2O3、La4Si3O12、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO3、BaTiO3(BTO)、(Ba、Sr)TiO3(BST)或它们的组合。栅极介电层282由本文所述的任何工艺形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或它们的组合。例如，栅极介电层282可以具有约0.2nm至约1.5nm的厚度。
在操作106处，方法100(图2)在栅极介电层282上方形成功函金属(WFM)层284A，诸如图3C所示。在实施例中，WFM层284A包括TiN。在一些实施例中，WFM层284A包括另一种基于氮化物的金属材料，诸如TaN、WN、TiCN、TaCN、WCN、TiAlN或TaAlN。在一些实施例中，WFM层284A可以包括TiAlC、TiAlSiC、TaC、TaAl、TaAlC、TaSiAlC或其他合适的功函金属。在一些示例中，WFM层284A具有约1nm至约2.5nm的厚度，诸如约1nm至约1.5nm。WFM层284A由本文所述的任何工艺形成，诸如ALD、CVD、PVD、其他合适的工艺或它们的组合。WFM层284A可以包括一层材料或多层材料。
在操作108处，方法100(图2)形成蚀刻掩模290，蚀刻掩模290覆盖FET 200A的区域并且暴露FET 200B的区域，诸如图3D所示。掩模290包括与WFM层284A和栅极介电层282的材料不同的材料，以在WFM层284A的蚀刻期间和蚀刻掩模290的去除期间实现蚀刻选择性。例如，掩模290可以包括光刻胶材料(并且因此可以称为图案化的抗蚀剂层和/或图案化的光刻胶层)。在一些实施例中，掩模290具有多层结构，诸如设置在抗反射涂(ARC)层上方的光刻胶层。本发明考虑用于掩模290的其他材料，只要实现上述蚀刻选择性即可。在一些实施例中，操作108包括光刻工艺，光刻工艺包括在器件200上方形成光刻胶层(例如，通过旋涂)，执行预曝光烘烤工艺，使用光掩模执行曝光工艺，执行曝光后烘烤工艺，以及在显影液中显影曝光的光刻胶层。在显影之后，图案化的光刻胶层(例如图案化的掩模290)包括与光掩模对应的光刻胶图案。可选地，曝光工艺可以通过其他方法实施或替代，诸如无掩模光刻、电子束写入、离子束写入或它们的组合。
在操作110处，在蚀刻掩模290位于适当位置的情况下，方法100(图2)蚀刻WFM层284A并且从晶体管200B去除WFM层284A，诸如图3E所示。在蚀刻完成之后，晶体管200B中的栅极介电层282和WFM层284A的侧壁284A’暴露。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺或反应离子蚀刻工艺，蚀刻工艺相对于栅极介电层282对WFM层284A具有高蚀刻选择性。因此，栅极介电层282未由操作110蚀刻或显著蚀刻。在一些实施例中，蚀刻工艺还相对于掩模290对WFM层284A具有蚀刻选择性。在一些实施例中，蚀刻工艺部分地蚀刻掩模290。
在操作112处，在蚀刻掩模290或其至少部分仍然位于适当位置的情况下，方法100(图2)在WFM层284A的暴露侧壁284A’上形成扩散阻挡件(或简称为阻挡件)302，诸如图3F所示。阻挡件302没有形成在FET200B的栅极介电层282上。阻挡件302形成为防止或基本上阻止化学元素(诸如Al)扩散到FET 200A中的WFM层284A中。换言之，阻挡件302对于可能不利地影响FET 200A中的WFM层284A的铝和/或其他化学元素具有低介电常数。以下公开讨论了形成阻挡件302的三种方式。还预期形成阻挡件302的可选方式。
在第一实施例中，操作112通过将氧化剂施加至侧壁284A’来形成阻挡件302。氧化剂与侧壁284A’中的元素反应并且形成氧化物作为阻挡件302。例如，氧化剂可包括H2O2或臭氧化DIW(去离子水)。阻挡件302的组分取决于WFM层284A的材料。在一些实施例中，阻挡件302可以包括TiO、TiON、TiAlO、WO、WCO、WCNO、RuO、WON、TaO、TaCO、TaAlO、TaTiO、TiOH、WOH、AlOH、TaOH或它们的组合。氧化剂不与栅极介电层282反应。因此，不会在栅极介电层282上形成阻挡件302。在一些情况下，氧化剂通过重新氧化栅极介电层282或者通过减少栅极介电层282中的O空位来帮助提高栅极介电层282的质量。例如，来自氧化剂的氧可以扩散到栅极介电层282中并且修复其中的悬空键。在一些实施例中，阻挡件302具有约0.5nm至约10nm的厚度。如果阻挡件302太薄(诸如小于0.5nm)，它可能无法有效地阻止铝或其他元素扩散到WFM层284A中。如果阻挡件302太厚(诸如大于10nm)，它可能占用太多空间并且为FET200A的WFM层284A和FET 200B的WFM层284B留下太少的空间(见图3I)。这将违背器件200的尺寸缩小。
在第二实施例中，操作112通过在侧壁284A’上选择性地沉积含钨层作为阻挡件302来形成阻挡件302。含钨层不沉积在栅极介电层282上。因此，沉积是选择性的。例如，操作112可以使用具有WCl5和H2的前体以及作为还原剂的B2H6来形成含钨层。可选地，操作112可以使用具有WCl5和H2的前体以及作为还原剂的SiH4来形成含钨层。可选地，操作112可以使用WF6和SiH4的气体混合物形成含钨层。可选地，操作112可以使用WF6和H2的气体混合物形成含钨层。在另一个实施例中，操作112可以使用具有双(二甲基酰胺基-W)的前体形成含钨层。沉积可以在约150℃至约450℃的范围内的温度和约10托至350托的压力下执行。在本实施例中，阻挡件302可以包括W、WC、WCN、WCl、WF、WB、WS或它们的组合；并且可以具有在约0.5nm至约10nm的范围内的厚度。已经参考上面的第一实施例讨论了该厚度的重要性。
在第三实施例中，操作112通过用氟(F)自由基选择性地处理WFM层284A的侧壁284A’来形成阻挡件302。例如，氟自由基可以由F2、CF4、NF3、其他含氟气体或它们的组合生成。氟自由基与侧壁284A’(或WFM层284A的薄外层)反应以产生氟化阻挡件302。在该实施例中，阻挡件302包括WFM层284A的材料和氟。已经证明铝对氟有很强的亲和力。因此，阻挡件302中的氟元素可以与可能来自其他层(诸如WFM层284B)的铝元素结合并且防止铝元素扩散到WFM层284A中。在本实施例中，阻挡件302可以具有在约0.5nm至约10nm的范围内的厚度。已经参考上面的第一实施例讨论了该厚度的重要性。
在操作114处，方法100(图2)例如通过光刻胶剥离工艺或其他合适的工艺去除蚀刻掩模290。如图3G所示，在去除蚀刻掩模290之后，WFM层284A的外表面(包括顶面)284A”暴露。
在操作116处，方法100(图2)在WFM层284A的暴露外表面284A”上选择性地形成扩散阻挡件(或简称为阻挡件)304，诸如图3H中所示。阻挡件304没有形成在FET 200B的栅极介电层282上。阻挡件304形成为防止或基本上阻止化学元素(诸如Al)扩散到FET 200A中的WFM层284A中。换言之，阻挡件304对于可能不利地影响FET 200A中的WFM层284A的铝和/或其他化学元素具有低介电常数。此外，阻挡件304是导电的，使它成为FET 200A的栅电极的部分。以下公开讨论了形成阻挡件304的两种方式。还预期形成阻挡件304的可选方式。
在第一实施例中，操作116通过在外表面284A”上选择性地沉积含钨层作为阻挡件304来形成阻挡件304。含钨层不沉积在栅极介电层282上。因此，沉积是选择性的。操作116的该实施例可以与操作112的第二实施例相同。例如，操作116可以使用具有WCl5和H2的前体与作为还原剂的B2H6或SiH4、具有WF6和H2的前体、具有WF6和SiH4的前体或具有双(二甲基酰胺-W)的前体来形成含钨层。沉积可以在约150℃至约450℃的范围内的温度和约10托至350托的压力下执行。在本实施例中，阻挡件304可以包括W、WC、WCN、WCl、WF、WB、WS或它们的组合；并且可以具有在约0.5nm至约10nm的范围内的厚度。已经参考上面的操作112的第一实施例讨论了该厚度的重要性。在实施例中，阻挡件302和阻挡件304形成为具有不同的厚度。在可选实施例中，阻挡件302和阻挡件304形成为具有相同的厚度。
在第二实施例中，操作116通过用氟(F)自由基选择性地处理外表面284A”来形成阻挡件304。操作116的该实施例可以与操作112的第三实施例相同。例如，氟自由基可以由F2、CF4、NF3、其他含氟气体或它们的组合生成。氟自由基与外表面284A”(或WFM层284A的薄外层)反应以产生氟化阻挡件304。在该实施例中，阻挡件304包括WFM层284A的材料和氟。在该实施例中，阻挡件304可以具有在约0.5nm至约10nm的范围内的厚度。上文已经讨论了该厚度的重要性。
在一些实施例中，阻挡件302和304包括不同的材料。例如，可以使用操作112的第一实施例形成阻挡件302(因此，阻挡件302包括氧化物)，并且阻挡件304包括如上参考操作116所述的含钨层或含氟层。又例如，阻挡件302包括含钨层，并且阻挡件304包括含氟层。又例如，阻挡件302包括含氟层，并且阻挡件304包括含钨层。在一些实施例中，阻挡件302和304包括相同的材料，尽管它们是单独地形成的。例如，两者都可以包括含钨层或含氟层。
在操作118处，方法100(图2)在FET 200B中的栅极介电层282上方和FET 200A中的阻挡件304上方形成另一个功函金属(WFM)层284B，诸如图3I中所示。WFM层284B也沉积在阻挡件302上方。阻挡件302横向地设置在FET 200B的WFM层284B的部分和FET 200A的WFM层284A的部分之间。在实施例中，阻挡件302与FET 200B的WFM层284B的部分和FET 200A的WFM层284A的部分直接接触。阻挡件304夹在FET 200A的WFM层284B的部分和FET 200A的WFM层284A之间。在实施例中，阻挡件304与FET 200A的WFM层284B的部分和FET 200A的WFM层284A直接接触。阻挡件302和304将WFM层284A与WFM层284B分隔开(但可能不绝缘)。WFM层284A和284B包括不同的材料。在实施例中，WFM层284B包括铝。例如，WFM层284B可以包括TiAlN、TaAlN、TiAl、TiAlC、TiAlSiC、TaAl、TaAlC或TaSiAlC。阻挡件302和304阻止WFM层284B中的铝扩散到WFM层284A中。在可选实施例中，WFM层284B可以包括其他元件。在一些示例中，WFM层284B具有约1nm至约2.5nm的厚度，诸如约1nm至约1.5nm。WFM层284B由本文所述的任何工艺形成，诸如ALD、CVD、PVD、其他合适的工艺或它们的组合。WFM层284B可以包括一层材料或多层材料。
在操作120处，方法100(图2)在FET 200A和200B中的WMF层284B上方形成体金属层286，诸如图3J所示。例如，CVD工艺或PVD工艺沉积体金属层286，使得它填充栅极沟槽275的任何剩余部分(见图3A-1、图3A-2和图3A-3)。体金属层286包括合适的导电材料，诸如Al、W和/或Cu。体金属层286可以附加地或共同地包括其他金属、金属氧化物、金属氮化物、其他合适的材料或它们的组合。在一些实施方式中，在形成体金属层286之前，在WFM层284A和284B上方形成(例如，通过ALD)一个或多个WFM层(未示出)。在一些实施方式中，在形成体金属层286之前，在WFM层284A和284B上方形成阻止层(未示出)(例如，通过ALD)，使得体金属层286设置在阻止层上。在沉积体金属层286之后，然后可以执行平坦化工艺以从器件200去除过量的栅极材料。例如，执行CMP工艺，直到到达(暴露)ILD层270的顶面。
在操作122处，方法100(图2)执行进一步的制造，诸如形成电连接至源极/漏极部件260的接触件，形成电连接至体金属层286的栅极通孔，以及形成将晶体管200A和200B连接至器件200的各个部分以形成完整的IC的多层互连件。
图4是方法100的另一实施例的流程图。在该实施例中，方法100(图4)跳过(或省略)操作112并且从操作110进行到操作114。在操作114处，方法100(图4)去除蚀刻掩模290，如上所讨论的。所得结构示于图5A中，其中侧壁表面284A’和其他外表面284A”暴露。然后，方法100(图4)进行到操作116A以在表面284A’和284A”上同时形成阻挡件302和304。所得结构示于图5B中。阻挡件302形成在侧壁284A’上，并且阻挡件304形成在其他外表面284A”上。操作116A与参考图2讨论的操作116相同，除了它比操作116处理更多的表面。例如，在第一实施例中，操作116A通过在WFM层284A的暴露表面284A’和284A”上选择性地沉积含钨层来形成阻挡件302和304，这类似于操作116的第一实施例。在第二实施例中，操作116A通过用氟(F)自由基选择性地处理WFM层284A的暴露表面284A’和284A”来形成阻挡件302和304，这类似于操作116的第二实施例。在方法100的这个实施例中，阻挡件302和304包括相同的材料。例如，取决于使用操作116A的哪个实施例，两者都可以包括含钨层或含氟层。在完成操作116A之后，方法100(图4)进行到操作118，如参考图2所讨论的。
图6是方法100的另一实施例的流程图。在该实施例中，方法100(图6)跳过(或省略)操作116并且从操作114(见图3G)进行到操作118。因此，在本实施例中不形成阻挡件304。在操作118处，方法100(图6)在FET 200B中的栅极介电层282上方、在阻挡件302上方以及在FET 200A中的WFM层284A上方形成WFM层284B，诸如图7A中所示。WFM层284B可以与FET200A中的WFM层284A直接接触。然后，方法100(图6)进行到操作120以在FET 200A和200B中的WMF层284B上方形成体金属层286，诸如图7B所示。在方法100的该实施例中，仅形成阻挡件302。
图8示出了根据本发明的器件200的另一个实施例。器件200包括并排的FET 200A、200B和200C。FET 200A、200B和200C分别包括栅极堆叠件240A、240B和240C，并且三个栅极堆叠件240A-C具有不同的功函数。栅极堆叠件240A包括WFM层284A、284B和284C，其中WFM层284A设置在栅极介电层282上方，WFM层284B设置在WFM层284A上方，并且WFM层284C设置在WFM层284B上方。栅极堆叠件240B包括设置在栅极介电层282上方的WFM层284B和设置在WFM层284B上方的WFM层284C。栅极堆叠件240C包括设置在栅极介电层282上方的WFM层284C。在实施例中，WFM层284C包括易于向外扩散的元素(诸如铝)。因此，在WFM层284C和WFM层284B之间形成扩散阻挡件302和304(它们可以包括与上面讨论的相同的材料或不同的材料)以阻止WFM层284C中的元素扩散到WFM层284B中。在各个实施例中，器件200中的栅极堆叠件可以包括任何合适数量的WFM层，并且阻挡件302和304可以形成在任何WFM层上方。
尽管不旨在进行限制，但本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供用于在功函金属层上形成扩散阻挡件的方法。扩散阻挡件可以有效地阻止相邻结构中的元素(诸如铝)扩散到功函金属层中，从而提高IC上的晶体管的阈值电压的均匀性。换言之，本发明可以为IC中的相同类型的晶体管提供均匀的阈值电压。扩散阻挡件还减少了制造工艺期间和IC的工作寿命期间的与金属栅极相关联的缺陷。本实施例可以容易地集成到现有的CMOS制造工艺中。
在一个示例方面中，本发明涉及一种方法，该方法包括在半导体沟道层上方沉积栅极介电层；在栅极介电层上方沉积功函(WF)金属层；形成蚀刻掩模，蚀刻掩模覆盖WF金属层的第二部分并且在WF金属层的第一部分之上具有开口；以及穿过蚀刻掩模蚀刻WF金属层，从而去除WF金属层的第一部分，同时保留WF金属层的第二部分，其中在蚀刻之后，WF金属层的第二部分的侧壁暴露。该方法还包括在WF金属层的第二部分的侧壁上形成第一阻挡件以及沉积栅极金属层，其中栅极金属层的第一部分沉积在栅极介电层上方并且与第一阻挡件处于相同层级，在第一阻挡件和WF金属层的第二部分上方沉积栅极金属层的第二部分，并且第一阻挡件设置在栅极金属层的第一部分和WF金属层的第二部分之间。
在该方法的实施例中，栅极金属层包括铝，并且第一阻挡件对于铝具有低介电常数。在另一个实施例中，第一阻挡件的形成包括将氧化剂施加至WF金属层的第二部分的侧壁。在另一个实施例中，氧化剂包括H2O2或臭氧化去离子水。
在该方法的实施例中，第一阻挡件的形成包括选择性地沉积含钨层作为第一阻挡件，其中含钨层沉积在WF金属层的第二部分的侧壁上，但是不沉积在栅极介电层上。在另一个实施例中，第一阻挡件的形成包括施加具有WCl5和H2的前体以及作为还原剂的B2H6或SiH4、WF6和SiH4、WF6和H2或双(二甲基酰胺基-W)。
在实施例中，第一阻挡件的形成包括用氟自由基选择性地处理WF金属层的第二部分的侧壁。
在另一实施例中，在第一阻挡件的形成之后，并且栅极金属层的沉积之前，该方法还包括去除蚀刻掩模，从而暴露WF金属层的第二部分的顶面并且在WF金属层的第二部分的顶面上形成第二阻挡件。在进一步的实施例中，第二阻挡件的形成包括选择性地沉积另一含钨层作为第二阻挡件，其中另一含钨层沉积在WF金属层的第二部分的顶面上，但不沉积在栅极介电层上。在另一个实施例中，第二阻挡件的形成包括用氟自由基选择性地处理WF金属层的第二部分的顶面。
在另一个示例方面中，本发明涉及一种方法，该方法包括在衬底上方沉积栅极介电层以及在栅极介电层上方沉积功函(WF)金属层，其中栅极介电层和WF金属层沉积在限定用于具有不同阈值电压的第一器件和第二器件的衬底的区域上方。该方法还包括形成覆盖用于第二器件的WF金属层的蚀刻掩模以及穿过蚀刻掩模蚀刻WF金属层，从而去除WF金属层的第一部分，同时保留WF金属层的第二部分，其中在蚀刻之后，WF金属层的第二部分的侧壁暴露。该方法还包括去除蚀刻掩模，从而暴露WF金属层的第二部分的顶面；以及在WF金属层的第二部分的侧壁上形成第一阻挡件，并且在WF金属层的第二部分的顶面上形成第二阻挡件。
在实施例中，该方法还包括沉积栅极金属层，其中栅极金属层的第一部分沉积在与第一阻挡件相同的层级处，并且栅极金属层的第二部分沉积在第一阻挡件和第二阻挡件上方。在进一步的实施例中，栅极金属层包括铝，并且第一阻挡件和第二阻挡件对于铝具有低介电常数。
在实施例中，第一阻挡件和第二阻挡件都包括钨。在另一个实施例中，第一阻挡件和第二阻挡件都包括氟。
在又一个示例方面中，本发明涉及一种半导体结构，半导体结构包括与第二晶体管相邻的第一晶体管。第一晶体管包括位于栅极介电层上方的第一栅极金属层，并且第二晶体管包括位于栅极介电层上方的第二栅极金属层，其中第一栅极金属层和第二栅极金属层包括不同的材料。半导体结构还包括横向设置在第一栅极金属层与第二栅极金属层之间的第一阻挡件，其中第一栅极金属层与第二栅极金属层中的一个包括铝，并且第一阻挡件对于铝具有低介电常数。
在实施例中，第一栅极金属层也在第一阻挡件和第二栅极金属层之上延伸。在又一实施例中，半导体结构还包括垂直设置在第一栅极金属层与第二栅极金属层之间的第二阻挡件。
在实施例中，第一阻挡件包括氧和第二栅极金属层中包括的材料。在另一个实施例中，第一阻挡件包括钨或氟。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在半导体沟道层上方沉积栅极介电层；
在所述栅极介电层上方沉积功函(WF)金属层；
形成蚀刻掩模，所述蚀刻掩模覆盖所述功函金属层的第二部分并且在所述功函金属层的第一部分之上具有开口；
穿过所述蚀刻掩模蚀刻所述功函金属层，从而去除所述功函金属层的所述第一部分，同时保留所述功函金属层的所述第二部分，其中，在所述蚀刻之后，所述功函金属层的所述第二部分的侧壁暴露；
在所述功函金属层的所述第二部分的所述侧壁上形成第一阻挡件；以及
沉积栅极金属层，其中，所述栅极金属层的第一部分沉积在所述栅极介电层上方并且与所述第一阻挡件处于相同层级，所述栅极金属层的第二部分沉积在所述第一阻挡件和所述功函金属层的所述第二部分上方，并且所述第一阻挡件设置在所述栅极金属层的所述第一部分和所述功函金属层的所述第二部分之间。
2.根据权利要求1所述的方法，其中，所述栅极金属层包括铝，并且所述第一阻挡件对于铝具有低介电常数。
3.根据权利要求1所述的方法，其中，所述第一阻挡件的形成包括将氧化剂施加至所述功函金属层的所述第二部分的所述侧壁。
4.根据权利要求3所述的方法，其中，所述氧化剂包括H2O2或臭氧化去离子水。
5.根据权利要求1所述的方法，其中，所述第一阻挡件的形成包括选择性地沉积含钨层作为所述第一阻挡件，其中，所述含钨层沉积在所述功函金属层的所述第二部分的所述侧壁上，但是不沉积在所述栅极介电层上。
6.根据权利要求5所述的方法，其中，所述第一阻挡件的形成包括施加具有WCl5和H2的前体以及作为还原剂的B2H6或SiH4；WF6和SiH4；WF6和H2；或双(二甲基酰胺基-W)。
7.根据权利要求1所述的方法，其中，所述第一阻挡件的形成包括用氟自由基选择性地处理所述功函金属层的所述第二部分的所述侧壁。
8.根据权利要求1所述的方法，在所述第一阻挡件的形成之后，并且在所述栅极金属层的沉积之前，还包括：
去除所述蚀刻掩模，从而暴露所述功函金属层的所述第二部分的顶面；以及
在所述功函金属层的所述第二部分的所述顶面上形成第二阻挡件。
9.一种形成半导体结构的方法，包括：
在衬底上方沉积栅极介电层；
在所述栅极介电层上方沉积功函(WF)金属层，其中，所述栅极介电层和所述功函金属层沉积在限定用于具有不同阈值电压的第一器件和第二器件的所述衬底的区域上方；
形成蚀刻掩模，所述蚀刻掩模覆盖用于所述第二器件的所述功函金属层；
穿过所述蚀刻掩模蚀刻所述功函金属层，从而去除所述功函金属层的第一部分，同时保留所述功函金属层的第二部分，其中，在所述蚀刻之后，所述功函金属层的所述第二部分的侧壁暴露；
去除所述蚀刻掩模，从而暴露所述功函金属层的所述第二部分的顶面；以及
在所述功函金属层的所述第二部分的所述侧壁上形成第一阻挡件，并且在所述功函金属层的所述第二部分的所述顶面上形成第二阻挡件。
10.一种半导体结构，包括：
第一晶体管，与第二晶体管相邻，其中，所述第一晶体管包括位于栅极介电层上方的第一栅极金属层，并且所述第二晶体管包括位于所述栅极介电层上方的第二栅极金属层，其中，所述第一栅极金属层和所述第二栅极金属层包括不同的材料；以及
第一阻挡件，横向设置在所述第一栅极金属层与所述第二栅极金属层之间，其中，所述第一栅极金属层与所述第二栅极金属层中的一个包括铝，并且所述第一阻挡件对于铝具有低介电常数。
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