TW202230529A - 半導體結構及其形成方法 - Google Patents

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Abstract

一種方法,包含沉積閘極介電層;沉積功函數 (work function;WF) 金屬層於閘極介電層上;以及利用蝕刻遮罩,蝕刻WF金屬層,從而移除 WF 金屬層的第一部分,同時保留功函數金屬層的第二部分,其中暴露WF 金屬層的第二部分的側壁。此方法更包含形成 WF 金屬層的第一障壁於功函數金屬層的第二部分的側壁上,以及沉積閘極金屬層。閘極金屬層的第一部分沉積於閘極介電層上、閘極金屬層的第二部分沉積於第一障壁以及WF金屬層的第二部分上。第一障壁設置於閘極金屬層的第一部分以及WF金屬層的第二部分之間。

Description

金屬閘極邊界隔離的方法以及結構
電子行業對體積更小、速度更快的電子元件的需求不斷增長,這些電子元件能夠同時支持日益複合以及複雜的功能。為了滿足這些需求,積體電路 (integrated circuit;IC) 行業有著持續製造低成本、高性能以及低功率的 IC。目前為止,這些目標在很大程度上是通過縮小 IC 尺寸 (例如,最小化IC 特徵尺寸) 實現的,從而提高生產效率並降低相關成本。然而,這種縮放也增加了 IC 製作流程的複雜性。因此,為實現 IC 元件及其性能的持續進步,需要針對 IC製作流程和技術方面取得類似的進步。
一方面的進步在於,如何提供互補式金屬氧化物半導體 (complementary metal oxide semiconductor;CMOS) 元件的N型金屬氧化物半導體 (N-Metal-Oxide-Semiconductor;NMOS) 和 P型金屬氧化物半導體 (P-Metal-Oxide-Semiconductor;PMOS) 適當的閾值電壓 (threshold voltages;Vt),增進性能的同時降低功耗。特別是,隨著元件繼續呈比例縮小為多閘極元件,例如鰭式場效電晶體 (Fin Field-Effect Transistor;FinFET)、環繞式 (Gate-all-around;GAA) 元件包括奈米線元件、和其他種類的多閘極元件,Vt工程持續具有挑戰性。隔離相鄰的多閘極元件的金屬閘極,是需要改進的方面。
以下揭示內容提供許多不同實施例或實例,以便實現所提供標的的不同特徵。下文描述部件及排列的特定實例以簡化本揭示內容。當然,此等實例僅為實例且不意欲為限制性。舉例而言,在隨後描述中第一特徵在第二特徵上方或在第二特徵上的形成可包括第一及第二特徵形成為直接接觸的實施例,以及亦可包括額外特徵可形成在第一及第二特徵之間,使得第一及第二特徵可不直接接觸的實施例。另外,本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚的目的,並且本身不指示所論述各實施例及/或配置之間的關係。
此外,空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一特徵與另一特徵在圖示中的相對關係。除了諸圖所描繪之定向外,空間相對性術語意欲包含在使用或操作中的設備之不同定向。置/設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣地解讀本揭露所使用之空間相對性描述詞。此外,當一個數字或是一個數字範圍以「約」、「大概」等術語來描述,除非另外說明,否則這樣的術語旨在涵蓋在數字的+/- 10%以內的數字。例如,術語「約5毫米」涵蓋從4.5毫米至5.5毫米、從4.0毫米至5.0毫米等的尺寸範圍。
本揭示內容整體而言涉及半導體結構及製造流程,並且更具體地涉及在不同金屬閘極(metal gates;MG)之間和/或相同金屬閘極中的不同金屬層之間提供擴散阻擋(或隔離)。隨著持續的縮放技術以及間距限制,多閾值電壓(或多V t)元件可以使用偶極子工程和/或圖案化不同的功函數金屬 (功函數金屬;WFM) 層來形成。然而,一個元件中來自高k金屬閘極 (高k metal gate;HKMG)的金屬(例如鋁和鑭)可能擴散至相鄰元件的HKMG。這種擴散導致IC中非均一的V t。例如,在設計上應該具有相同Vt (例如,標準Vt) 的電晶體,可能由於製造過程或IC的操作壽命中的這種擴散,使得Vt具有很大的差異。本揭示內容涉及防止 (或減輕) HKMG中金屬元素的擴散和混雜。
第1A圖示出根據本揭示內容的半導體元件200(或簡稱元件200)的局部俯視示意圖。請見第1A圖,元件200包含主動區204 (示出兩個) 大致為沿「x」方向縱向地排列,而閘極區206(示出四個)通常沿垂直於「x」方向的「y」方向縱向地排列。電晶體,例如場效電晶體 (field effect transistors;FET) 與閘極區206和主動區204一起形成。為了方便說明,第1A圖示出元件200中的兩個FET,場效電晶體 (FET) 200A和FET 200B。半導體元件200可以是製造IC過程中所製造的中間元件,或其部分,可以包含靜態隨機存取記憶體 (static random access memory;SRAM) 和/或邏輯電路、被動部件例如電阻器、電容器以及電感器,以及主動部件如p型場效電晶體(p-type field effect transistors;PFET)、n型FET (NFET)、多閘極FET例如FinFET和環繞式元件、金屬氧化物半導體場效電晶體 (MOSFET)、互補式金屬氧化物半導體 (CMOS) 電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他儲存單元、及其組合。
第1B圖、第1C圖和第1D圖為本揭示內容中分別沿著第1A圖中的半導體元件的線B-B、線C-C和線D-D的局部橫截面示意圖。繪示於第1B、1C、1D圖的FET 200A和FET 200B的實施方式為FinFET,其中通道層為一個或多個半導體鰭片215 (簡稱鰭片215) 的形狀。在多個實施方式中,FET 200A以及FET 200B可具有其它配置。例如,FET 200A和200B中的一者或兩者可以是FinFET、奈米線FET、奈米線FET或平面FET。
請一同見到第1B圖至第1D圖,元件200包含基板 (例如,晶圓) 202。在所繪示的實施方式中,基板202 包含矽。可替代地、或額外地,基板202包含另一半導體,例如鍺;化合物半導體,例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦;合金半導體,例如矽鍺 (SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP;或其組合。另外,基板202是絕緣層上半導體基板,例如絕緣體上矽 (silicon-on-insulator;SOI) 基板、絕緣體上矽鍺 (silicon germanium-on-insulator;SGOI) 基板、或絕緣體上鍺 (germanium-on-insulator;GOI) 基板。
FET 200A以及 FET 200B中的每一者包含一對源極/汲極特徵260。對於n型FET (或是 NFET),源極/汲極特徵260為n型。對於p型FET (或是 PFET),源極/汲極特徵260為p型。在所繪示的實施方式中,源極/汲極特徵260高於相同FET中的半導體通道層 (鰭片215),以施加應力至半導體通道層。源極/汲極特徵260可以經由磊晶生長的半導體材料形成(例如矽或是矽鍺),以填充元件200中的溝槽,例如使用化學氣相沉積 (chemical vapor deposition;CVD)沉積離子技術(例如氣相磊晶)、分子束磊晶、其他合適的磊晶生長製程、或其組合。源極/汲極特徵260摻雜適當的n型摻雜劑和/或p型摻雜劑。舉例來說,對於NFET,源極/汲極特徵260可以包含矽,並摻雜碳、磷、砷、其他n型摻雜劑或其組合;以及對於PFET,源極/汲極特徵260可以包含矽、矽鍺、或鍺,並摻雜硼、其他p型摻雜劑或其組合。在一些實施方式中,FET 200A以及FET 200B中的一者為NFET,另一者為PFET,並且共同形成互補式金屬氧化物半導體場效電晶體 (complementary metal oxide semiconductor field-effect transistor;CMOSFET)。在一些實施方式中,FET 200A以及 FET 200B為NFET或是兩者為PFET。在一些實施方式中,FET 200A以及FET 200B的閘極電極共享一些普遍的金屬層,將於下文描述。
FET 200A以及FET 200B的每一者更包含一或多個半導體鰭片 (或簡稱鰭片) 215自基板202延伸並穿過隔離特徵230。鰭片 215連接此對源極/汲極特徵260,並且作為個別FET的電晶體的通道。在第1B圖至第1D圖所描述的實施方式中,FET 200A以及FET 200B的每一者包含單一鰭片215。在替代的實施方式中, FET 200A以及FET 200B的每一者可以包含單一鰭片215或是多個鰭片215。鰭片215可以具有例如約40奈米至約70奈米的高度 (延著「z」方向) 以及具有約4奈米至約8奈米的寬度 (延著「y」方向)。
鰭片215可以包含結晶矽、鍺、矽鍺或其他合適的半導體材料,以及可以使用任何合適的方法形成,包括雙重圖案化或多重圖案化製程。一般來說,雙重圖案化或多重圖案化製程結合光微影以及自對準製程,可以創造出圖案例如間隔小於使用單一、直接的光微影製程所獲得的圖案。舉例而言,在一實施方式中,犧牲層形成於基板202上以及使用光微影製程圖案化。間隔件使用自對準製程,沿著圖案化犧牲層形成。接著,移除犧牲層,並且保留的間隔件或心軸,可以接著被用為圖案化鰭片215的遮罩部件。舉例而言,遮罩部件可以用於蝕刻凹槽於基板202中或基板202上的半導體層,保留基板202上的鰭片215。蝕刻製程可以包含乾式蝕刻、濕式蝕刻、反應離子蝕刻 (reactive ion etching;RIE)、和/或其他合適的製程。
元件200更包含隔離特徵230,以隔離多個區域,例如多個主動區204。隔離特徵230包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料 (例如,包括矽、氧、氮、碳、或其他合適的隔離成分)、或其組合。在一實施方式中,隔離特徵230是經由在基板202中或基板202上蝕刻溝槽 (例如形成鰭片215的製程的部分)、使用絕緣材料填充溝槽、以及對於絕緣材料執行化學機械平坦化(chemical mechanical planarization;CMP) 製程和/或回蝕製程,留下保留的絕緣材料作為隔離特徵230,以形成。隔離特徵230可以包含不同的結構例如淺溝槽隔離 (shallow trench isolation;STI) 結構、深溝槽隔離 (deep trench isolation;DTI) 結構、和/或矽局部氧化 (local oxidation of silicon;LOCOS) 結構。隔離特徵230可以包含多層絕緣材料。
如第1B圖至第1D圖所示,FET 200A包含閘極堆疊240A接合鰭片215,FET 200B包含閘極堆疊 240B接合另一鰭片215。閘極堆疊240A以及閘極堆疊240B提供於閘極區206。閘極堆疊240A包含界面層 280、閘極介電層 (例如高k閘極介電層) 282、功函數金屬(work function metal;WFM)層284A、擴散障壁 304、另一WFM層284B以及塊金屬層 286。閘極堆疊 240B包含界面層280、閘極介電層282、WFM層284B、以及塊金屬層286。
在一實施方式中,界面層280包含介電材料例如 氧化矽(氧化矽;SiO 2)或氮氧化矽 (氮氧化矽;SiON),並且可以經由化學氧化、熱氧化、 原子層沉積(ALD)、化學氣相沉積 (CVD)、和/或其他合適的方法形成。在一實施方式中,閘極介電層282可以包含SiO 2。閘極介電層282可以包含HfO 2、HfSiO、 HfSiO 4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO 2、ZrSiO 2、AlSiO、Al 2O 3、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3(BTO)、(Ba,Sr)TiO 3(BST)、Si 3N 4、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、其他合適的高k介電材料、或其組合。高k介電材料一般來說意指具有高介電常數的介電材料,舉例而言大於氧化矽的介電常數(k≈3.9)。閘極介電層282可以經由ALD和/或其他合適的方法形成。
在一實施方式中,FET 200A以及FET 200B 具有不同的閾值電壓,其中至少一部分是由不同的WFM層284A以及WFM層284B所提供。WFM層284A以及WFM層284B的每一者可以包含一或多層的金屬材料。 WFM層284A以及WFM層284B的每一者可以包含n型功函數金屬或是p型功函數金屬。n型功函數金屬的示例包含Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函數金屬材料、或其組合。p型功函數金屬的示例包含TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、其他p型功函數金屬材料、或其組合。WFM層284A以及WFM層284B可以經由ALD、CVD、PVD、和/或其他合適的製程沉積。
請見第1D圖,FET 200B的WFM層284B以及FET 200B的WFM層284B設置於相同的堆疊水平。舉例而言,在所描述的實施方式中,兩者均直接設置於閘極介電層282上。元件200更包含擴散障壁302(或稱障壁302)橫向地設置於FET 200B的WFM層284B以及FET 200A的WFM層284A之間。擴散障壁302避免兩個FET的WFM層 284A以及WFM層284B的金屬元素混雜。在FET 200A中,擴散障壁304設置於WFM層 284A以及WFM層284B 之間,並且避免相同FET的WFM層284A以及WFM層284B的金屬元素混雜。在目前的實施方式中,擴散障壁304為導電的。因此,閘極堆疊240A中的WFM層284A、擴散障壁304、WFM層284B、以及塊金屬層286共同作用為閘極電極。在多個實施方式中,擴散障壁302可以為導電的或絕緣的。擴散障壁302以及擴散障壁304的形成,可以於後文更詳細的討論。
在元件200的製造製程以及操作壽命的期間,具有擴散障壁302以及擴散障壁304有益於維持FET 200A以及200B的閾值電壓。並且根據設計規範,也改善元件200中同種FET的閾值電壓的均一性。舉例而言,元件200可以提供具有多種閾值電壓(Vt)的FET,例如超低Vt、低Vt、標準Vt、高Vt等。不同的閾值電壓可以經由在不同FET中使用不同的WFM層,或是在不同FET中的閘極堆疊包含不同的偶極材料來提供。沒有擴散障壁(例如擴散障壁302以及擴散障壁304)的話,不同的WFM層或不同的偶極材料可以在不同的FET之間擴散以及混雜,造成脫離設計規範外,FET的閾值電壓非期待性地差異。舉例而言,鋁,一種功函數工程的常見材料,已知會在多種材料間擴散。沒有擴散障壁(例如擴散障壁302以及擴散障壁304)的話,閘極堆疊的WFM層中的鋁可能會擴散至相同閘極堆疊或是另一閘極堆疊的相鄰的WFM層。這樣的鋁擴散會改變閘極堆疊的預期中的功函數,因此改變FET的預期中的功函數。具有擴散障壁302以及304可解決上述的問題。
塊金屬層286可以包含金屬例如鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)、和/或其他合適的材料,並且可以使用電鍍、CVD、PVD、或其他合適的製程來沉積。在第1D圖中的實施方式,閘極堆疊240A以及閘極堆疊240B共享一些一般的金屬層例如WFM層284B以及塊金屬層 286,並且這些普遍的金屬層電性連接閘極堆疊240A以及閘極堆疊240B。在多種實施方式中,閘極堆疊240A以及閘極堆疊240B可以共享至少一普遍的金屬層或是不共享普遍的金屬層(即,並未用普遍的金屬層電性連接)。
請見第1B圖至第1C圖,元件200更包含閘極間隔件247在閘極堆疊240A以及閘極堆疊240B的側壁上。閘極間隔件247可以包含矽、氧、碳、氮、其他合適的材料、或其組合(例如氧化矽、氮化矽、氮氧化矽 (SiON)、碳化矽、氮化碳矽 (SiCN)、碳氧化矽(SiOC)、矽的氮碳氧化物(SiOCN)。在一些實施方式中,閘極間隔件247包含多層結構,例如包含氮化矽的第一介電層以及包含氧化矽的第二介電層。閘極間隔件247可以經由沉積離子(例如CVD、PVD、ALD等)以及蝕刻製程(例如乾蝕刻)形成。
元件200更包含觸點蝕刻停止層 (contact etch stop layer;CESL) 268設置於隔離特徵230、源極/汲極特徵260、以及閘極間隔件247上。CESL 268包含矽以及氮,例如氮化矽或氮氧化矽。CESL 268可以經由沉積離子製程,例如CVD、或其他合適的方法形成。元件200更包含層間介電 (inter-layer dielectric;ILD) 層270在CESL 268之上。ILD層270 包含介電材料包含,舉例而言氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷 (tetraethoxysilane;TEOS) 形成的氧化物、磷矽玻璃 (phospho silicate glass;PSG)、硼磷矽玻璃 (boro-phospho-silicate glass;BPSG)、低k介電材料、其他合適的介電材料、或其組合。ILD層270可以經由沉積離子製程形成,例如CVD、流動式CVD (flowable CVD;FCVD)、或其他合適的方法。
第2圖為根據本揭示內容的多種態樣中製造半導體元件的方法100的流程圖。本揭示內容考慮了額外的製程。額外的步驟可以在方法100之前、期間、以及之後提供,並且在方法100的額外的實施方式中,一些描述的步驟可以被移除、取代、或是刪減。方法100將結合第3A-1至第3J圖描述於下文。第3A-1圖、第3A-2圖、以及第3A-3圖為分別沿著第1A圖中的半導體元件的線B-B、線C-C以及線D-D的元件200的局部橫截面示意圖。第3B圖至第3J圖為關於第2圖的方法100在多個製造階段時,沿著第1A圖中的半導體元件的線D-D的元件200的局部橫截面示意圖。
在操作102中,方法100 (第2圖) 提供元件200的初始結構(或工作件),例如第3A-1圖、第3A-2圖、以及第3A-3圖所示。如上文所述,元件200包含基板202、鰭片215、源極/汲極特徵260、閘極間隔件247、CESL 268、以及ILD 270。鰭片215暴露於閘極溝槽275中,成因於自閘極區206(第1A圖)移除虛設閘極。
在操作104中,方法100(第2圖)形成界面閘極介電層(或簡稱為界面層)280於鰭片215上,並且形成閘極介電層(例如高k(或HK)閘極介電層)282於界面層 280上,例如第3B圖所示。移至第3B圖,在所描述的實施方式中,界面層280設置於鰭片215的表面,但不在隔離特徵230上。舉例而言,界面層280可以形成經由氧化鰭片215中的半導體材料(s)形成,而不在隔離特徵230上產生界面層280。在一些實施方式中,界面層280也設置於隔離特徵230上,舉例而言,經由介電材料的原子層沉積 (ALD) 作為界面層280。界面層280包含介電材料,例如SiO 2、HfSiO、SiON、含矽的介電材料、其他合適的介電材料、或其組合。界面層280經由本文所描述的製程形成,例如熱氧化、化學氧化、ALD、CVD、其他合適的製程、或其組合。界面層280可以具有例如約0.5奈米至約1.5奈米的厚度。舉例而言,在替代的實施方式中,FET 200A以及FET 200B中的界面層280可以省略。
閘極介電層282設置於界面層280以及隔離特徵230上。在一實施方式中,閘極介電層282包含HfO 2。在其他實施方式中,閘極介電層282包含其他含鉿的高k 介電材料,例如HfSiO 4、HfSiON(氮化鉿矽酸鹽)、氧化鑭鉿(例如Hf 2La 2O 7)、HfTaO、HfTiO、HfZrO、鉿-鋁-氧化物(即,HfAlO x)、或二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金。在另一實施方式中,閘極介電層 282包含另一高k介電材料例如ZrO 2、ZrSiO 4、Al 2SiO 5、Al 2O 3、TiO 2、La 2O 3、La 4Si 3O 12、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO 3、BaTiO 3(BTO)、(Ba,Sr)TiO 3(BST)、或其組合。閘極介電層 282於本文所描述的任意製程形成,例如ALD、CVD、PVD、基於氧化的沉積離子製程、其他合適的製程、或其組合。舉例而言,閘極介電層282可以具有約0.2奈米至約1.5奈米的厚度。
在操作106中,方法 100 (第2圖) 形成功函數金屬 (WFM) 層284A於閘極介電層282上,例如第3C圖所示,在一實施方式中,WFM層284A包含TiN。在一些實施方式中,WFM層284A包含另一氮化物基底的金屬材料,例如TaN、WN、TiCN、TaCN、WCN、TiAlN、或TaAlN。在一些實施方式中,WFM層 284A可以包含TiAlC、TiAlSiC、TaC、TaAl、TaAlC、TaSiAlC、或其他合適的功函數金屬。在一些實施例中,WFM層284A具有約1奈米至約2.5奈米的厚度,例如由約1奈米至約1.5奈米。WFM層284A經由本文所描述的任意製程所形成,例如ALD、CVD、PVD、其他合適的製程、或其組合。WFM層284A可以包含一層材料或是多層材料。
在操作108中,方法100 (第2圖) 形成蝕刻遮罩290(或簡稱遮罩290),覆蓋作為FET 200A的區域,並且暴露作為FET 200B的區域,例如第3D所示。遮罩290包含不同於WFM層 284A以及閘極介電層282的材料,以實現在蝕刻WFM層 284A以及移除蝕刻遮罩 290時的蝕刻選擇性。舉例而言,遮罩290可以包含阻抗材料 (並且因此可以被稱為圖案化阻抗層和/或圖案化光阻層)。在一些實施方式中,遮罩290具有多層結構,例如阻抗層設置於抗反射塗層(anti-reflective coating (ARC) layer)。本揭示內容可考慮使用其他能實現上述的蝕刻選擇性的遮罩290材料。在一些實施方式中,操作108包含微影製程,包含形成阻抗層於元件200上 (例如經由旋轉塗佈),執行預曝光烘烤製程、使用光罩執行曝光製程、執行曝光後烘烤製程、以及在顯影劑中顯影曝光的阻抗層。在顯影後,圖案化阻抗層 (例如圖案化遮罩290) 包含對應光罩的阻抗圖案。取代地,曝光製程可以經由其他方法或實現或是替代,例如無遮罩微影、電子束寫入、離子束寫入、或其組合。
在操作110中,蝕刻遮罩290就位,方法100 (第2圖) 蝕刻WFM層 284A,並且自場效電晶體200B移除WFM層284A,例如第3E圖所示。在蝕刻完成後,暴露場效電晶體200B中的閘極介電層282以及WFM層 284A的側壁284A’。蝕刻製程可以為乾蝕刻製程、濕蝕刻製程、或是反應離子蝕刻製程,相對於閘極介電層282,對於WFM層284A具有高蝕刻選擇性。因此,經由操作110,閘極介電層282沒有被蝕刻,或是非顯著地被蝕刻。在一些實施方式中,相對於遮罩290,蝕刻製程對於WFM層284A更具有蝕刻選擇性。在一些實施方式中,蝕刻製程部分地蝕刻遮罩290。
在操作112中,蝕刻遮罩 290或其部分仍就位, 方法100 (第2圖) 形成擴散障壁 (或簡稱障壁) 302於 WFM層 284A 的側壁284A’的暴露側壁上,例如第3F圖所示。障壁302沒有形成於FET 200B的閘極介電層 282上。障壁302形成以避免或是實質性阻擋化學成分 (例如Al)擴散至FET 200A 中的WFM層 284A。換句話說,障壁302具有低的鋁和/或其他可能對於FET 200A中的WFM層284A有負面影響的化學成分的穿透性。接下來的揭示內容討論三種形成障壁302的方法。形成障壁302的替代方法也可以考慮。
在第一實施方式中,操作112經由施加氧化劑至側壁284A’形成障壁302。氧化劑與側壁284A’中的成分反應,並且形成作為障壁302的氧化物。舉例而言, 氧化劑可以包含過氧化氫或臭氧化去離子水(de-ionized water;DIW)。障壁302的組合物根據WFM層284A 的材料而定。在一些實施方式中,障壁302可以包含 TiO、TiON、TiAlO、WO、WCO、WCNO、RuO、WON、TaO、TaCO、TaAlO、TaTiO、TiOH、WOH、AlOH、TaOH、或其組合。氧化劑並不與閘極介電層282反應。因此,障壁302不會形成於閘極介電層 282上。在一些例子中,氧化劑藉由再氧化閘極介電層 282或是降低閘極介電層282的氧空缺,協助改善閘極介電層282的性質。舉例而言,氧化劑的氧可以擴散至閘極介電層282中,並且修復其中的懸浮鍵(dangling bonds)。在一些實施方式中,障壁302具有約0.5奈米至約10奈米的厚度。如果障壁302太薄(例如小於0.5 奈米),可能無法有效地阻擋鋁或其他成分擴散至WFM層284A。如果障壁302太厚(例如大於10奈米),則可能會佔太多空間並且留下太小的空間給FET 200A的WFM層284A,以及FET 200B的WFM層 284B(見第3I圖)。與元件200的縮小尺寸相違背。
在第二實施方式中,操作112經由選擇性沉積側壁284A’上的含鎢層作為障壁302,形成障壁302。含鎢層沒有沉積於閘極介電層282上。因此,沉積離子為選擇性的。舉例而言,操作112可以經由使用具有五氯化鎢以及氫氣的前驅物,並且以六氫化二硼作為還原劑,形成含鎢層。替代地,操作112可以經由使用具有五氯化鎢以及氫氣並以四氫化矽作為還原劑,形成含鎢層。替代地,操作112可以經由使用六氟化鎢以及四氫化矽的氣體混合物,形成含鎢層。替代地,操作112可以使用六氟化鎢以及氫氣的氣體混合物,形成含鎢層。在另一實施方式中,操作112可以使用具有雙(二甲基氨基)鎢)的前驅物,形成含鎢層。壓力在10托 (torr) 至350托時,沉積離子可以執行於溫度在約150°C至約450°C的範圍中。在此實施方式中,障壁302可以包含W、WC、WCN、WCl、WF、WB、WS、或其組合;並且可以具有範圍在約0.5 奈米至約10奈米的厚度。厚度的重要性已討論於上述第一個實施方式中。
在第三實施方式中,操作112經由選擇性的以氟自由基處理WFM層284A的側壁284A’,形成障壁302。舉例而言,氟自由基可以由F 2、CF 4、NF 3、其他含氟氣體、或其組合取得。氟自由基與側壁284A’(或WFM層 284A的薄外層)反應,以產生氟化的障壁302。在此實施方式中,障壁302包含WFM層284A的材料以及氟。鋁已呈現對氟具有強的親和性。因此,障壁302中的氟成分可以與來自其他層(例如WFM層284B)的鋁成分鍵結, 並且避免鋁成分擴散至WFM層284A中。在此實施方式中,障壁302可以具有範圍在約0.5奈米至約10奈米的厚度。厚度的重要性已討論於上述第一個實施方式中。
在操作114中,方法100(第2圖)移除蝕刻遮罩 290,舉例而言,經由阻抗移除(stripping)製程或其他合適的製程。如第3G圖所示,在移除蝕刻遮罩 290後,暴露WFM層284A的外表面(包含頂表面)284A”。
在操作116中,方法100 (第2圖) 選擇性地形成擴散障壁 (或簡稱為障壁) 304於WFM層 284A的暴露的外表面284A”上,例如第3H圖所示。障壁304沒有形成於FET 200B的閘極介電層 282上。障壁304形成以避免或是實質性阻擋化學成分 (例如Al) 擴散至FET 200A中的WFM層284A。換句話說,障壁304具有低的鋁和/或其他可能對於FET 200A中的WFM層284A有負面影響的化學成分的穿透性。此外,障壁304為導電的,使其成為FET 200A的閘極電極的部分。接下來的揭示內容討論兩種形成障壁304的方法。形成障壁304的替代方法也可以考慮。
在第一實施方式中,操作116經由選擇性地沉積含鎢層於外表面284A”上作為障壁304,形成障壁304。含鎢層沒有沉積於閘極介電層282上。因此,沉積離子為選擇性的。操作116的實施方式可以與操作112的第二個實施方式相同,舉例而言,操作116可以經由使用具有五氯化鎢以及氫氣的前驅物並以六氫化二硼或四氫化矽作為還原劑、具有六氟化鎢以及氫氣的前驅物、具有六氟化鎢以及四氫化矽的前驅物、或具有雙(二甲基氨基)鎢)的前驅物,形成含鎢層。壓力在10托 (torr) 至350托時,沉積離子可以執行於溫度在約150°C至約450°C的範圍中。在此實施方式中,障壁304可以包含W、WC、WCN、WCl、WF、WB、WS、或其組合;並且可以具有範圍在約0.5奈米至約10奈米的厚度。厚度的重要性已討論於上述操作112的第一個實施方式中。在一實施方式中,障壁302以及障壁304形成為具有不同不同厚度。在一替代性實施方式中,障壁302以及障壁304形成為具有相同的厚度。
在第二實施方式中,操作116經由選擇性的以氟自由基處理外表面284A”,形成障壁304。操作116的實施方式可以與操作112的第三實施方式相同。舉例而言,氟自由基可以由F 2、CF 4、NF 3、其他含氟氣體、或其組合取得。氟自由基與外表面284A” (或WFM層284A 的薄外層) 反應,以產生氟化的障壁304。在此實施方式中,障壁304包含WFM層284A的材料以及氟。在此實施方式中,障壁304可以具有範圍在約0.5 奈米至約10 奈米的厚度。厚度的重要性已於前文討論。
在一些實施方式中,障壁302以及304包含不同材料。舉例而言,障壁302可以使用操作112的第一實施方式形成(因此,障壁302包含氧化物),並且障壁 304包含如前文的操作116所討論的含鎢層或含氟層。在另一實施例中,障壁302包含含鎢層以及包含含氟層的障壁304。在又一實施例中,障壁302包含含氟層,而障壁 304包含含鎢層。在一些實施方式中,儘管障壁302以及障壁304分開形成,但包含相同材料。舉例而言,兩者可以包含含鎢層或含氟層。
在操作118中,方法100 (第2圖) 形成另一功函數金屬 (WFM) 層284B於FET 200B 中的閘極介電層282以及FET 200A中的障壁304上,例如第3I圖所示。WFM層284B沉積於障壁302上。障壁302水平地設置於FET 200B的WFM層 284B的一部分以及FET 200A的WFM層284A的一部分之間。在一實施方式中,障壁302直接接觸FET 200B中的WFM層284B的部分以及FET 200A中的WFM層284A的部分。障壁304呈三明治式的介於FET 200A中的WFM層284B的部分以及FET 200A中的WFM層284A的部分。在一實施方式中,障壁304直接接觸FET 200A中的WFM層284B的部分以及FET 200A中的WFM層284A的部分。障壁302以及障壁304將WFM層 284A與WFM層 284B分開(但可以沒有絕緣)。WFM層 284A以及284B包含不同材料。在一實施方式中,WFM層284B包含鋁。舉例而言,WFM層284B可以包含TiAlN、TaAlN、TiAl、TiAlC、TiAlSiC、TaAl、TaAlC、或TaSiAlC。障壁302以及障壁304阻擋WFM層284B中的鋁擴散至WFM層284A中。在替代的實施方式中,WFM層284B可以包含其他成分。在一些實施例中,WFM層284B具有範圍在約1奈米至約2.5奈米的厚度,例如由約1奈米至約1.5奈米。WFM層284B經由本文所描述的任意製程所形成,例如ALD、CVD、PVD、其他合適的製程、或其組合。WFM層284B可以包含一層材料或多層材料。
在操作120中,方法100 (第2圖) 形成塊金屬層286於FET 200A以及FET 200B的WMF層284B上,例如第3J圖所示。舉例而言,CVD製程或PVD製程沉積塊金屬層286,從而填充了閘極溝槽275的任意保留部分 (請見第3A-1圖、第3A-2圖、以及第3A-3圖)。塊金屬層286包含合適的導電材料,例如Al、W、和/或 Cu。 塊金屬層286可以額外地或共同地包含其他金屬、金屬氧化物、金屬氮化物、其他合適的材料、或其組合。在一些實施中,在形成塊金屬層286前,一或多個WFM層 (圖未示) 形成於 (例如經由ALD) WFM層284A以及284B上。在一些實施中,在形成塊金屬層286前,阻擋層 (圖未示) 形成於 (例如經由ALD) WFM層284A以及WFM層284B上,從而使得塊金屬層286設置於阻擋層上。在沉積塊金屬層286後,接著可以執行平坦化製程,自元件200中移除過量的閘極材料。舉例而言,執行CMP製程直到抵達(暴露) ILD層270的頂表面。
在操作122中,方法 100 (第2圖) 執行進一步的製造例如形成電性連接源極/汲極特徵260的觸點,形成電性連接塊金屬層286的閘極通孔,以及形成連接場效電晶體200A以及場效電晶體200B至元件200的多個部分的多層互連,以形成完整的IC。
第4圖為方法100的另一實施方式的流程圖,方法100 (第4圖) 跳過 (或省略) 操作112,並進行操作 110至操作114。在操作114中,方法100 (第4圖) 如前文所述,移除蝕刻遮罩290。所獲得的結構示於第5A圖,其中側壁284A’以及其他外表面284A”為暴露的。 接著,方法100 (第4圖) 進行操作116A,以同時形成障壁302以及障壁304於側壁284A’以及外表面284A”上。所獲得的結構示於第5B圖。障壁302形成於側壁284A’上,以及障壁304形成於其他外表面284A”上。操作116A與第2圖所討論的操作116相同,差異在於操作116A處理了比操作116更多的表面。舉例而言,在第一實施方式中,操作116A經由選擇性地沉積含鎢層於WFM層284A的暴露側壁284A’以及外表面284A”上,形成障壁302以及障壁304,與操作116的第一實施方式相似。在第二實施方式中,操作116A經由選擇性地以氟自由基處理WFM層284A的暴露的表面284A’以及外表面284A”,形成障壁302以及障壁304,與操作116的第二實施方式相似。在方法100的實施方式中,障壁302以及障壁304包含相同材料。舉例而言,根據所使用的是操作116A中的何種實施方式,兩者可以包含含鎢層或含氟層。在完成操作116A後,如第2圖所討論,方法100 (第4圖) 進行至操作 118。
第6圖為方法100的另一實施方式的流程圖。在此實施方式中,方法100 (第6圖) 跳過 (或省略) 操作116,並進行操作114 (請見第3G圖) 至操作118。因此,障壁 304沒有在此實施方式中形成。在操作118中,方法 100 (第6圖) 形成WFM層284B於FET 200B中的閘極介電層282上、障壁302上、以及FET 200A中的WFM層284A上,例如第7A圖所示。WFM層284B可以直接接觸FET 200A中的WFM層 284A。接著,方法 100 (第6圖) 進行至操作 120,以形成塊金屬層286於FET 200A以及200B中的WMF層284B上,例如第7B圖所示。在方法100的此實施方式中,只有形成障壁302。
第8圖繪示根據本揭示內容的另一實施方式中的元件200。元件200包含相互鄰接的FET 200A、200B、以及200C。FET 200A、FET 200B、以及FET 200C分別包含閘極堆疊240A、閘極堆疊240B、以及閘極堆疊240C,並且三個閘極堆疊240A至240C具有不同的功函數。閘極堆疊240A包含WFM層284A、WFM層284B、以及WFM層284C,其中WFM層284A設置於閘極介電層282上,WFM層284B設置於WFM層284A上,以及WFM層284C設置於WFM層284B上。閘極堆疊240B包含WFM層284B設置於閘極介電層282上,以及WFM層284C設置於WFM層284B上。閘極堆疊240C包含WFM層284C設置於閘極介電層 282上。在一實施方式中,WFM層284C包含傾向向外擴散的成分(例如鋁)。因此,擴散障壁302以及擴散障壁304 (可以包含於上文討論的相同材料或不同材料) 形成於WFM層284C以及WFM層284B之間,以阻擋WFM層284C中的成分擴散至WFM層284B中。在多種實施方式中,在元件200中的閘極堆疊可以包含任何合適數量的WFM層,並且擴散障壁302以及擴散障壁304可以形成於任何WFM層上。
本揭示內容的一或多個實施方式提供半導體元件及其形成的許多益處。舉例而言,本揭示內容的多個實施方式提供形成擴散障壁於功函數金屬層上的方法。擴散障壁可以有效的阻擋相連結構中的成分(例如鋁)擴散至功函數金屬層中,從而改善在IC中改善電晶體閾值電壓的均一性。換句話說,經由本揭示內容,IC中的相同種類的電晶體可以提供均一的閾值電壓。在製造過程或IC的操作壽命中,擴散障壁也降低與金屬閘極相關的缺陷。目前的實施方式可以容易地整合至現有地CMOS製造製程中。
在一示例態樣中,本揭示內容涉及一種方法,包含沉積閘極介電層於複數半導體通道層上;沉積功函數 (WF) 金屬層於閘極介電層上;形成蝕刻遮罩,覆蓋功函數金屬層的第二部分,以及在功函數金屬層的第一部分上具有開口;以及利用蝕刻遮罩蝕刻功函數金屬層,從而移除功函數金屬層的第一部分,同時保留功函數金屬層的第二部分,其中在蝕刻後,暴露功函數金屬層的第二部分的側壁。此方法更包含形成第一障壁於功函數金屬層的第二部分的側壁上,以及沉積閘極金屬層,其中閘極金屬層的第一部分沉積於閘極介電層上,以及與第一障壁位於相同水平,閘極金屬層的第二部分沉積於第一障壁以及功函數金屬層的第二部分上,並且第一障壁設置於閘極金屬層的第一部分以及功函數金屬層的第二部分之間。
在一實施方式中的方法,閘極金屬層包含鋁,並且第一障壁具有低的鋁穿透性。在另一實施方式中,形成第一障壁包含施加氧化劑至功函數金屬層的第二部分的側壁。在再一實施方式中,氧化劑包含氫氣過氧化氫或臭氧化去離子水。
在一實施方式中的方法,形成第一障壁包含選擇性地沉積含鎢層作為第一障壁,其中含鎢層沉積於功函數金屬層的第二部分的側壁上,但不在閘極介電層上。在再一實施方式中,形成第一障壁包含施加前驅物,前驅物具有五氯化鎢以及氫氣並以六氫化二硼或是四氫化矽作為還原劑、六氟化鎢以及四氫化矽、六氟化鎢以及氫氣、或是雙(二甲基氨基)鎢。
在一實施方式中,形成第一障壁包含選擇性地以複數氟自由基處理功函數金屬層的第二部分的側壁。
在另一實施方式中,在形成第一障壁之後以及在沉積閘極金屬層之前,更包含:移除蝕刻遮罩,從而暴露功函數金屬層的第二部分的頂表面;以及形成第二障壁於功函數金屬層的第二部分的頂表面上。在再一實施方式中, 形成第二障壁包含選擇性地沉積另一含鎢層作為第二障壁,其中另一含鎢層沉積於功函數金屬層的第二部分的頂表面上,但不在閘極介電層上。在另一實施方式中,形成第二障壁包含選擇性地以複數氟自由基處理功函數金屬層的第二部分的頂表面。
在另一示例態樣中,本揭示內容涉及一種方法包 含沉積閘極介電層於基板上,以及沉積功函數金屬層於閘極介電層上,其中閘極介電層以及功函數金屬層沉積於基板的一區域上,此區域定義以用於不同閾值電壓的第一元件以及第二元件。此方法更包含形成蝕刻遮罩覆蓋用於第二元件的功函數金屬層,以及利用蝕刻遮罩蝕刻功函數金屬層,從而移除功函數金屬層的第一部分,同時保留功函數金屬層的第二部分,其中在蝕刻後,暴露功函數金屬層的第二部分的側壁。此方法更包含移除蝕刻遮罩,從而暴露WF金屬層的第二部分的頂表面;以及形成第一障壁於功函數金屬層的第二部分的側壁上,以及形成第二障壁於功函數金屬層的第二部分的頂表面上。
在一實施方式中,此方法更包含沉積閘極金屬層,其中閘極金屬層的第一部分沉積於與第一障壁位於相同水平,以及閘極金屬層的第二部分沉積於第一障壁以及第二障壁上。在另一實施方式中,閘極金屬層包含鋁,並且第一障壁以及第二障壁具有低的鋁穿透性。
在一實施方式中,第一障壁以及第二障壁兩者均包含鎢。在另一實施方式中,第一障壁以及第二障壁兩者均包含氟。
在又一示例態樣中,本揭示內容涉及半導體結構,包含第一電晶體鄰接第二電晶體。第一電晶體包含第一閘極金屬層於閘極介電層上,以及第二電晶體包含第二閘極金屬層於閘極介電層上,其中第一閘極金屬層以及第二閘極金屬層包含不同材料。半導體結構更包含第一障壁水平地設置於第一閘極金屬層以及第二閘極金屬層之間,其中第一閘極金屬層以及第二閘極金屬層中的一者包含鋁,並且第一障壁具有低的鋁穿透性。
在一實施方式中,第一閘極金屬層也延伸至第一障壁以及第二閘極金屬層上。在另一實施方式中,半導體結構更包含第二障壁垂直地設置於第一閘極金屬層以及第二閘極金屬層之間。
在一實施方式中,第一障壁包含氧以及包含於第二閘極金屬層中的材料。在另一實施方式中,第一障壁包含鎢或氟。
上文概述若干實施例之特徵或實例,使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解,可輕易使用本揭示案作為設計或修改其他製程及結構的基礎,以便實施本文所介紹的實施或實例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到,此類等效結構並未脫離本揭示案的精神及範疇,且可在不脫離本揭示案的精神及範疇的情況下產生本文的各種變化、替代及更改。
100:方法 102、104、106、108、110、112、114、116、116A、118、120:操作 200:半導體元件 200A:場效電晶體 200B:場效電晶體 200C:場效電晶體 202:基板 204:主動區 206:閘極區 215:半導體鰭片 230:隔離特徵 240A:閘極堆疊 240B:閘極堆疊 240C:閘極堆疊 247:閘極間隔件 260:源極/汲極特徵 268:觸點蝕刻停止層 270:層間介電層 275:閘極溝槽 280:界面層 282:閘極介電層 284A:功函數金屬層 284A’:側壁 284A”:外表面 284B:功函數金屬層 284C:功函數金屬層 286:塊金屬層 290:蝕刻遮罩 302:擴散障壁 304:擴散障壁 A-A:線A-A B-B:線B-B C-C:線C-C D-D:線D-D x:X軸 y:Y軸 z:Z軸
當結合附圖閱讀時,根據以下詳細描述可更好地理解本揭示案的態樣。應注意,根據工業標準實踐,各種特徵未按比例繪製。事實上,為論述清楚,各特徵的尺寸可任意地增加或縮小。 第1A圖為根據本揭示內容的半導體元件的局部俯視示意圖。第1B圖、第1C圖和第1D圖為本揭示內容中分別沿著第1A圖中的半導體元件的線B-B、線C-C和線D-D的局部橫截面示意圖。 第2圖為根據本揭示內容的多種態樣中製造半導體元件的方法流程圖。 第3A-1圖以及第3A-2圖為根據本揭示內容的一實施方式,在一製造階段時(例如關於第2圖的方法),分別沿著第1A圖中的半導體元件的線B-B以及線C-C的局部橫截面示意圖。 第3A-3圖、第3B圖、第3C圖、第3D圖、第3E圖、第3F圖、第3G圖、第3H圖、第3I圖以及第3J圖為根據本揭示內容的一實施方式,在多個製造階段時(例如關於第2圖的方法),沿著第1A圖中的半導體元件的線D-D的局部橫截面示意圖。 第4圖為根據本揭示內容的另一實施方式中製造半導體元件的方法流程圖。 第5A圖以及第5B圖為根據本揭示內容的一實施方式,在多個製造階段時(例如關於第4圖的方法),沿著第1A圖中的半導體元件的線D-D的局部橫截面示意圖。 第6圖為根據本揭示內容的另一實施方式中製造半導體元件的方法流程圖。 第7A圖以及第7B圖為根據本揭示內容的一實施方式,在多個製造階段時(例如關於第6圖的方法),沿著第1A圖中的半導體元件的線D-D的局部橫截面示意圖。 第8圖繪示根據本揭示內容的另一實施方式中的第1A圖的半導體元件的局部橫截面示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:半導體元件
200A:場效電晶體
200B:場效電晶體
202:基板
215:半導體鰭片
230:隔離特徵
280:界面層
282:閘極介電層
284A:功函數金屬層
284B:功函數金屬層
286:塊金屬層
302:障壁
304:擴散障壁
y:Y軸
z:Z軸

Claims (20)

  1. 一種方法,包含: 沉積一閘極介電層於複數半導體通道層上; 沉積一功函數金屬層於該閘極介電層上; 形成一蝕刻遮罩,覆蓋該功函數金屬層的一第二部分,以及在該功函數金屬層的一第一部分上具有一開口; 利用該蝕刻遮罩蝕刻該功函數金屬層,從而移除該功函數金屬層的該第一部分,同時保留該功函數金屬層的該第二部分,其中在該蝕刻後,暴露該功函數金屬層的該第二部分的一側壁; 形成一第一障壁,位於該功函數金屬層的該第二部分的該側壁上;以及 沉積一閘極金屬層,其中該閘極金屬層的一第一部分沉積於該閘極介電層上,以及與該第一障壁位於一相同水平,該閘極金屬層的一第二部分沉積於該第一障壁以及該功函數金屬層的該第二部分上,並且該第一障壁設置於該閘極金屬層的該第一部分以及該功函數金屬層的該第二部分之間。
  2. 如請求項1所述之方法,其中該閘極金屬層包含鋁,並且該第一障壁具有低的鋁穿透性。
  3. 如請求項1所述之方法,其中該形成該第一障壁包含施加一氧化劑至該功函數金屬層的該第二部分的該側壁。
  4. 如請求項3所述之方法,其中該氧化劑包含過氧化氫或臭氧化去離子水。
  5. 如請求項1所述之方法,其中該形成該第一障壁包含選擇性地沉積一含鎢層作為該第一障壁,其中該含鎢層沉積於該功函數金屬層的該第二部分的該側壁上,但不在該閘極介電層上。
  6. 如請求項5所述之方法,其中該形成該第一障壁包含施加一前驅物,該前驅物具有五氯化鎢以及氫氣並以六氫化二硼或是四氫化矽作為還原劑、六氟化鎢以及四氫化矽、六氟化鎢以及氫氣、或是雙(二甲基氨基)鎢。
  7. 如請求項1所述之方法,其中該形成該第一障壁包含選擇性地以複數氟自由基處理該功函數金屬層的該第二部分的該側壁。
  8. 如請求項1所述之方法,在形成該第一障壁之後以及在該沉積該閘極金屬層之前,更包含: 移除該蝕刻遮罩,從而暴露該功函數金屬層的該第二部分的一頂表面;以及 形成一第二障壁於該功函數金屬層的該第二部分的該頂表面上。
  9. 如請求項8所述之方法,其中該形成該第二障壁包含選擇性地沉積另一含鎢層作為該第二障壁,其中 該另一含鎢層沉積於該功函數金屬層的該第二部分的該頂表面上,但不在該閘極介電層上。
  10. 如請求項8所述之方法,其中該形成該第二障壁包含選擇性地以複數氟自由基處理該功函數金屬層的該第二部分的該頂表面。
  11. 一種方法,包含: 沉積一閘極介電層於一基板上; 沉積一功函數金屬層於該閘極介電層上,其中該閘極介電層以及該功函數金屬層沉積於該基板的一區域上,該區域定義以用於不同閾值電壓的一第一元件以及一第二元件; 形成一蝕刻遮罩覆蓋用於該第二元件的該功函數金屬層; 利用該蝕刻遮罩蝕刻該功函數金屬層,從而移除該功函數金屬層的一第一部分,同時保留該功函數金屬層的一第二部分,其中在該蝕刻後,暴露該功函數金屬層的該第二部分的一側壁; 移除該蝕刻遮罩,從而暴露該功函數金屬層的該第二部分的一頂表面;以及 形成一第一障壁於該功函數金屬層的該第二部分的該側壁上,以及形成一第二障壁於該功函數金屬層的該第二部分的該頂表面上。
  12. 如請求項11所述之方法,更包含: 沉積一閘極金屬層,其中該閘極金屬層的一第一部分沉積於與該第一障壁位於一相同水平,以及該閘極金屬層的一第二部分沉積於該第一障壁以及該第二障壁上。
  13. 如請求項12所述之方法,其中該閘極金屬層包含鋁,並且該第一障壁以及該第二障壁具有低的鋁穿透性。
  14. 如請求項11所述之方法,其中該第一障壁以及該第二障壁兩者均包含鎢。
  15. 如請求項11所述之方法,其中該第一障壁以及該第二障壁兩者均包含氟。
  16. 一種半導體結構,包含: 一第一電晶體鄰接一第二電晶體,其中該第一電晶體包含一第一閘極金屬層於一閘極介電層上,以及該第二電晶體包含一第二閘極金屬層於該閘極介電層上,其中該第一閘極金屬層以及該第二閘極金屬層包含不同材料;以及 一第一障壁水平地設置於該第一閘極金屬層以及該第二閘極金屬層之間,其中該第一閘極金屬層以及該第二閘極金屬層中的一者包含鋁,並且該第一障壁具有低的鋁穿透性。
  17. 如請求項16所述之半導體結構,其中該第一閘極金屬層也延伸至該第一障壁以及該第二閘極金屬層上。
  18. 如請求項17所述之半導體結構,更包含一第二障壁垂直地設置於該第一閘極金屬層以及該第二閘極金屬層之間。
  19. 如請求項16所述之半導體結構,其中該第一障壁包含氧以及包含於該第二閘極金屬層中的一材料。
  20. 如請求項16所述之半導體結構,其中該第一障壁包含鎢或氟。
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