CN101490823A - 半导体装置 - Google Patents

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Abstract

在遮光的状态下，在氮气环境中，通过用加氢超纯水洗净硅表面，实现峰谷(P－V)值在0.3nm以下的平坦度，同时通过使电极和硅之间的功函数差在0.2eV以下，实现接触电阻在10－11Ωcm2以下。由此，可以得到能够以10GHz以上的频率动作的半导体装置。

Description

半导体装置
技术领域
本发明涉及广泛应用在IC、LSI等的MOS型半导体装置，尤其涉及一种高速半导体装置。
背景技术
半导体装置出现以来，对于半导体装置投入最多技术精力的课题之一是提高动作频率(时钟频率)。随着晶体管的动作频率值变大、高速动作变为可能，其适用范围也随之扩大，有助于现代宽带网络社会的实现和IT化发展。半导体装置的动作频率逐年提高，达到GHz领域，而近年其提高速度迟缓。现状是动作频率停滞在3～4GHz，能以10GHz以上的时钟频率动作的半导体装置的实现被人们所期望。与半导体装置的动作频率提高相关的要素之一是尺寸。尺寸变小时，其电容量变小，信号传递速度增加。
众所周知近年半导体装置的尺寸缩小化速度迟缓，成为阻碍动作频率提高的主要原因。将半导体元件的尺寸做成极限大小，考虑到其为一定值的话，那么使动作频率提高的要素就为元件的动作电流。举MOSFET为例，当漏极电压一定时，根据栅极电压能够流动多大量的漏极电流，成为决定动作频率的因素之一。漏极电流大时，输出容量的充放电时间变短，信号向下一段的传递速度变快。但是，当元件的尺寸做成极限小时，现状是很难加大漏极电流，这就阻碍了动作频率的提高。
如上所述，即使将半导体的动作频率做成如10GHz程度以上，在小型化到极限的晶体管上增加漏极电流也很困难。由此，认为能够以10GHz程度以上，最好在20GHz程度以上，甚至在40～60GHz动作的高速半导体装置，以目前来说被认为不可能实现。
发明内容
本发明目的在于得到能够以10GHz程度以上的时钟频率动作的高速半导体装置。
本发明目的还在于得到能够以20GHz程度以上的时钟频率动作的高速半导体装置。
本发明目的还在于得到能够以30GHz程度以上的时钟频率动作的高速半导体装置。
本发明目的还在于得到能够以40GHz程度以上的时钟频率动作的高速半导体装置。
本发明目的还在于得到能够以60GHz程度的时钟频率动作的高速半导体装置。
本发明目的还在于提供一种能够相对于一定的漏极电压及栅极电压，增大所得漏极电流的高速MOS晶体管。
以下列举本发明实施方式。
(第1方式)
一种半导体装置，其特征在于，沟道区表面平坦度为在从源极向漏极的方向的2nm长度上的峰谷值在0.3nm以下。
(第2方式)
在第1方式的半导体装置中，沟道区表面平坦度为在从源极向漏极的方向的2nm长度上的峰谷值在0.16nm以下。
(第3方式)
在第1或第2方式的半导体装置中，所述沟道区的两端包括源极区及漏极区，所述源极区及漏极区的至少一方包括接电的电极，从所述电极到所述沟道区的电阻为1.5Ω·μm以下。
(第4方式)
一种半导体装置，其特征在于，沟道区和其两端包括源极区及漏极区，所述源极区及漏极区的至少一方包括接电的电极，从所述电极到所述沟道区的电阻为4Ω·μm以下。
(第5方式)
在第4方式的半导体装置中，所述电阻为1Ω·μm以下。
(第6方式)
在第4方式的半导体装置中，所述电阻包括所述电极和所述源极区及漏极区的至少一方的接触部分的接触电阻，以及从该接触部分到所述沟道区的所述源极区及漏极区的所述至少一方的内部串联电阻，所述接触电阻为1×10-10Ωcm2以下。
(第7方式)
在第6方式的半导体装置中，所述电极的至少所述接触部分为金属硅化物，选择构成所述金属硅化物的金属，使该金属硅化物和所述源极区及漏极区之一的功函数差为0.32eV程度以下。
(第8方式)
一种半导体装置，其特征在于，在设有至少一对n沟道晶体管及p沟道晶体管的半导体装置中，分别接所述n沟道晶体管的源极·漏极区的第1电极的至少接触部分由第1金属硅化物构成，分别接所述p沟道晶体管的源极·漏极区的第2电极的至少接触部分由不同于第1金属硅化物的第2金属硅化物构成。
(第9方式)
在第8方式的半导体装置中，所述第1金属硅化物由其功函数在-4.37eV以上的材料构成，所述第2金属硅化物由其功函数在-4.85eV以下的材料构成。
(第10方式)
在第8或第9方式的半导体装置中，所述n沟道晶体管及所述p沟道晶体管的沟道区表面为，在各晶体管的从源极向漏极的方向的2nm长度上的峰谷值在0.3nm以下的平坦度。
(第11方式)
在第1或第4方式的半导体装置中，所述源极区、漏极区由其功函数为与所述沟道区半导体的功函数的差在0.32eV以下的金属或金属半导体化合物构成。
(第12方式)
在第11方式的半导体装置中，所述沟道区由n型硅构成，同时，所述源极区、漏极区由其功函数为-4.37eV以上的金属或金属硅化物构成。
(第13方式)
在第11方式的半导体装置中，所述沟道区由p型硅构成，同时，所述源极区、漏极区由其功函数为-4.85eV以下的金属或金属硅化物构成。
(第14方式)
在第1、第4、第8任一方式的半导体装置中，所述半导体装置包括n沟道晶体管，所述n沟道晶体管的沟道区表面的至少一部分设有(100)面或离(100)面±10°以内的面。
(第15方式)
在第1、第4、第8任一方式的半导体装置中，所述半导体装置包括p沟道晶体管，所述p沟道晶体管的沟道区表面的至少一部分设有(110)面或离(110)面±10°以内的面。
(第16方式)
在第8或第9方式的半导体装置中，所述n沟道晶体管的沟道区表面的至少一部分设有(100)面或离(100)面±10°以内的面，以及(110)面或离(110面±10°以内的面的至少一方，所述p沟道晶体管的沟道区表面的至少一部分设有(110)面或离(110)面±10°以内的面，以及(100)面或离(100)面±10°以内的面的至少一方。
(第17方式)
一种半导体装置，其特征在于，在包括设有至少一对不同导电型晶体管的电路的半导体装置中，采用第1半导体层和覆盖其表面至少一部分的第1栅极绝缘层，形成n沟道晶体管，同时，采用第2半导体层和覆盖其表面至少一部分的第2栅极绝缘层，形成p沟道晶体管，形成所述第1半导体层沟道的第1区域表面设有(100)面或离(100)面±10°以内的面，以及(110)面或离(110)面±10°以内的面的至少一方，形成所述第2半导体层沟道的第2区域表面设有(110)面或离(110)面±10°以内的面，以及(100)面或离(100)面±10°以内的面的至少一方，所述第1区域及所述第2区域的表面为在各区域的从源极向漏极方向的2nm长度上的峰谷值在0.3nm以下的平坦度。
(第18方式)
在第17方式的半导体装置中，所述平坦度为0.16nm以下。
(第19方式)
在第17或第18方式的半导体装置中，形成所述沟道的第1区域及第2区域的两端分别包括源极区和漏极区以及源极电极和漏极电极，从所述各电极到形成所述各沟道的区域的电阻为1.5Ω·μm以下。
(第20方式)
一种半导体装置，其特征在于，在包括设有至少一对不同导电型晶体管的电路的半导体装置中，采用第1半导体层和覆盖其表面的至少一部分的第1栅极绝缘层，形成n沟道晶体管，同时，采用第2半导体层和覆盖其表面的至少一部分的第2栅极绝缘层，形成p沟道晶体管，形成所述第1半导体层沟道的第1区域表面设有(100)面或离(100)面±10°以内的面，以及(110)面或离(110)面±10°以内的面的至少一方，形成所述第2半导体层沟道的第2区域表面设有(110)面或离(110)面±10°以内的面，以及(100)面或离(100)面±10°以内的面的至少一方，所述第1区域及所述第2区域的各自两端分别包括源极区及漏极区和源极电极及漏极电极，从所述第1及第2区域分别到各自两端的所述源极电极、漏极电极的电阻为4Ω·μm以下。
(第21方式)
在第20方式的半导体装置中，所述第1及第2区域表面为在各自的从源极区向漏极区方向的2nm长度上的峰谷值在0.3nm以下的平坦度。
(第22方式)
在第17或第20方式的半导体装置中，分别接所述第1区域两端的源极电极及漏极电极的至少源极区及漏极区的接触部分由第1金属硅化物构成，分别接所述第2区域两端的源极电极及漏极电极的至少源极区及漏极区的接触部分由不同于第1金属硅化物的第2金属硅化物构成。
(第23方式)
在第22方式的半导体装置中，所述第1金属硅化物由其功函数为-4.37eV以上的材料构成，所述第2金属硅化物由其功函数为-4.85eV以下的材料构成。
(第24方式)
在第17或第20方式的半导体装置中，所述第1区域两端的源极区及漏极区由其功函数为-4.37eV以上的第1金属或金属硅化物构成，取得与源极电极及漏极电极的至少一部分的共用，所述第2区域两端的源极区及漏极区由其功函数为-4.85eV以下的第2金属或金属硅化物构成，取得与源极电极及漏极电极的至少一部分的共用。
(第25方式)
在第17或第20方式的半导体装置中，形成所述第1半导体层沟道的第1区域表面及形成所述第2半导体层沟道的第2区域表面均由(100)面或离(100)面±10°以内的面构成。
(第26方式)
在第17或第20方式的半导体装置中，形成所述第1半导体层沟道的第1区域表面及形成第2半导体层沟道的第2区域表面均由(110)面或离(110)面±10°以内的面构成。
(第27方式)
在第17或第20方式的半导体装置中，所述第1半导体层的所述第1区域上面及所述第2半导体层的所述第2区域上面均由(110)面或离(110)面±10°以内的面构成的同时，在所述第1半导体层侧面的一侧或两侧设置形成沟道的第3区域，使所述第3区域表面有(100)面或离(100)面±10°以内的面，规定所述第1区域上面的宽度及长度、所述第2区域上面的宽度及长度，以及所述第3区域表面的高度及长度，使所述第1区域上面面积和所述第3区域表面面积之和与所述第2区域上面面积实质完全相等，并且所述n沟道晶体管和所述p沟道晶体管的动作速度实质完全相等。
(第28方式)
在第8、第17、第20任一方式的半导体装置中，所述n沟道晶体管及所述p沟道晶体管均为常关，并且所述n沟道晶体管及所述p沟道晶体管其中一个为反型及积累型中的一个，另一个为反型及积累型的所述一个或另一个。
(第29方式)
在第1、第4、第8任一方式的半导体装置中，所述半导体装置为常关，并且为反型或积累型。
(第30方式)
在第1、第4、第8任一方式的半导体装置中，所述半导体装置为积累型晶体管。
(第31方式)
在第28方式的半导体装置中，所述积累型晶体管的沟道区由SOI层构成，同时，使该SOI层的厚度小于在所述沟道区的源极区附近的空乏层的厚度。
(第32方式)
在第31方式的半导体装置中，规定所述SOI层的厚度、所述SOI层的不纯物浓度、以及所述沟道区上的栅极电极的功函数，使在所述积累型晶体管的栅极电压和源极电压同等电位时的沟道区的源极区一侧端部被空乏层充满。
(第33方式)
在第1或第4方式的半导体装置中，所述沟道区上的栅极绝缘膜含有由微波激发的等离子体所形成的SiO2，Si3N4及金属硅化物合金的氧化膜、金属硅化物合金的氮化膜中的至少一种。
在本发明中，通过上述方式，能够得到可以相对一定的漏极电压及栅极电压，增大所得漏极电流的MOS晶体管(MOSFET)。其结果是得到了能以10GHz程度以上的时钟频率动作的高速半导体装置。进而通过将本发明的结构应用在使用最佳表面方位、Accumulation Mode、及三维结构的全平衡型CMOS构造中的至少一个，从而得到能够以20GHz程度以上、30GHz程度以上、40GHz程度以上、甚至60GHz程度的时钟频率动作的高速半导体装置。
附图说明
图1A为现有pMOSFET的栅极电压VG-漏极电流ID特性的曲线示意图；
图1B为现有nMOSFET的栅极电压VG-漏极电流ID特性的曲线示意图；
图2为现有MOSFET构造的模式示意图；
图3为本发明MOSFET的概略结构示意图；
图4A为本发明nMOSFET的漏极电流ID-栅极电压VG特性的仿真结果示意图；
图4B为本发明nMOSFET的互导gm-栅极电压VG特性的仿真结果示意图；
图5A为本发明pMOSFET的漏极电流ID-栅极电压VG特性的仿真结果示意图；
图5B为本发明pMOSFET的互导gm-栅极电压VG特性的仿真结果示意图；
图6A为本发明在pMOSFET的线形区的ID-VG特性示意图；
图6B为本发明在nMOSFET的线形区的ID-VG特性示意图；
图6C为本发明在pMOSFET的线形区的gm-VG特性示意图；
图6D为本发明在nMOSFET的线形区的gm-VG特性示意图；
图7A为本发明在pMOSFET的饱和区的ID-VG特性示意图；
图7B为本发明在nMOSFET的饱和区的ID-VG特性示意图；
图7C为本发明在pMOSFET的饱和区的gm-VG特性示意图；
图7D为本发明在nMOSFET的饱和区的gm-VG特性示意图；
图8A为本发明MOSFET上的硅表面状态模式示意图；
图8B为表示本发明MOSFET上的硅表面状态的显微镜图像；
图9A为沟道电场Eeff和迁移率的关系示意图；
图9B为硅/栅极绝缘膜界面的平坦性和迁移率的关系示意图；
图10A为本发明nMOSFET上的硅/栅极绝缘膜界面的平坦性和迁移率的关系示意图；
图10B为本发明pMOSFET上的硅/栅极绝缘膜界面的平坦性和迁移率的关系示意图；
图11为电极和硅区之间的接触电阻Rc和功函数差的关系曲线示意图；
图12A为由MOSFET所构成的CMOS电路的构成示意图；
图12B为现有技术MOSFET的漏极电压-漏极电流的特性图；
图12C为本发明MOSFET的漏极电压-漏极电流的特性图；
图12D为本发明MOSFET的漏极电压-漏极电流的特性图；
图12E为本发明MOSFET的漏极电压-漏极电流的特性图；
图13A为器件构造和动作速度的关系示意图；
图13B为现有CMOS电路及本发明CMOS电路的输入输出特性示意图；
图13C为现有CMOS电路及本发明CMOS电路的输入输出特性示意图；
图13D为现有CMOS电路及本发明CMOS电路的输入输出特性示意图；
图14为具体说明本发明第1实施例MOSFET的构成的截面图；
图15A为本发明第2实施例半导体装置(CMOS电路)的概略立体图；
图15B为图15A中的A-A’线的截面图；
图15C为图15A中的B-B’线的截面图；
图16A为本发明其它实施例CMOS电路的构成示意图；
图16B为本发明其它实施例CMOS电路的构成示意图；
图16C为本发明其它实施例CMOS电路的构成示意图。
具体实施方式
参照图1A、图1B，表示现有pMOSFET、nMOSFET上的栅极电压VG和漏极电流ID的关系。各晶体管的沟道区的有效长为60nm、有效宽为10.0μm、栅极绝缘膜厚EOT为2.0nm。在图1A中，表示在加载-1.5V及-50mV的漏极电压VD状态时的栅极电压VG和漏极电流ID的关系。同样地，在图1B中，表示在加载1.5V及50mV的漏极电压VD情况时的栅极电压和漏极电流的关系。并且，这些图的纵轴所标示的漏极电流ID是用绝对值表示的。在此，加载绝对值1.5V的漏极电压VD时的特性是，各晶体管的饱和区，即(VG-Vth)<VD的关系(Vth表示阀值)成立的区域的特性。另一方面，加载绝对值50mV的漏极电压VD时的特性是，各晶体管的线形区，即(VG-Vth)>VD的关系成立的区域的特性。
从图1A、图1B明显看出，当栅极电压VG接近0V时，漏极电流ID就下降到10-6A以下。在此，将漏极电流ID为10-6A时的栅极电压VG作为阈值电压Vth时，在图1A及图1B中的阈值电压Vth分别为-0.372V及0.379V。该情况不能在低电源电压时得到大的漏极电流ID，其结果，意味着栅极绝缘膜不能很薄。另外，即使提高栅极电压VG的绝对值，漏极电流ID从10-3A(线形区)到10-2A(饱和区)饱和，不能再变大。因此，使用现有nMOSFET及pMOSFET时，不能期待其低耗电化及高速化·高性能化。具体来说，时钟频率被限制在2～3GHz程度，无法得到以10GHz以上的时钟频率动作的MOSFET。
参照图2，概略且模式地表示现有MOSFET的构造。图2所示的MOSFET包括：沟道区CHr、为包夹该沟道区CHr而设置在其两侧的源极区Sr及漏极区Dr、设置在沟道区表面的栅极绝缘膜Fg、以及形成在栅极绝缘膜Fg上的栅极电极Eg。在源极区Sr及漏极区Dr的表面分别设置源极电极Es及漏极电极Ed。
图示的现有MOSFET中沟道区CHr的表面，即沟道区CHr和栅极绝缘膜Fg之间的界面，如图2中扩大沟道区中央部的模式显示那样，在原子级上很不平坦，具有峰谷的凹凸形状。在从源极向漏极的方向的2nm长度上的峰谷值(以下所描述的本发明中被称为“平坦度”)，在图1A、图1B所示的任一晶体管中，均为1.5nm程度。因此，成为载流子的电子或空穴沿着沟道区CHr和栅极绝缘膜Fg之间的界面，锯齿形地移动过沟道区CHr，会受到很大的界面散射的影响。载流子的迁移率(mobility)分别在声子散射、库伦散射、以及界面散射小时变大。声子散射及库伦散射可以通过最优化沟道表面的面方位(即nMOSFET中(100)面等，pMOSFET中(110)面、(551)面)变小，但界面散射变小历来被认为不可能。
另外，在图示的例子中，源极电极Es和源极区Sr之间的接触电阻用Rc表示，源极区Sr和沟道区CHr之间的源极区内部电阻以Rn+(或Rp+)表示。其在漏极区Dr和漏极电极Ed之间、漏极区Dr和沟道区CHr之间也同样。
如果图2所示的MOSFET的真性互导以gmi表示，则真性互导gmi可以用下式(1)表示。
gmi＝(μ eff×W)(Vg-Vth)/(L×Tox/ε ox)    (1)
其中，μ eff为有效迁移率，W为沟道宽，L为沟道长，Tox为有效栅极绝缘膜厚度，ε ox为栅极绝缘膜的介电常数。
一方面，如图2所示，接触电阻Rc及区域电阻Rn+(或Rp+)的和用串联电阻表示的话，图2所示的MOSFET的有效互导gmeff可以用下式(2)表示。
gmeff＝gmi/(1+Rs·gmi)    (2)
因此，可知为了使有效互导gmeff变大，使真性互导gmi变大是当然的，使串联电阻Rs尽量小也是很有必要的。
另外，若将含有图示的MOSFET的CMOS电路(参照图12A)中的源极、漏极间的容量设为CL，该CMOS电路中的动作迟延时间τ可以用下式(3)表示。
τ＝CL/gmeff＝CL(1+Rs·gmi)/gmi   (3)
由式子(3)可知为了MOSFET的高速化，可以使真性互导gmi变大，使源极、漏极间的容量CL，串联电阻Rs变小。
另一方面，式子(1)所示的有效迁移率μ eff可以用下式(4)表示。
(1/μ eff)＝(1/μ c)+(1/μ p)+(1/μ r)   (4)
其中，由库伦散射μ c，声子散射μ p，界面散射μ r得到的沟道区中的载流子迁移率。
根据式子(1)，若有效迁移率μ eff变大，则真性互导gmi变大，而为了使真性互导gmi变大，可以使沟道区中的载流子迁移率μ r变大。
据本发明人等的研究，可知为使μ r变大，可以使沟道区表面，即沟道区和栅极绝缘膜之间的界面在原子级平坦化。尤其，可知若峰谷(P-V)值取0.3nm以下的平坦度，可大幅改良MOSFET的有效迁移率μ eff。
另外，在图1A、图1B所示特性的任一晶体管中，接触电阻Rc均为1×10-8Ωcm2左右，其结果是，串联电阻Rs为100Ω·μm左右。
在本发明中，也发现若能使接触电阻小到1×10-10Ωcm2程度以下，最好在1×10-11Ωcm2以下，可使有效互导gmeff变大。这种情况，在串联电阻Rs中，区域电阻Rn+(或Rp+)历来因接触电阻Rc过大而与其相比其影响可以忽略。但是，在本发明中，也可知因为接触电阻Rc变小，不能忽略区域电阻Rn+(或Rp+)的影响，为此，通过将其做成4Ω·μm以下，最好为1.5Ω·μm以下，甚至为1Ω·μm以下，可以明显改良MOSFET的有效互导gmeff。
参照图3，基于上述理解，描述本发明高速半导体装置的原理构成。也就是说，在图3中，沟道区CHr和栅极绝缘膜Fg之间的界面在原子级平坦，即平坦度在0.3nm以下，最好在0.16nm以下。在具有这样结构的MOSFET中，载流子(电子或空穴)可以不受沟道区表面的界面散射的影响直线运动。因此，像图2所描述的，与载流子锯齿形运动的情况相比，载流子的迁移率显著提高。
另外，图3所示的电极构造中，具有通过在源极区Sr及漏极区Dr内部分地嵌入电极区等，使从源极区Sr及漏极区Dr的电极接触部分到沟道区CHr的长度变得极小的结构。由此不只使区域电阻(Rn+或Rp+)减少，如以下所述，通过考虑形成源极区、漏极区的n+或p+硅区的功函数而选定电极材料，将电极和源极区、电极和漏极区的接触电阻Rc做成10-11Ωcm2以下。因此，可以使有效互导gmeff变得极大。
图4A、图4B分别表示具有图1B特性图所示尺寸的n沟道晶体管的线形区中的漏极电流ID-栅极电压VG特性、互导gm-栅极电压VG特性的仿真结果。在图4A中，用粗实线表示的惯例(conventional)相当于图1B的VD＝50mV的场合。另外，图1B中纵轴为对数表示，但图4A、图4B、图5A、图5B中纵轴为线性表示。图4A中，曲线C1表示将沟道区表面的平坦度改良到极限(P-V值在0.13nm)时的特性，曲线C2表示将源极侧的串联电阻Rs、漏极侧的串联电阻Rd改良为0时的特性。两曲线C1及C2与用粗线表示的现有nMOSFET的特性曲线相比，分别表示漏极电流ID可以明显变大。而且，如曲线C3所示，源极串联电阻Rs、漏极串联电阻Rd实质变0的同时，沟道区表面平坦度改良到极限，漏极电流ID-栅极电压VG特性的改良可相适提高。即通过削减串联电阻及改良表面平坦度中的至少一者。可使漏极电流ID明显变大，若采用两者则效果被相适提高。
图4B所示的互导gm-栅极电压VG特性中，与用粗实线表示的现有nMOSFET相比，如曲线C11所示，沟道区表面的平坦度改良到极限的nMOSFET可以使互导gm明显变大。另外，如曲线C12所示，通过使串联电阻Rs、Rd实质为0，与现有nMOSFET相比，能够使互导gm变大。进而，平坦度及串联电阻两者都变小时，根据相适效果，如曲线C13所示，互导gm变得极大。
图5A、图5B表示对于具有图1A的特性图所示尺寸的pMOSFET的线形区的特性进行仿真的结果。图5A是漏极电流ID-栅极电压VG特性，图5B是互导gm-栅极电压VG特性。图5A中，曲线C21表示沟道区表面的平坦度变小时的特性，曲线C22表示串联电阻Rs、Rd变小时的特性。可知无论哪种情况，与用粗实线表示的现有MOSFET的特性(相当于图1A的VD＝-50mV的场合)相比，均有改良。而且，如曲线C23所示，若平坦度及串联电阻Rs、Rd都变小时，漏极电流ID可以变得更大。而且，使用(110)面时，如曲线24所示，可以显著改良漏极电流ID。
图5B所示的互导gm-栅极电压VG特性中，通过分别使平坦度及串联电阻(Rs，Rd)各自变小，如曲线C21a及C22a所示，与用粗实线表示的现有pMOSFET相比，可以使互导gm变大。而且，平坦度及串联电阻两者都变小时，如曲线C23a所示，可使互导gm变得更大。另外，如曲线C24a所示，在使用改良平坦度及串联电阻两者的(110)面的pMOSFET中，可显著改良互导gm。
图6A～图6D、图7A～图7D表示使晶体管更小型化时的线形区及饱和区的特性。此处的晶体管中，栅极绝缘膜的厚度EOT为1.0nm，栅长45nm(有效长29nm)。图6A、图6C、图7A、图7C是沟道表面为(551)面的p沟道晶体管的VG-ID特性及VG-gm特性。图6B、图6D、图7B、图7D是沟道表面为(100)面的n沟道晶体管的VG-ID特性及VG-gm特性。图6A～图6D、图7A～图7D中的任一，通过分别使沟道区表面的平坦度及串联电阻(Rs，Rd)各自变小，与现有pMOSFET、nMOSFET相比，漏极电流ID及互导gm可变得更大。另外，揭示了平坦度及串联电阻(Rs，Rd)两者都变小时，漏极电流ID及互导gm可以相适地变得更大。
对为取得上述沟道区表面的平坦度的有关工程进行说明。所谓使硅衬底表面平坦化的手法，包括用无碱洗净和/或使用脱除氧化膜平坦化的手法。像这样的平坦化手法，在适用特开2004-200672公报所记载的手法时，可以使硅衬底表面的平均粗糙度(Ra)在0.15nm以下。然而，利用该手法所得到的平均粗糙度(Ra)在0.15nm以下的表面的峰谷(P-V)值通常为1.0nm左右，甚至为0.6～0.9nm。以该程度的平坦度改良漏极电流ID及互导gm很困难。
本发明人等考虑上述事实，进而，研究出使峰谷(P-V)值变小的手法，其结果，可以确认以下事情。采用向氧含量在1ppb以下的加氢超纯水中添加30％IPA的洗净液，在氮气环境(氧含量在1ppb以下)中，，并且在遮光的状态下，进行表面洗净，且以各向同性氧化或氮化(由采用高密度等离子体的氧基或氮基引起的氧化或氮化)形成栅极绝缘膜。其结果是，峰谷(P-V)值可以在0.16nm左右以下，可以如图8B所示将界面的平坦度提高到平坦极限的差一个原子阶差(0.13nm)的程度。另外，可以判明若在遮光的状态，且无氧的状态下，用加IPA的洗净液洗净，即使存在碱也能将平坦度提高到极限。另外，可以判明偏离(100)面4度的面容易表面平坦化，(551)面即偏离(110)面8度的面若没有光和氧，就容易平坦化。
图8A、图8B表示了有着平坦极限的差一个原子阶差(0.13nm)的硅表面的模式图以及表面图像。图8A中，表示了偏离(100)面4度的面的侧面，在具有差一个氧原子阶差的宽度20
Figure A200780026534D0023131814QIETU
的台阶上，表面排列着8个原子。另外，图8A中，表示了(551)面，即偏离(110)面8度的面上的原子排列，可知相当于差一个原子阶差的平坦度。图8B表示在偏离(100)面4度的面的阶梯状表面。若将源极方向·漏极方向置为沿阶梯的方向，平坦面利用的效果会更高。
在此参照图9A、图10A、图10B，表示了载流子迁移率的声子散射所造成的影响(参照虚线)，库伦散射所造成的影响(参照单点划线)以及界面散射所造成的影响(参照双点划线)作为迁移率的沟道电场Eeff的函数。图9A、图10A是(100)面的nMOSFET的情况(纵轴的缩尺不同)。若参照此，表面平坦度为极限值(Δ＝0.13nm)的情况(Λ表示在源极-漏极方向的沟道长度，该长度上的(P-V)值即Δ值)，实质上只声子散射的影响决定载流子迁移率，而知道表面平坦度在峰谷(P-V)值上为1.0nm时(并且长度为0.73nm)，迁移率大幅退化。图9B表示了关于电场Eff为1.5MV/cm时其退化程度。如图9B所示，平坦度若在0.16nm以下，则退化10％以下，若在0.30nm以下，则退化30％以下，因此，将本发明的表面平坦度规定在0.30nm以下。另外，图10B表示了pMOSFET时，即使表面为(100)面，因表面平坦化而载流子迁移率改善效果较大，若将表面设为(551)面，则库伦散射的影响被减低，载流子迁移率更大。
以下对减低串联电阻进行详细描述。在现有半导体装置中，nMOSFET及pMOSFET两者采用同一金属硅化物(例如，TiSi)作为电极材料。该电极材料的功函数为-4.6eV程度。其理由是形成现有nMOSFET的源极区·漏极区的n+区域的硅的导带(-4.05eV)和禁带(-5.15eV)的电平差为1.1eV，该情况的硅的导体和电极材料之间的功函数差(势垒高度)qΦBN为0.55eV。同样地，形成现有pMOSFET的源极区·漏极区的p+区域的硅中，硅的导带和电极材料之间的功函数差(势垒高度)qΦBP也是0.55eV。由于像这样将两者的势垒高度置为几乎相等，因而两晶体管的接触电阻相等。其结果是，接触电阻Rc为1×10-8Ωcm2左右，串联电阻Rs变为100Ω·μm。
本发明中，不论是n沟道晶体管还是p沟道晶体管，均采用源极区·漏极区的势垒高度在0.32eV以下，最好在0.2eV以下这样的电极材料。也就是说，通过用n+硅区和电极之间的势垒高度qΦBN在0.32eV以下，最好比0.2eV小的材料构成电极，同时用p+硅区和电极之间的势垒高度qΦBP也在0.32eV以下，最好比0.2eV小的材料构成电极，可使所述串联电阻(Rs，Rd)变小。该情况下，与n+硅区接触的电极材料有必要使用不同于与p+硅区接触的电极材料。
为此，本发明半导体装置中，在n+硅区和p+硅区使用不同的金属或金属硅化物。具体来说，在nMOSFET中，采用功函数在-4.37eV(最好是-4.25eV)以上的金属或金属硅化物，如Er、Mg、Mn、Cd、Hf、Y、Zr等或它们的硅化物形成电极。另一方面，在pMOSFET中，采用功函数在-4.85eV(最好是-4.95eV)以下的金属或金属硅化物，如Pd、Pt、Co、Ni、Ir等或它们的硅化物形成电极。通过采用这样的材料形成电极，可以使接触电阻Rc在1×10-10Ωcm2以下，最好是1×10-11Ωcm2以下。
参照图11，表示了接触电阻Rc同电极-硅区间的功函数差的关系。从图11可以清楚看出，电极-硅区间的功函数差在0.5eV时，接触电阻Rc为10-8Ωcm2左右。像这样，当接触电阻Rc大时，如前所述，不能改善MOSFET的漏极电流ID及互导gm。
另一方面，据本发明人等的研究，将上述电极-硅区间的功函数差设为0.32eV以下的话，可以使接触电阻Rc在10-10Ωcm2以下，最好是将功函数差设为0.2eV以下的话，可以使接触电阻Rc在10-11Ωcm2以下。结果是可以按前面所述改善MOSFET的特性。本发明人等为将功函数差设为0.32eV以下，确认通过对与n+硅区、p+硅区接触的电极使用相互不同的金属，可以将功函数差设为0.32eV以下。
因此，作为与n+硅区接触的电极的电极材料，若使用具有接近-4.05eV功函数的材料，即Er(-3.2eV)、Mg(-3.7eV)、Mn(-4.1eV)、Cd(-4.3eV)、Hf(-3.9eV)、Y(-3.1eV)、Zr(-4.1eV)，则可以达成上述功函数差。另一方面，作为与p+硅区接触的电极的电极材料，若使用具有接近-5.15eV功函数的材料，即Pd(-5.2eV)、Pt(-5.6eV)、Co(-5.0eV)、Ni(-5.2eV)、Ir(-5.3eV)，则可以实现0.2eV以下的功函数差。
关于串联电阻，可以通过将接触电阻如上所述设为10-10Ωcm2以下，最好是10-11Ωcm2以下，大幅减低，尤其是源极区·漏极区的内部电阻相加，可以设为1Ω·μm。在此，与串联电阻设为0的理想情况相比，若串联电阻在1.5Ω·μm以下，则互导gm的劣化在1％以下可忽略。因此，串联电阻规定为1.5Ω·μm以下，但因其它条件也可以设为4Ω·μm以下。
进而，源极区·漏极区可以不用半导体构成，而用与沟道区半导体的功函数差在0.32eV以下，最好是0.2eV以下的金属或金属硅化物构成。这种情况的材料可以同上面所述的一样选定。其结果是，可以使源极区·漏极区的内部电阻消失，更加减低串联电阻。
参照图12A，表示了由nMOSFET及pMOSFET所构成的CMOS电路，即变极器电路。在此，图12A所示的nMOSFET及pMOSFET均为在(100)面上形成的现有结构时，如图12B所示，漏极电流变小，特别是pMOSFET中极小两者不平衡。此时，pMOSFET的电流驱动能力约为nMOSFET的电流驱动能力的30％，因此，构成图12A所示的栅极时pMOSFET的大小增大到该程度。
图12A所示的nMOSFET及pMOSFET均形成在(100)面上，而本发明中改善沟道区表面，即和栅极绝缘膜之间的界面上的平坦度，同时，设为具有10-11Ωcm2以下的串联电阻的晶体管时，如图12C所示，两晶体管的漏极电流飞跃性增大。该情况时也是，pMOSFET的电流驱动能力为约为nMOSFET的电流驱动能力的30％，因此，构成图12A所示的栅极时pMOSFET的大小增大到该程度。
接着，图12A所示的nMOSFET及pMOSFET均在(551)面上形成，且本发明中改善沟道区表面，即和栅极绝缘膜之间的界面上的平坦度，同时，设为具有10-11Ωcm2以下的串联电阻的晶体管时，如图12D所示，两晶体管，特别是pMOSFET的漏极电流飞跃性增大。nMOSFET中与图12C的情况相比电流驱动能力约为60％，然而也比现有构造(参照图12B)有所增大。此时，nMOSFET的电流驱动能力约为pMOSFET的电流驱动能力的60％，因此，构成图12A所示的栅极时nMOSFET的大小增大到与其相称的程度。
图12A所示的nMOSFET及pMOSFET如图15～图15C的实施例所示，均在(551)面上形成，同时使nMOSFET为也采用(100)面的三维构造，使两晶体管的面积·电流驱动能力完全平衡，并且本发明中改善沟道区表面的平坦度，同时，设为具有10-11Ωcm2以下的串联电阻的晶体管时，如图12E所示，两晶体管的漏极电流平衡且飞跃性增大。另外，如上所述使两晶体管的面积·电流驱动能力完全平衡的CMOS电路被称为平衡CMOS电路。对于具有相互相等特性的nMOSFET及pMOSFET，在特愿2005-369170号说明书中详细描述，因此，在此省略说明。
参照图13A，具有图12B中描述的构造的CMOS栅极中，可动作的时钟频率尽量达到5GHz。但是，具有图12C中描述的本发明的构造的CMOS栅极中，可动作的时钟频率扩大到10GHz。进一步地，在具有图12D中描述的本发明的构造的CMOS栅极中，可动作的时钟频率扩大到20GHz。更进一步地，在具有图12E中描述的本发明的构造的CMOS栅极中，可动作的时钟频率扩大到30GHz。这些例子全部采用Inversion Mode的晶体管，而若置为Accumulation Mode的晶体管，则具有本发明的构造的CMOS栅极的可动作的时钟频率分别扩大到20GHz、40GHz、60GHz。
参照图13B，表示了将所述平衡CMOS电路及现有CMOS电路以10GHz时钟驱动时的输入输出特性。图13B中，输入信号用虚线表示，分别将平衡CMOS电路的输出信号用e，现有CMOS电路(具有图12B中描述的构造的CMOS电路)的输出信号用b，具有图12D中描述的构造的CMOS电路的输出信号用d表示。另外，构成电路的各MOSFET具有65nm的沟道长L(有效沟道长Lee＝38nm)、沟道宽1.0nm，有效绝缘膜厚(EOT)1.20nm大小，在电源电压(VDD)为1.20V时的特性。如图13B所示，施加10GHz程度频率的时钟时，表示现有CMOS电路的输出信号b相应的延迟。
图13C分别表示在上述3个CMOS电路中分别施加40GHz的时钟信号作为输入信号时的输入输出特性。从图13C清楚知道，现有CMOS电路的输出信号b相对于输入信号大幅延迟，并且其振幅也下降较大，因而并不耐用。另一方面，平衡CMOS电路由输出信号e得知，即使时钟频率高到40GHz，也可以正常动作。
参照图13D，表示了在此采用图12B、图12C、图12D及图12E中描述的CMOS电路，分别构成4输入或非门及4输入与非门，使各栅极10节纵列连接，以50GHz时钟频率动作时的输入输出波形。分别表示施加在10节纵列连接4输入栅极的首节的1输入上的输入脉冲波形，和从末节的输出取出的输出信号。向各栅极的其它3个输入在或非门上分别施加接地电位，在与非门上分别施加电源电压。输入信号在采用Inversion Mode晶体管的CMOS电路上为1.0V，在采用Accumulation Mode晶体管的CMOS电路上为1.2V。输出波形b、c、d、e分别表示采用图12B中描述的现有CMOS电路的情况，采用具有图12C中描述的本发明的构造的CMOS电路的情况，采用具有图12D中描述的本发明的构造的CMOS电路的情况，采用具有图12E中描述的本发明的构造的平衡CMOS电路的情况(使用任意的Inversion Mode晶体管)。另外，输出波形cA、dA、eA分别表示使用Accumulation Mode晶体管，采用具有图12C中描述的本发明的构造的CMOS电路的情况，采用具有图12D中描述的本发明的构造的CMOS电路的情况，采用具有图12E中描述的本发明的构造的平衡CMOS电路的情况。或非门中不能得到波形b。即现有电路中信号不能收到第10节。在具有本发明的构造的栅极中，哪一个都会得到如图所示的输出。对于与非门，能够得到现有电路的输出波形b，但能看到一定的延迟和波形变形，但在具有本发明的构造的栅极中，哪一个都看不到少量延迟和波形差。
[实施例一]
参照图14，表示本发明实施例一MOSFET的具体构成例子。图14所示的MOSFET是nMOSFET，包括在p型硅衬底或金属衬底51上嵌入绝缘层(BOX)52，在BOX52上形成的SOI层53。在此，BOX52由厚度10.0nm的SiO2所形成，另一方面，SOI层53由厚度20.0nm的n+硅层所形成。在SOI层53上形成沟道区530和源极区531和漏极区532，沟道区530具有3×1018cm-3的不纯物浓度，源极区531及漏极区532形成在沟道区530两侧，比沟道区浓度高。沟道区530有着0.50μm的沟道长度L。进一步地，在沟道区530表面形成由SiO2换算膜厚(EOT)为1.0nm的氮化硅做成的栅极绝缘膜54，同时，在栅极绝缘膜54上形成Ta的栅极电极55。栅极绝缘膜54及栅极电极55在沟道区530的长度方向上，覆盖沟道区全体，同时在源极区531及漏极区532有若干重叠。源极区531及漏极区532的宽度为5nm，其两侧的SOI层53上设有由Mg硅化物所形成的源极电极561及漏极电极571。在源极电极561及漏极电极571上分别连接由Cu做成的源极配线层56及漏极配线层57。
在此，至少沟道区530表面在自然氧化膜脱除等处理后，采用向氧含量在1ppb以下的加氢超纯水中添加了30％IPA的洗净液，在氮环境(氧含量1ppb以下)且遮光的状态下被洗净，之后接受由采用高密度等离子体的氮基引起的直接氮化，形成栅极绝缘膜54，其界面的P-V值在0.16nm以下。也就是说，沟道区530和栅极绝缘膜54之间的界面在原子级极其平坦。另外，源极电极561及漏极电极571与沟道区之间的源极区531及漏极区532的厚度为5nm，它们的电阻分别为1.0Ω·μm。源极电极561及漏极电极571的Mg硅化物，与源极区531及漏极区532因欧姆接触电阻值几乎为零，材料的电阻值为4.46×10-2Ω·μm，所以与源极区531及漏极区632的内部电阻相比，可以忽略，最终，串联电阻约为1.0Ω·μm。具有如此构造的本发明实施例一提供的nMOSFET可以进行所述高速动作。
[实施例二]
下面参照图15A～15C，作为本发明的实施例二，对包括nMOSFET及pMOSFET的CMOS电路的半导体装置进行说明。
图15A是本发明实施例二提供的半导体装置的概略立体图。图15B表示图15A中A-A‘线的截面图，图15C表示图15A中B-B’线的截面图。
实施例二为设计成在同一尺寸下电流驱动能力平衡的SOI型三维构造CMOS器件。该CMOS器件中，pMOSFET(p沟道晶体管)仅制造成空穴迁移率大且容易表面平坦化的(551)面，另一方面，nMOSFET制造成在电子迁移率较差的(551)面添加，在侧壁形成偏离电子迁移率大、容易表面平坦化的(100)面4°的面，构成栅极。即n沟道晶体管做成三维结构，p沟道晶体管做成平面结构。
如图15B、图15C所示，配备具有用在支撑衬底12上嵌入200nm厚的氧化膜13所分离的指定厚度的(511)面方位的硅，即n型(衬底磷(P)浓度1017cm33)SOI(Silicon on Insulator)层14-n、14-p的衬底。
图示的SOI层14-n、14-p的(550)面方位的表面及偏离(100)面4°面方位的侧面，为使(P-V)值在0.3nm以下，实施所述平坦化处理。即SOI层14-n、14-p是在遮光的状态下，在氮环境采用加氢超纯水被洗净。
在此，SOI层14-n、14-p的表面最好使沟道的长度方向变为<110>方向。这是因为由在(551)面的空穴迁移所造成的饱和电流量在<110>方向上最大。另一方面，有必要考虑在(100)面由电子迁移所形成的饱和电流量的结晶方向依存性小。
在图示的例子中。在SOI层中，形成n沟道晶体管的区域14-n及形成p沟道晶体管的区域14-p以外的通过腐蚀被除去。其结果是，各区域14-n、14-p在氧化膜13上分离、形成。SOI层既可以作为i层使双方区域共通，也可以作为p型，之后将形成p沟道晶体管的区域14-p转换成n型。此时，可以进行阀值调整用的不纯物注入，进行衬底浓度调整。例如，100nm代时，做成4×1018cm-3。被分离的各区域侧面成为偏离(100)面4°面。这些侧面中，在除n沟道晶体管区域14-n的沟道区侧面以外的侧面上，如图15B所示，用众所周知的方法形成厚的氧化膜25。
例如，厚的氧化膜25可以用以下手法形成。首先，利用CVD法，将SiO2堆积到45nm以上后，采用损失小的各向异性腐蚀，在侧壁边留着氧化膜边腐蚀后，在晶体管区域14-n区域以外进行掩模，利用湿法腐蚀，可以将n沟道晶体管区域14-n的沟道区的侧面侧壁的厚的氧化膜除去，在晶体管区域14-p的侧壁上留有厚的氧化膜25。
图15B中，氧化膜25形成后，进行洗净，接着，用微波激发的等离子体装置进行栅极绝缘膜的形成，分别在n沟道晶体管区域14-n的沟道区上面及侧面、p沟道晶体管区域14-p的沟道区上面形成2nm的Si3N4膜15。此时，可以形成用于得到所希望电容量的膜厚度。另外，栅极绝缘膜15可以采用SiO2、HfOx、ZrOx、La2O3等金属氧化物，PrxSiyNz等金属氮化物等绝缘率高的材料。
其后，形成Ta膜，腐蚀成所希望的栅极长度，栅极宽度，形成栅极电极16。之后，向nMOSFET区域的源极·漏极层17注入4×1015cm-2的砷离子，向pMOSFET区域的源极·漏极层18注入4×1015cm-2的硼离子，进行活化。
进一步地，用CVD形成SiO2膜，如图15C所示，作为配线层形成栅配线19、输出配线20、漏极电极21及源极电极22。此时，漏极电极21及源极电极22，分别嵌入在源极区及漏极区内，使从各电极到沟道区的电阻在1.5Ω·μm以下。在此，选择使各电极和硅之间的接触电阻Rc在10-11Ω cm2以下的电极材料。即连接nMOSFET的n+硅区的电极由从Mg、Mn、Cd、Hf、y、Zr中选择出的材料(本实施例中为Mg)形成。另一方面，连接pMOSFET的p+硅区的电极由从Co、Ni、Pd、Ir中选出的材料(本实施例中为Ir)形成。由此，可以将电极和硅区之间的功函数差置为0.2eV以下。结果是，可以增大nMOSFET，pMOSFET上的有效互导。在图示的例子中，所选择的各电极材料在与硅区之间形成硅化物。
另外，图示的例子为在同一衬底上形成inversion型(即inversion-mode)pMOSFET100p和inversion型(即inversion-mode)nMOSFET100n。此时，n沟道晶体管区域14-n的沟道区上面及侧面的面积总和，与p沟道晶体管区域14-p的沟道区上面的面积相等，两晶体管的动作速度也相等。
以下说明为得到这样的晶体管所需的条件。两晶体管100p、100n的沟道区长度L相等，将n沟道晶体管区域14-n的沟道区上面宽度设为Wn，侧面高度设为H，将p沟道晶体管区域14-p的沟道区上面的宽度设为Wp。这种情况，使后述的式子(5)成立。
为两晶体管的动作速度相等，后述的式子(6)有必要成立。在此，若分别将nMOSFET的(100)4°off面及(551)面上的互导设为gmn(100)及gmn(551)，将p沟道晶体管的(511)面上的互导设为gmp(551)，这些互导gmn(100)、gmn(551)以及gmp(551)均为已知。另外，例如，若将宽度Wn规定为适当的值，则可得到必要的高度H及宽度Wp作为式子(5)及式子(6)的联立方程式的解。
在这样的条件下，例如，若将宽度Wn设为22nm，gmn(551)设为约0.7gmn(100)，gmp(551)为0.8gmn(100)，则高度H为5.5nm，宽度Wp为33nm。另外，在图示的实施例中，将两晶体管的沟道长均设为25nm。
Wp＝2H+Wn                                  (5)
gmp(110)×Wp＝gmn(100)×2H+gmp(110)×Wn    (6)
这样做时，使nMOSFET100n和pMOSFET100p的沟道面积以及栅极面积几乎相同，可以使两晶体管的电流驱动能力，甚至动作速度几乎相同，可以得到全平衡CMOS。进而，通过使两晶体管的栅极面积相同，两晶体管的栅极容量变为相同，可以减低用这些晶体管构成的模拟开关的偏移杂音15dB多。另外，图15C所示的实施例中，pMOSFET及nMOSFET两者由inversion型晶体管构成。
图16A～16C表示图15C以外的三个实施例，相当于图15C方向的截面图。在任一实施例中，SOI层的表面及侧面接受平坦化处理，使(P-V)值在0.3nm以下。另外，漏极及源极电极如图11中所描述，选择电极材料及电极构造，使接触电阻Rc在10-10Ωcm2以下。
图16A是n沟道晶体管(即nMOSFET)101n及p沟道晶体管(即pMOSFET)101p均为accumulation型的例子。图16B是n沟道晶体管(即nMOSFET)102n为accumulation型，p沟道晶体管(即pMOSFET)102p为inversion型的例子。图16B的结构因为由同一导电型well(n阱)和同一导电型(p+型)的栅极电极所形成，所以有流程简单化的优点。并且通过采用Accumulation模式的n沟道晶体管，可以减低CMOS整体的1/f噪声。图16C是n沟道晶体管(nMOSFET)103n为inversion型，p沟道晶体管(pMOSFET)103p为accumulation型的例子。该例子因为由同一导电型well(p阱)和同一导电型(n+型)栅极电极所形成，所以有流程简单化的优点。另外，因为只采用n+型多晶硅栅极电极，所以可以防止由薄膜化引起的硼扩散(硼易向栅极氧化膜扩散，因此产生载流子的界面迁移率劣化)。另外，通过采用accumulation型晶体管，还有与inversion型晶体管相比电流驱动能力能够变大的优点。进而，对于accumulation型晶体管，通过选择栅极电极和沟道区的半导体层的功函数差，也能够使形成沟道区的空乏层的厚度比沟道区的半导体层的膜厚大。
实施例中，对将各晶体管区域表面设为(511)面，将侧面设为(100)4°off面的情况进行了说明，但本发明并不限于此，可以将表面设为离(110)面±10°以内的面，也可以将侧面设为离(100)面±10°以内的面。另外，也同样适用于将表面设为(100)面或离(100)面±10°以内的面，将侧面设为(110)面或离(110)面±10°以内的面。
以上对nMOSFET，pMOSFET的单个晶体管及由这些晶体管所构成的CMOS电路进行了说明，但本发明并不局限于此，还可以适用于各种元件及电子电路。

Claims (33)

1、一种半导体装置，其特征在于，沟道区表面平坦度为在从源极向漏极的方向的2nm长度上的峰谷值在0.3nm以下。
2、根据权利要求1所述的半导体装置，其特征在于，沟道区表面平坦度为在从源极向漏极的方向的2nm长度上的峰谷值在0.16nm以下。
3、根据权利要求1或2所述的半导体装置，其特征在于，所述沟道区的两端包括源极区及漏极区，所述源极区及漏极区的至少一方包括接电的电极，从所述电极到所述沟道区的电阻为1.5Ω·μm以下。
4、一种半导体装置，其特征在于，沟道区和其两端包括源极区及漏极区，所述源极区及漏极区的至少一方包括接电的电极，从所述电极到所述沟道区的电阻为4Ω·μm以下。
5、根据权利要求4所述的半导体装置，其特征在于，所述电阻为1Ω·μm以下。
6、根据权利要求4所述的半导体装置，其特征在于，所述电阻包括所述电极和所述源极区及漏极区的至少一方的接触部分的接触电阻，以及从该接触部分到所述沟道区的所述源极区及漏极区的所述至少一方的内部串联电阻，所述接触电阻为1×10-10Ωcm2以下。
7、根据权利要求6所述的半导体装置，其特征在于，所述电极的至少所述接触部分为金属硅化物，选择构成所述金属硅化物的金属，使该金属硅化物和所述源极区及漏极区之一的功函数差为0.32eV程度以下。
8、一种半导体装置，其特征在于，在设有至少一对n沟道晶体管及p沟道晶体管的半导体装置中，分别接所述n沟道晶体管的源极·漏极区的第1电极的至少接触部分由第1金属硅化物构成，分别接所述p沟道晶体管的源极·漏极区的第2电极的至少接触部分由不同于第1金属硅化物的第2金属硅化物构成。
9、根据权利要求8所述的半导体装置，其特征在于，所述第1金属硅化物由其功函数在-4.37eV以上的材料构成，所述第2金属硅化物由其功函数在-4.85eV以下的材料构成。
10、根据权利要求8或9的半导体装置，其特征在于，所述n沟道晶体管及所述p沟道晶体管的沟道区表面为，在各晶体管的从源极向漏极的方向的2nm长度上的峰谷值在0.3nm以下的平坦度。
11、根据权利要求1或4所述的半导体装置，其特征在于，所述源极区、漏极区由其功函数为与所述沟道区半导体的功函数的差在0.32eV以下的金属或金属半导体化合物构成。
12、根据权利要求11所述的半导体装置，其特征在于，所述沟道区由n型硅构成，同时所述源极区、漏极区由其功函数为-4.37eV以上的金属或金属硅化物构成。
13、根据权利要求11所述的半导体装置，其特征在于，所述沟道区由p型硅构成，同时所述源极区、漏极区由其功函数为-4.85eV以下的金属或金属硅化物构成。
14、根据权利要求1、4、8任一所述的半导体装置，其特征在于，包括n沟道晶体管，所述n沟道晶体管的沟道区表面的至少一部分有(100)面或离(100)面±10°以内的面。
15、根据权利要求1、4、8任一所述的半导体装置，其特征在于，包括p沟道晶体管，所述p沟道晶体管的沟道区表面的至少一部分有(110)面或离(110)面±10°以内的面。
16、根据权利要求8或9所述的半导体装置，其特征在于，所述n沟道晶体管的沟道区表面的至少一部分有(100)面或离(100)面±10°以内的面，以及(110)面或离(110)面±10°以内的面的至少一方，所述p沟道晶体管的沟道区表面的至少一部分有(110)面或离(110)面±10°以内的面，以及(100)面或离(100)面±10°以内的面的至少一方。
17、一种半导体装置，其特征在于，在包括设有至少一对不同导电型晶体管的电路的半导体装置中，
包括具有第1半导体层和覆盖其表面至少一部分的第1栅极绝缘层的n沟道晶体管，和具有第2半导体层和覆盖其表面至少一部分的第2栅极绝缘层的p沟道晶体管；
形成所述第1半导体层沟道的第1区域表面有(100)面或离(100)面±10°以内的面，以及(110)面或离(110)面±10°以内的面的至少一方；
形成所述第2半导体层沟道的第2区域表面有(110)面或离(110)面±10°以内的面，以及(100)面或离(100)面±10°以内的面的至少一方；
所述第1区域及所述第2区域的表面为在各区域的从源极向漏极方向的2nm长度上的峰谷值在0.3nm以下的平坦度。
18、根据权利要求17所述的半导体装置，其特征在于，所述平坦度为0.16nm以下。
19、根据权利要求17或18所述的半导体装置，其特征在于，形成所述沟道的第1区域及第2区域的两端分别包括源极区及漏极区和源极电极及漏极电极，从所述各电极到形成所述各沟道的区域的电阻为1.5Ω·μm以下。
20、一种半导体装置，其特征在于，在包括设有至少一对不同导电型晶体管的电路的半导体装置中，
包括具有第1半导体层和覆盖其表面的至少一部分的第1栅极绝缘层的n沟道晶体管，和具有第2半导体层和覆盖其表面的至少一部分的第2栅极绝缘层的p沟道晶体管；
形成所述第1半导体层沟道的第1区域表面有(100)面或离(100)面±10°以内的面，以及(110)面或离(110)面±10°以内的面的至少一方；
形成所述第2半导体层沟道的第2区域表面有(110)面或离(110)面±10°以内的面，以及(100)面或离(100)面±10°以内的面的至少一方；
所述第1区域及所述第2区域的各自两端分别包括源极区及漏极区和源极电极及漏极电极，从所述第1及第2区域分别到各自两端的所述源极电极、漏极电极的电阻为4Ω·μm以下。
21、根据权利要求20所述的半导体装置，其特征在于，所述第1及第2区域表面为在各自的从源极区向漏极区方向的2nm长度上的峰谷值在0.3nm以下的平坦度。
22、根据权利要求17或20所述的半导体装置，其特征在于，分别接所述第1区域两端的源极电极及漏极电极的至少源极区及漏极区的接触部分由第1金属硅化物构成，分别接所述第2区域两端的源极电极及漏极电极的至少源极区及漏极区的接触部分由不同于第1金属硅化物的第2金属硅化物构成。
23、根据权利要求22所述的半导体装置，其特征在于，所述第1金属硅化物由其功函数为-4.37eV以上的材料构成，所述第2金属硅化物由其功函数为-4.85eV以下的材料构成。
24、根据权利要求17或20所述的半导体装置，其特征在于，所述第1区域两端的源极区及漏极区由其功函数为-4.37eV以上的第1金属或金属硅化物构成，取得与源极电极及漏极电极的至少一部分的共用，所述第2区域两端的源极区及漏极区由其功函数为-4.85eV以下的第2金属或金属硅化物构成，取得与源极电极及漏极电极的至少一部分的共用。
25、根据权利要求17或20所述的半导体装置，其特征在于，形成所述第1半导体层沟道的第1区域表面及形成所述第2半导体层沟道的第2区域表面均由(100)面或离(100)面±10°以内的面构成。
26、根据权利要求17或20所示的半导体装置，其特征在于，形成所述第1半导体层沟道的第1区域表面及形成第2半导体层沟道的第2区域表面均由(110)面或离(110)面±10°以内的面构成。
27、根据权利要求17或20所述的半导体装置，其特征在于，所述第1半导体层的所述第1区域上面及所述第2半导体层的所述第2区域上面均由(110)面或离(110)面±10°以内的面构成的同时，在所述第1半导体层侧面的一侧或两侧设置形成沟道的第3区域，使所述第3区域表面有(100)面或离(100)面±10°以内的面，规定所述第1区域上面的宽度及长度、所述第2区域上面的宽度及长度，以及所述第3区域表面的高度及长度，使所述第1区域上面面积和所述第3区域表面面积之和与所述第2区域上面面积实质完全相等，并且所述n沟道晶体管和所述p沟道晶体管的动作速度实质完全相等。
28、根据权利要求8、17、20任一所述的半导体装置，其特征在于，所述n沟道晶体管及所述p沟道晶体管均为常关，并且所述n沟道晶体管及所述p沟道晶体管其中一个为反型及积累型中的一个，另一个为反型及积累型的所述一个或另一个。
29、根据权利要求1、4、8任一所述的半导体装置，其特征在于，所述半导体装置为常关，并且为反型或积累型。
30、根据权利要求1、4、8任一所述的半导体装置，其特征在于，所述半导体装置为积累型晶体管。
31、根据权利要求28所述的半导体装置，其特征在于，所述积累型晶体管的沟道区由SOI层构成，同时，使该SOI层的厚度小于在所述沟道区的源极区附近的空乏层的厚度。
32、根据权利要求31所述的半导体装置，其特征在于，规定所述SOI层的厚度、所述SOI层的不纯物浓度、以及所述沟道区上的栅极电极的功函数，使在所述积累型晶体管的栅极电压和源极电压同等电位时的沟道区的源极区一侧端部被空乏层充满。
33、根据权利要求1或4所述的半导体装置，其特征在于，所述沟道区上的栅极绝缘膜含有由微波激发的等离子体所形成的SiO2，Si3N4及金属硅化物合金的氧化膜、金属硅化物合金的氮化膜中的至少一种。
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