WO2008007748A1 - dispositif semi-conducteur - Google Patents

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drain
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Tadahiro Ohmi
Akinobu Teramoto
Rihito Kuroda
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the present invention relates to a MOS type semiconductor device widely used for ICs, LSIs, and the like, and more particularly to a high-speed semiconductor device.
  • clock frequency As the operable frequency of transistors has increased and high-speed operation has become possible, the range of application has expanded, contributing to the realization of a modern broadband network society and the development of IT.
  • the operating frequency of semiconductor devices has improved year by year and has reached the GHz range. In recent years, the speed of improvement has slowed. At present, the operating frequency is stagnant at 3 to 4 GHz, and an early realization of a semiconductor device that can operate at a clock frequency of 10 GHz or more is desired.
  • One of the factors related to the improvement of the operating frequency of the semiconductor device is the dimension. The smaller the dimensions, the smaller the capacitance and the higher the signal transmission speed.
  • the speed of size reduction of semiconductor devices has slowed down, which has been an impediment to improving the operating frequency.
  • the element for improving the operating frequency is the operating current of the element.
  • MOSFET MOSFET
  • one of the factors that determines the operating frequency is how much drain current can flow according to the gate voltage when the drain voltage is constant. The larger the drain current, the shorter the charge / discharge time of the output capacity, and the faster the signal is transmitted to the next stage.
  • the size of the element is reduced to the limit, it is difficult to increase the drain current at present, which hinders improvement of the operating frequency.
  • An object of the present invention is to obtain a high-speed semiconductor device that can operate at a clock frequency of about 10 GHz or more.
  • Another object of the present invention is to obtain a high-speed semiconductor device capable of operating at a clock frequency of about 20 GHz or more.
  • Another object of the present invention is to obtain a high-speed semiconductor device that can operate at a clock frequency of about 30 GHz or more.
  • Another object of the present invention is to obtain a high-speed semiconductor device capable of operating at a clock frequency of about 40 GHz or more.
  • Another object of the present invention is to obtain a high-speed semiconductor device that can operate at a clock frequency of about 60 GHz.
  • Another object of the present invention is to provide a high-speed MOS transistor capable of increasing the drain current obtained with respect to a constant drain voltage and gate voltage.
  • the flatness of the surface of the channel region is set so that the peak “toe” valley at a length of 2 nm in the direction from the source to the drain is 0.16 nm or less.
  • the semiconductor device includes a source region and a drain region at both ends of the channel region, and an electrode electrically connected to at least one of the source region and the drain region.
  • the resistance to the channel region is 1.5
  • a channel region has a source region and a drain region at both ends thereof, an electrode electrically connected to at least one of the source region and the drain region, and a resistance from the electrode to the channel region is 4 ⁇ ⁇ ⁇ m
  • a semiconductor device characterized by the following.
  • the resistance is 1 ⁇ ⁇ ⁇ m or less.
  • the resistance includes a contact resistance of a contact portion between the electrode and at least one of the source region and the drain region, and a resistance of the source region and the drain region from the contact portion to the channel region. wherein includes at least one internal series resistance, and the contact resistance and 1 X 10 _1 ⁇ « ⁇ 2 below.
  • At least the contact portion of the electrode is a metal silicide, and the difference in work function between the metal silicide and the one of the source region and the drain region is about 0.32 eV or less.
  • the metal constituting the metal silicide is selected.
  • At least the contact portion of the first electrode that is in contact with the source / drain region of the n-channel transistor is formed of the first metal silicide, and the p-channel is formed.
  • a semiconductor device comprising: a second metal silicide different from the first metal silicide at least a contact portion of a second electrode in contact with a source / drain region of the transistor.
  • the first metal silicide is made of a material having a work function of 4.37 eV or more, and the second metal silicide has a work function of ⁇ 4.885 eV or less. It was made of a material that
  • the surface of the channel region of the n-channel transistor and the p-channel transistor is drained from the source of each transistor.
  • the flatness was such that the peak 'toe' valley at a length of 2 nm in the direction facing the rain was 0.3 nm or less.
  • the source region or the drain region is a metal or a metal semiconductor whose work function is different from that of the semiconductor in the channel region by 0.32 eV or less. Consists of compounds.
  • the channel region is made of n-type silicon, and the source region and the drain region are made of metal or metal silicide whose work function is ⁇ 4.37 eV or more. .
  • the channel region is made of p-type silicon
  • the source region and the drain region are made of metal or metal silicide whose work function is ⁇ 4.85 eV or less.
  • the semiconductor device includes an n-channel transistor, and at least a part of the surface of the channel region of the n-channel transistor is a (100) plane or ( 100) The surface is within ⁇ 10 ° from the surface.
  • the semiconductor device includes a p-channel transistor, and at least a part of the surface of the channel region of the p-channel transistor is a (110) plane or ( 110) It has a surface within ⁇ 10 ° from the surface.
  • At least a part of the surface of the channel region of the n-channel transistor is a plane within ⁇ 10 ° from the (100) plane or the (100) plane and the (110) plane or ( 110) plane and at least one of the planes within ⁇ 10 °
  • at least part of the surface of the channel region of the p-channel transistor is a (110) plane or a plane within ⁇ 10 ° from the (110) plane and (100 ) Surface or surface within ⁇ 10 ° from (100) surface Have at least one.
  • an n-channel transistor is formed using a first semiconductor layer and a first gate insulating layer covering at least a part of the surface thereof.
  • a p-channel transistor is formed using the second semiconductor layer and a second gate insulating layer covering at least a part of the surface of the second semiconductor layer, and the surface of the first region forming the channel of the first semiconductor layer is (100 ) Plane or (100) plane within ⁇ 10 ° and (110) plane or (110) plane within ⁇ 10 ° and at least one of them, forming the channel of the second semiconductor layer
  • the surface of the second region has at least one of a surface within ⁇ 10 ° from the (110) surface or the (110) surface and a surface within ⁇ 10 ° from the (100) surface or the (100) surface, 1 surface and the surface of the second region
  • a semiconductor device characterized in that the flatness is such that the peak 'toe' valley at a length of 2 nm in the direction from
  • the flatness is set to 0.16 nm or less.
  • a source region, a drain region, a source electrode, and a drain electrode are provided at both ends of the first and second regions forming the channel, respectively,
  • the resistance to the area where each channel is formed was 1.5 ⁇ ⁇ ⁇ m or less.
  • an n-channel transistor is formed using a first semiconductor layer and a first gate insulating layer covering at least a part of the surface thereof.
  • a p-channel transistor is formed using the second semiconductor layer and a second gate insulating layer covering at least a part of the surface of the second semiconductor layer, and the surface of the first region forming the channel of the first semiconductor layer is (100 ) Plane or (100) plane within ⁇ 10 ° and (110) plane or (110) plane within ⁇ 10 ° and at least one of them, forming the channel of the second semiconductor layer
  • the surface of the second region is (110) At least one of a surface within ⁇ 10 ° from the surface or (110) surface and a surface within ⁇ 10 ° from the (100) surface or (100) surface, and the first region and the second region
  • a source region and a drain region, a source electrode and a drain electrode are provided at both ends, respectively.
  • a semiconductor device characterized in that a resistance from each of the first and second regions to each of the source electrode and the drain electrode at both ends thereof is 4 ⁇ ⁇ ⁇ m or less.
  • the peak 'toe' valley at a length of 2 nm in the direction in which the surface of each of the first and second regions is directed from the source region to the drain region is 0.3 nm.
  • the flatness was as follows.
  • At least contact portions of the source electrode and the drain electrode at both ends of the first region that are in contact with the source region and the drain region are formed of the first metal silicide,
  • the contact portions in contact with at least the source region and the drain region of the source electrode and the drain electrode at both ends of the two regions are each formed of a second metal silicide different from the first metal silicide.
  • the first metal silicide is made of a material whose work function is ⁇ 4.37 eV or more, and the second metal silicide has a work function of ⁇ 4.8 85 eV.
  • the material was as follows.
  • the source region and the drain region at both ends of the first region are formed of the first metal or metal silicide whose work function is 4.37 eV or more, and the source electrode
  • the source and drain regions at both ends of the second region are composed of a second metal or metal silicide having a work function of ⁇ 4.85 eV or less. Shared with at least part of the electrode and drain electrode.
  • the channel of the first semiconductor layer The surface of the first region for forming the second region and the surface of the second region for forming the channel of the second semiconductor layer are both constituted by a (100) plane or a plane within ⁇ 10 ° from the (100) plane.
  • the upper surface of the first region of the first semiconductor layer and the upper surface of the second region of the second semiconductor layer are both (110) planes or ( 110) surface within ⁇ 10 °
  • a third region for forming a channel is provided on one or both of the side surfaces of the first semiconductor layer, and the surface of the third region is (100) Or a surface within ⁇ 10 ° from the (100) plane, and the sum of the area of the upper surface of the first region and the surface area of the third region is the upper surface of the second region.
  • both the n-channel transistor and the p-channel transistor are normally off, and one of the n-channel transistor and the p-channel transistor is inverted.
  • One of the chilli type and the accumulation type was used, and the other was the one or the other of the inversion type and the accumulation type.
  • the semiconductor device is normally off and is an inversion type or an accumulation type.
  • the semiconductor device is A transistor of a lumped type.
  • the channel region of the accumulation-type transistor is constituted by an SOI layer, and the thickness of the SOI layer is determined from the thickness of the depletion layer in the vicinity of the source region of the channel region. I made it smaller.
  • the SOI layer is formed so that a depletion layer fills the source region side end of the channel region when the gate voltage of the accumulation transistor is the same as the source voltage.
  • the thickness, impurity concentration of the SOI layer, and work function of the gate electrode on the channel region were determined.
  • the gate insulating film force on the channel region is made of SiO 2, Si N, and metal silicon alloy formed by microwave-excited plasma.
  • At least one kind of oxide film and metal silicon alloy nitride film is contained.
  • a MOS transistor capable of increasing the drain current obtained with respect to a constant drain voltage and gate voltage can be obtained according to the above embodiment.
  • MOSFET MOS transistor
  • a high-speed semiconductor device that can operate at a clock frequency of about 10 GHz or more can be obtained.
  • the configuration of the present invention to at least one of the full-balance CMOS structure using the optimal surface orientation, Accumulation Mode, and three-dimensional configuration, about 20 GHz or more, about 30 GHz or more, about 40 GHz or more, and further A high-speed semiconductor device that can operate at a clock frequency of about 60 GHz can be obtained.
  • FIG. 1A is a graph showing the gate voltage VG vs. drain current ID characteristics of a conventional pMOSFET.
  • FIG. 1B A graph showing the gate voltage VG vs. drain current ID characteristics of a conventional nMOSFET.
  • FIG. 2 is a diagram schematically showing the structure of a conventional MOSFET.
  • FIG. 3 is a diagram showing a schematic configuration of a MOSFET according to the present invention.
  • FIG. 4A is a diagram showing a simulation result of drain current ID-gate voltage VG characteristics of an nMOSFET according to the present invention.
  • FIG. 4B is a diagram showing a simulation result of the mutual conductance gm-gate voltage VG characteristics of the nMOSFET according to the present invention.
  • FIG. 5A is a diagram showing a simulation result of drain current ID-gate voltage VG characteristics of a pMOSFET according to the present invention.
  • FIG. 5B is a diagram showing a simulation result of the mutual conductance gm-gate voltage VG characteristics of the pMOSFET according to the present invention.
  • FIG. 6A is a diagram showing ID-VG characteristics in the linear region of the pMOSFET according to the present invention.
  • FIG. 6B is a diagram showing ID-VG characteristics in the linear region of the nMOSFET according to the present invention.
  • FIG. 6C is a diagram showing gm-VG characteristics in the linear region of the pMOSFET according to the present invention.
  • FIG. 6D is a diagram showing gm-VG characteristics in the linear region of the nMOSFET according to the present invention.
  • FIG. 7A is a diagram showing ID-VG characteristics in a saturation region of a pMOSFET according to the present invention.
  • FIG. 7B is a diagram showing ID-VG characteristics in the saturation region of the nMOSFET according to the present invention.
  • FIG. 7C is a diagram showing gm-VG characteristics in the saturation region of the pMOSFET according to the present invention.
  • FIG. 7D is a diagram showing gm-VG characteristics in the saturation region of the nMOSFET according to the present invention.
  • FIG. 8A is a schematic diagram showing a silicon surface state in a MOSFET according to the present invention.
  • FIG. 8B is a photomicrograph showing the silicon surface state in the MOSFET according to the present invention.
  • FIG. 9A is a diagram showing the relationship between channel electric field Eeff and mobility.
  • Eeff channel electric field
  • FIG. 9B This is a diagram showing the relationship between the flatness of the silicon / gate insulating film interface and mobility.
  • FIG. 10A is a diagram showing the relationship between the flatness of the silicon / gate insulating film interface and the mobility in the nMOSFET according to the present invention.
  • FIG. 10B is a diagram showing the relationship between the flatness of the silicon / gate insulating film interface and the mobility in the pMOSFET according to the present invention.
  • FIG. 12A is a diagram showing a configuration of a CMOS circuit configured by MOSFETs.
  • FIG. 12B is a characteristic diagram of drain voltage and drain current of a conventional MOSFET.
  • FIG. 12C is a characteristic diagram of drain voltage and drain current of the MOSFET according to the present invention.
  • FIG. 12D is a characteristic diagram of drain voltage and drain current of the MOSFET according to the present invention.
  • FIG. 12E is a characteristic diagram of drain voltage and drain current of the MOSFET according to the present invention. [13A] It is a diagram showing the relationship between the device structure and the operating speed.
  • FIG. 13B is a diagram showing input / output characteristics of a conventional CMOS circuit and a CMOS circuit according to the present invention.
  • FIG. 13C is a diagram showing input / output characteristics of a conventional CMOS circuit and a CMOS circuit according to the present invention.
  • FIG. 13D is a diagram showing input / output characteristics of a conventional CMOS circuit and a CMOS circuit according to the present invention.
  • FIG. 14 is a cross-sectional view specifically explaining the configuration of the MOSFET according to the first example of the present invention.
  • FIG. 15A is a schematic perspective view of a semiconductor device (CMOS circuit) according to a second example of the present invention.
  • FIG. 15B is a cross-sectional view taken along line AA in FIG. 15A.
  • FIG. 15C is a sectional view taken along line BB ′ in FIG. 15A.
  • FIG. 16A is a diagram showing a configuration of a CMOS circuit according to another example of the present invention.
  • FIG. 16B is a diagram showing a configuration of a CMOS circuit according to still another embodiment of the present invention.
  • FIG. 16C is a diagram showing a configuration of a CMOS circuit according to still another embodiment of the present invention.
  • FIG. 1A and FIG. IB the relationship between the gate voltage VG and the drain current ID in the conventional pMOSFET and nMOSFET is shown.
  • Each transistor has an effective channel region length of 60nm, an effective width of 10.0m, and a gate insulation film thickness of 2.Onm.
  • Fig. 1A shows the relationship between the gate voltage VG and the drain current ID when drain voltages VD of -1.5V and -50mV are applied.
  • Fig. 1B shows the relationship between gate voltage and drain current when drain voltages VD of 1.5V and 50mV are applied.
  • the drain current ID shown on the vertical axis in these figures is expressed in absolute value.
  • the characteristics when the drain voltage VD with an absolute value of 1.5 V is taken into account are the saturation region of each transistor, that is, the region where the relationship of (VG ⁇ Vth) ⁇ VD (Vth indicates the threshold value) holds. It is a characteristic.
  • the characteristics when the drain voltage VD with an absolute value of 50 mV is taken into account are the characteristics in the linear region of each transistor, that is, in the region where the relationship of (VG ⁇ Vth)> VD is established.
  • the drain current ID decreases to 10 -6 A or less.
  • the threshold voltage Vth in FIGS. 1A and 1B is ⁇ 0.372 V and 0.379 V, respectively. This means that a large drain current ID cannot be obtained with a low power supply voltage, and as a result, the gate insulating film cannot be thinned.
  • the drain current ID is 10 _3 A (linear region) and the force is saturated at 10 _2 A (saturation region) and cannot be increased further.
  • the clock frequency is limited to about 2 to 3 GHz, and MOSFETs that operate at a clock frequency of 10 GHz or more cannot be obtained!
  • FIG. 2 the structure of a conventional MOSFET is schematically and schematically shown.
  • the MOSFET shown in FIG. 2 has a channel region CHr, a source region Sr and a drain region Dr provided on both sides of the channel region CHr so as to sandwich the channel region CHr, a gate insulating film Fg provided on the surface of the channel region, and gate insulation. It has a gate electrode Eg formed on the film Fg.
  • the source electrode Es and the drain Rain electrodes Ed are provided!
  • FIG. 2 The surface of the channel region CHr in the illustrated conventional MOSFET, that is, the interface between the channel region CHr and the gate insulating film Fg is schematically shown in FIG. 2 by enlarging the center of the channel region.
  • the atomic level has uneven shapes with peaks and valleys that are not flat.
  • the value of the peak 'toe' valley at a length of 2 nm in the direction of the source force and also in the direction of the drain (sometimes referred to as “flatness” in the present invention described below) is shown in FIGS. 1A and IB. In any transistor, it is about 1.5 nm.
  • the contact resistance between the source electrode Es and the source region Sr is represented by Rc
  • the internal resistance of the source region between the source region Sr and the channel region CHr is Rn + (Or Rp +). This is the same even between the drain region Dr and the drain electrode Ed and between the drain region Dr and the channel region CHr.
  • the intrinsic transconductance of the MOSFET shown in FIG. 2 is expressed by gmi
  • the intrinsic transconductance gmi can be expressed by the following equation (1).
  • ⁇ eff is the effective mobility
  • W is the channel width
  • L is the channel length
  • Tox is the effective gate insulating film thickness
  • ⁇ ox is the dielectric constant of the gate insulating film.
  • the surface of the channel region that is, the interface between the channel region and the gate insulating film may be flattened at the atomic level. It has been found. In particular, if a flatness of 0.3 nm or less was obtained with a peak “toe” valley (P-V) value, the effective mobility / z eff of the MOSFET could be greatly improved.
  • the contact resistance Rc is about 1 X 10-8 ⁇ cm 2 , and as a result, the series resistance Rs is about 100 ⁇ ⁇ m. It is.
  • the effective mutual conductance gmeff can be increased if the contact resistance can be reduced to 1 X 10 _ 1 ( ⁇ C m 2 or less, preferably 1 X 10 _ 11 Q cm 2 or less.
  • the region resistance Rn + (or Rp +) has hitherto been too large for the contact resistance Rc to be negligible, but in the present invention, the contact resistance Rc Since the influence of the region resistance Rn + (or Rp +) cannot be neglected by reducing the value, it is 4 ⁇ ⁇ ⁇ m or less, preferably 1.5 ⁇ ⁇ m or less, more preferably 1 ⁇ ⁇ m or less. It was also important that the effective transconductance gmeff of the MOSFET could be dramatically improved by lowering.
  • the interface between the channel region CHr and the gate insulating film Fg is flat at the atomic level, that is, the flatness is 0.3 nm or less, preferably 0.16 nm or less.
  • carriers electrosprays
  • the carrier mobility is significantly higher than the case where the carriers flow in a zigzag manner.
  • the electrode region in the source region Sr and the drain region Dr is partially embedded in the source region Sr and the drain region Dr, etc., so that the channel region CHr It has a configuration in which the length up to is minimized.
  • the contact resistance Rc between the electrode and the source region and the electrode and the drain region can be formed by simply reducing the region resistance (Rn + or Rp +), and the source region and the drain region are formed as described below.
  • the electrode material in consideration of the work function of the n + or p + silicon region, it is made 10 "1 1 ⁇ cm 2 or less. Therefore, the effective transconductance gmeff can be greatly increased.
  • curve C1 shows the characteristics when the flatness of the channel region surface is improved to the limit (0.1 V in P-V value), and curve C2 shows series resistance Rs on the source side and series resistance Rd on the drain side. The characteristics when the value is improved to zero are shown.
  • curves C1 and C2 show that the drain current ID can be dramatically increased as compared to the characteristic curve of the conventional nMOSFET indicated by the thick solid line.
  • the source series resistance Rs and the drain series resistance Rd are substantially zero.
  • the improvement of the drain current ID—gate voltage VG characteristics can be increased synergistically.
  • the drain current ID can be dramatically increased by reducing the series resistance and / or improving the surface flatness, and if both are used, the effect can be increased synergistically.
  • the flatness of the surface of the channel region is also shown in curve C11 compared to the conventional nMOSFET shown by the thick solid line.
  • the nMOSFET improved to the limit can dramatically increase the mutual conductance gm.
  • the mutual conductance gm can be made larger than that of the conventional nMOSFET by making the series resistances Rs and Rd substantially zero.
  • the mutual transconductance gm can be greatly increased as shown by the curve C13 due to a synergistic effect.
  • FIGS. 5A and 5B show the results of simulation of the characteristics in the linear region of the pMOSFET having the dimensions shown in the characteristics diagram of FIG. 1A.
  • Fig. 5A shows the drain current ID vs. gate voltage VG characteristics
  • Fig. 5B shows the transconductance gm vs. gate voltage VG characteristics.
  • curve C21 shows the characteristics when the flatness of the channel region surface is reduced
  • curve C22 shows the characteristics when the series resistances Rs and Rd are reduced.
  • the drain current ID can be increased by reducing the flatness and the series resistances Rs and Rd.
  • the drain current ID can be significantly improved as shown by the curve C24.
  • FIGS. 7A to 7D show characteristics in the linear region and the saturation region when the transistor is further downsized.
  • the transistor here has a gate insulating film thickness of 1. Onm with EOT, and a gate length of 45 nm (effective length 29 nm).
  • Figures 6A, 6C, 7A, and 7C show the VG-ID characteristics and VG-gm characteristics of a p-channel transistor with a channel surface of (551).
  • Figures 6B, 6D, 7B, and 7D show the VG-ID and VG-gm characteristics of an n-channel transistor with a (100) channel surface. The deviations in Figs.
  • 6A to 6D and 7A to 7D are compared to conventional pMOSFETs and nMOSFETs by individually reducing the flatness of the channel region surface and the series resistance (Rs, Rd).
  • the drain current ID and the mutual conductance gm can be increased. It also shows that drain current ID and transconductance gm can be increased more synergistically when both flatness and series resistance (Rs, Rd) are reduced.
  • a process for obtaining the flatness of the channel region surface will be described.
  • a method for flattening the surface of the silicon substrate there is a method of flattening by using alkali-free cleaning and using a Z or sacrificial oxide film.
  • the average roughness Ra of the surface of the silicon substrate can be reduced to 0.15 nm or less.
  • the peak “toe” valley (P—V) value on the surface with an average roughness (Ra) of 0.15 nm or less obtained by this method is usually about 1. Onm, at most 0.6 to 0 9nm. With this level of flatness, it is difficult to improve drain current ID and transconductance gm.
  • the present inventors have further studied the method for reducing the peak 'toe' valley (P-V) value, and as a result, have confirmed the following.
  • a cleaning solution containing 30% IPA in hydrogenated ultrapure water with an oxygen content of lppb or less clean the surface in a nitrogen atmosphere (oxygen content of lppb or less) and with the light shielded.
  • a gate insulating film was formed by isotropic oxidation or nitridation (oxidation or nitridation by oxygen radical or nitrogen radical using high-density plasma).
  • the peak 'toe' valley (P-V) value can be reduced to about 0.16 nm or less, and as shown in Fig. 8B, the interface is reduced to the level difference (0.13 nm) for one atom, which is the limit of flatness.
  • the flatness of can be improved.
  • the degree of coverage can be increased to the limit.
  • the (100) surface force is off by 4 degrees, and surface flattening is easy, and the (551) plane, that is, the surface off by (8) degrees from the (110) plane, is flat without light and oxygen. There was found.
  • FIGS. 8A and 8B show a schematic view and a surface photograph of a silicon surface having a level difference (0.13 nm) for one atom, which is the limit of flatness.
  • the side surface of the (100) surface force is turned off by 4 degrees, and eight atoms are arranged on the surface of a terrace with a width of 20A having a step corresponding to one oxygen atom.
  • FIG. 8A also shows the atomic arrangement on the (551) plane, that is, the plane off by 8 degrees from the (110) plane, and it can be seen that the flatness of the step corresponding to one atom is obtained.
  • Figure 8B shows the terraced surface with the plane off from the (100) plane by 4 degrees. If the source direction and the drain direction are in the direction along the terrace, the effect of using the flat surface is further improved.
  • FIGS. 9A, 10A, and 10B the effect of carrier mobility on phonon scattering (see dotted line), the effect of Coulomb scattering (see dashed-dotted line), and the effect of interface scattering (on two lines) (See dashed line) Force mobility is shown as a function of channel field Eeff.
  • Figure 10B shows that in the case of pMOSFET, even if the surface is the (100) plane, the effect of improving the carrier mobility by the surface flatness is large, and if the surface is the (551) plane, the effect of Coulomb scattering is reduced. This shows that the carrier mobility is further increased.
  • the same metal silicide eg, TiSi
  • TiSi metal silicide
  • the work function of this electrode material is about -4.6 eV.
  • the reason is that the level difference between the conduction band (—4. 05 eV) and the forbidden band (—5.15 eV) of the silicon that forms the n + region of the source region and drain region of the conventional nMOSFET is 1. leV.
  • the work function difference (barrier height) between the silicon conductor and the electrode material is 0.5 eV.
  • the work function difference (barrier height) q ⁇ between the conduction band of silicon and the electrode material is also 0.55 eV.
  • the contact resistance in the transistor is made equal.
  • the contact resistance Rc is also 1 X 10_ 8 ⁇ cm 2 extent
  • the series resistance Rs is a 100 ⁇ ⁇ ⁇ m.
  • an electrode material is used such that the barrier height between the source region and the drain region is 0.32 eV or less, preferably 0.2 eV or less, whether it is an n-channel transistor or a p-channel transistor. That is, the electrode is made of a material such that the noria height q between the n + silicon region and the electrode is 0.32 eV or less, preferably less than 0.2 eV.
  • the series resistance (Rs, Rd) described above can be reduced by configuring the electrode with a material that is less than BP, preferably less than 0.2 eV.
  • the electrode material in contact with the n + silicon region must be different from the electrode material in contact with the p + silicon region.
  • metals or metal silicides are used in the n + silicon region and the p + silicon region.
  • metals or metal silicides that have a work function of ⁇ 4.37 eV (preferably ⁇ 4.25 eV) or higher, such as Er, Mg, Mn, Cd, Hf, Y, Zr
  • An electrode is formed using these or these silicides.
  • a metal or a metal silicide having a work function of ⁇ 4.85 eV (preferably ⁇ 4.95 eV) or less, for example, Pd, Pt, Co, Ni, Ir, etc., or a silicide thereof is used.
  • An electrode is formed.
  • the contact resistance Rc 1 ⁇ 10 _ 1 ° ⁇ « ⁇ 2 or less preferably, may be a 1 ⁇ 10 _ 11 ⁇ cm 2 or less.
  • the relationship between the contact resistance Rc and the work function difference between the electrode silicon regions is shown. As is clear from FIG. 11, the work function difference between the electrode and the silicon region is 0. At 5eV , the contact resistance Rc is about 10 _8 ⁇ cm 2 . As described above, when the contact resistance Rc is large, the MOSFET drain current ID and the mutual conductance gm cannot be improved.
  • the above-mentioned electrode - if the work function difference between silicon region below 0. 32eV, the contact resistance Rc can be 10 _1 ⁇ « ⁇ 2 below Preferably , if the work function difference is 0.2 eV or less, the contact resistance Rc can be reduced to 10 _11 ⁇ « ⁇ 2 or less.
  • the MOSFET characteristics can be improved as described above.
  • the present inventors can reduce the work function difference to 0.32 eV or less by using different metals for the electrodes in contact with the n + silicon region and the p + silicon region in order to make the work function difference 0.32 eV or less. It was confirmed.
  • the electrode material of the electrode in contact with the n + silicon region materials having a work function close to ⁇ 4.05 eV, that is, Er (—3.2 eV), Mg (—3.7 eV), Mn ( ⁇ 4. leV), Cd (— 4.3 eV) Hf (— 3.9 eV) Y (— 3. leV) Zr (— 4. leV) can be used to achieve the above work function difference.
  • the electrode material of the electrode in contact with the p + silicon region is a material having a work function close to —5.15 eV, that is, Pd (—5.2 eV), Pt ( ⁇ 5.6 eV), Co (—5 Using OeV), Ni (—5.2 eV), Ir (—5.3 eV), a work function difference of 0.2 eV or less can be realized.
  • contact resistance as described above 10 _1 ⁇ « ⁇ 2 or less preferably can be significantly reduced by the following 10 1 E 0 cm 2, the source region 'drain region Together with the internal resistance, it can be preferably 1 ⁇ ⁇ ⁇ m.
  • the series resistance is set to 1.5 ⁇ ⁇ m or less, but depending on other conditions, it may be 4 ⁇ ⁇ ⁇ m or less.
  • the source region and the drain region are not formed of a semiconductor, but are formed of a metal or a metal silicide such that the work function difference from the semiconductor of the channel region is 0.32 eV or less, preferably 0.2 eV or less. May be.
  • the material in this case may be selected in the same manner as described above. As a result, the internal resistance of the source region and the drain region is eliminated, and the series resistance can be further reduced.
  • FIG. 12A there is shown a CMOS circuit constituted by an nMOSFET and a pMOSFET, that is, an inverter circuit.
  • the drain current is small as shown in FIG. Very small and unbalanced.
  • the current driving capability of the pMOSFET is about 30% of the current driving capability of the MOSFET, the size of the pMOSFET is increased correspondingly when the gate shown in FIG. 12A is configured.
  • Both nMOSFET and pMOSFET forces shown in FIG. 12A are forces formed on the (100) plane.
  • the present invention improves the flatness at the channel region surface, that is, the interface between the gate insulating film and the 10 "
  • the drain current of both transistors increases dramatically, as shown in Fig. 12C. Since it is about 30% of the current drive capability, the pMOSFET size is increased accordingly when configuring the gate shown in Figure 12A.
  • both the nMOSFET and the pMOSFET shown in FIG. 12A are formed on the (551) plane, and the flatness at the channel region surface, that is, the interface with the gate insulating film is improved by the present invention.
  • the drain current of both transistors, especially the pMOSFET increases dramatically as shown in Fig. 12D.
  • the current drive capability is about 60%, but it is still higher than the conventional structure (see Figure 12B), in which case the current drive capability of the nMO SFET is about 60% of the current drive capability of the pMOSFET. Therefore, when configuring the gate shown in FIG. 12A, the size of the nMOSFET is increased by an appropriate amount.
  • nMOSFET and the pMOSFET shown in FIG. 12A are both formed on the (551) plane as in the embodiments of FIGS. 15 to 15C, and the nMOSFET has a three-dimensional structure also using the (100) plane.
  • fully balance the areas and current drive capability of the transistors Te and thereby improve the flatness of the I connection channel region surface in the present invention was 10- 11 ⁇ « ⁇ 2 following transistor having a series resistor
  • both transistors The drain current increases dramatically while balancing.
  • a CMOS circuit that perfectly balances the area and current drive capability of both transistors as described above is called a balanced CMOS circuit. Since nMOSFETs and pMOSFETs having characteristics that are equal to each other are described in detail in the specification of Japanese Patent Application No. 2005-369170, description thereof is omitted here.
  • the operable clock frequency is up to 5 GHz in the CMOS gate having the configuration described in FIG. 12B.
  • the operable clock frequency is expanded to 10 GHz.
  • the operable clock frequency is expanded to 20 GHz.
  • the operable clock frequency is expanded to 30 GHz.
  • the transistor is a power accumulation module that uses Inversion Mode transistors, the operable clock frequency of the CMOS gate having the configuration according to the present invention is expanded to 20 GHz, 40 GHz, and 60 GHz, respectively. .
  • FIG. 13B shows input / output characteristics when the balanced CMOS circuit and the conventional CMOS circuit described above are driven with a 1 OGHz clock.
  • the input signal is indicated by a broken line
  • the output signal of the balanced CMOS circuit is e
  • the output signal of the conventional CMOS circuit (the CMOS circuit having the configuration described in FIG. 12B) is b
  • FIG. 12D is described.
  • Each output signal of a CMOS circuit with a configuration is denoted.
  • the characteristics when VDD) is 1.20V are shown.
  • FIG. 13B when a clock having a frequency of about 10 GHz is given, a delay corresponding to the output signal b of the conventional CMOS circuit is shown.
  • FIG. 13C shows input / output characteristics when a 40 GHz clock signal is applied as an input signal to each of the three CMOS circuits described above.
  • the output signal b of the conventional CMOS circuit is significantly delayed with respect to the input signal, and its amplitude is greatly reduced, so that it cannot be used.
  • the noise C MOS circuit can be divided from the output signal e so that the clock frequency force can be as high as 0 GHz. Normal operation can be performed.
  • a 4-input NOR gate and a 4-input NAND gate are respectively configured using the CMOS circuits described in FIGS. 12B, 12C, 12D, and 12E, and each gate is configured.
  • the input / output waveforms when operating in a 10-stage cascade and operating at a clock frequency of 50 GHz are shown.
  • 10-stage cascade connection The input pulse waveform applied to the first input of the 4-input gate and the output signal extracted from the output of the final stage are shown.
  • the other three inputs of each gate are supplied with ground potential in the NOR gate and the power supply voltage in the NAND gate.
  • the input signal is 1.0V for CMOS circuits using Inversion Mode transistors and 1.2V for CMOS circuits using Accumulation Mode transistors.
  • the output waveforms b, c, d, and e are as described in FIG. 12D when the conventional CMOS circuit described in FIG. 12B is used, and when the CMOS circuit having the configuration according to the present invention described in FIG. 12C is used.
  • the case where the CMOS circuit having the configuration according to the present invention is used, and the case where the balanced CMOS circuit having the configuration according to the present invention described in FIG. 12E is used (V, both using Inversion Mode transistors) are shown.
  • the output waveforms cA, dA, and eA each use a transistor in Accumulation Mode and use the CMOS circuit having the configuration according to the present invention described in FIG. 12C, the present invention described in FIG.
  • the CMOS circuit having the configuration according to the above the case where the balanced CMOS circuit having the configuration according to the present invention described in FIG. 12E is used is shown.
  • waveform b was not obtained.
  • the signal did not reach the 10th stage.
  • the gates having the configuration of the present invention outputs are obtained as shown in the figure.
  • the output waveform b of the conventional circuit is obtained, but considerable delay and waveform deformation are observed, but the gate having the configuration of the present invention has both a small delay and a waveform. I can't see any rounding.
  • FIG. 14 there is shown a specific configuration example of the MOSFET according to the first embodiment of the present invention.
  • the MOSFET shown in FIG. 14 is an nMOSFET and has a buried insulating layer (BOX) 52 on a p-type silicon substrate or metal substrate 51 and an SOI layer 53 formed on the BOX 52.
  • BOX 52 is formed of SiO with a thickness of 10.
  • SOI layer 53 is It is formed by an n + silicon layer with a thickness of 20. Onm.
  • a channel region 530 having an impurity concentration of 3 ⁇ 10 cm ”3 and a source region 531 and a drain region 532 having higher concentrations than the channel regions formed on both sides of the channel region 530 are formed.
  • the channel region 530 has a channel length L of 0.50 m, and the surface of the channel region 530 is made of silicon nitride having a SiO equivalent film thickness (EOT) of 1. Onm.
  • a gate insulating film 54 is formed, and a Ta gate electrode 55 is formed on the gate insulating film 54.
  • the gate insulating film 54 and the gate electrode 55 cover the entire channel region in the length direction of the channel region 530 and slightly overlap the source region 531 and the drain region 532.
  • the width of the source region 531 and the drain region 532 is 5 nm, and the source electrode 561 and the drain electrode 571 formed of Mg silicide are provided on the SOI layer 53 on both sides thereof.
  • a source wiring layer 56 and a drain wiring layer 57 made of Cu are connected to the source electrode 561 and the drain electrode 571, respectively.
  • the channel region 530 was subjected to treatment such as natural acid film removal, and then 30% of IPA was added to hydrogenated ultrapure water having an oxygen content of lppb or less. Cleaning is performed in a nitrogen atmosphere (oxygen content of 1 ppb or less) using a cleaning solution in a state where the force is also shielded from light, and then the gate insulating film 54 is formed by direct nitridation by nitrogen radicals using high-density plasma.
  • the interface has a PV value of 0.16 nm or less. That is, the interface between the channel region 530 and the gate insulating film 54 is extremely flat at the atomic level.
  • the source region 531 and the drain region 532 between the source electrode 561 and the drain electrode 571 and the channel region have a thickness of 5 nm, and their resistance is 1.
  • the Mg silicide of the source electrode 561 and the drain electrode 571 and the source region 531 and the drain region 532 are in ohmic contact, the resistance value is almost zero, and the resistance value of the material is 4.46 ⁇ 10 " 2 ⁇ ⁇ ⁇ m Therefore, it was negligible as compared with the internal resistance of the source region 531 and the drain region 632, and as a result, the series resistance was approximately 1.0 ⁇ ⁇ / zm, which is the first embodiment of the present invention having such a configuration. Therefore, the nMOSFET can perform the high-speed operation described above.
  • FIG. 15A is a schematic perspective view of a semiconductor device according to the second embodiment of the present invention.
  • 15B shows a cross-sectional view taken along line AA in FIG. 15A
  • FIG. 15C shows a cross-sectional view taken along line BB ′ in FIG. 15A.
  • the second embodiment is an SOI type three-dimensional structure CMOS device designed to balance current drive capability with the same dimensions.
  • the pMO SFET p-channel transistor
  • the nMOSFET has a slightly inferior electron mobility (551) plane.
  • the gate is formed by forming a surface on the side wall that has a high electron mobility and a surface flatness (100) surface force of 4 ° off.
  • the n-channel transistor has a three-dimensional structure
  • the p-channel transistor has a planar structure.
  • n-type (substrate phosphorus (P ) concentration 1 0 17 cm_ 3 SOI of) (Silicon on Insulator) layer 14- n you prepare a substrate having a 14- p.
  • the (550) orientation surface of the SOI layers 14 n and 14 p shown in the figure and the side orientation of the orientation 4 ° off from the (100) surface have a (P ⁇ V) value of 0.3 nm or less.
  • the above-described flattening process is performed. That is, the SOI layers 14 n and 14-p are cleaned using hydrogenated ultrapure water in a nitrogen atmosphere while being shielded from light.
  • the channel length direction is the ⁇ 110> direction. This is also the force that maximizes the amount of saturation current in the ⁇ 110> direction due to hole movement on the (551) plane. On the other hand, it is necessary to consider that the saturation current amount due to the movement of electrons in the (100) plane has a small dependence on the crystal direction.
  • the SOI layer except the region 14-n for forming the n-channel transistor and the region 14-p for forming the p-channel transistor are removed by etching.
  • the regions 14-n and 14-p are separated and formed on the oxide film 13.
  • the S OI layer may be common to both regions as the i layer, or as p-type Region 14—p forming the transistor may be converted to n-type.
  • impurity concentration for threshold adjustment may be injected to adjust the substrate concentration. For example, when the lOOnm generations, and 4 X 1 0 18 cm_ 3.
  • the side of each separated area is a plane that is 4 ° off from the (100) plane. Of these side surfaces, on the side surfaces except the side surfaces of the channel region of the n-channel transistor region 14-n, as shown in FIG. 15B, a thick oxide film 25 is formed by a known method.
  • the thick oxide film 25 can be formed by the following method. First, after depositing SiO 2 by 45 nm or more by CVD, the sidewall is etched using anisotropic etching with little damage.
  • the thick oxide film on the side wall of the channel region of the n-channel transistor region 14-n is removed by wet etching using a mask other than the transistor region 14-n region. Then, a thick oxide film 25 can be left on the side wall of the transistor region 14-p.
  • FIG. 15B after forming the oxide film 25, cleaning is performed, and then the gate insulating film is formed using a plasma apparatus excited by a microphone, and a 2 nm Si N film 15 is applied to the n-channel transistor region.
  • the gate insulating film 15 is made of SiO, HfO, ZrO, LaO, etc.
  • a high dielectric constant material such as 2 x x 2 3 metal oxide or metal nitride such as PrSiN may be used.
  • a Ta film is formed and etched to a desired gate length and gate width to form a gate electrode 16.
  • boron was 4 X 10 15 cm _2, ion implantation of the drain layer 18 'source of 4 X 10 15 cm_ 2, pMOSFET region arsenic to the drain layer 17' source of the nMOSFET region, an activation.
  • the output wiring 20, the drain electrode 21, and the source electrode 22 are formed.
  • the drain electrode 21 and the source electrode 22 are also embedded in the source region and the drain region so that the resistance to each electrode force channel region is 1.5 ⁇ ⁇ ⁇ m or less.
  • the electrode material is selected so that the contact resistance Rc between each electrode and silicon is 10 _11 ⁇ cm 2 or less. That is, the electrode connected to the n + silicon region of the nMOSFET is It is made of a material selected from Mg, Mn, Cd, Hf, Y, and Zr (in this embodiment, Mg).
  • the electrode connected to the p + silicon region of the pMOSFET is made of a material selected from Co, Ni, Pd, and Ir (Ir in this embodiment).
  • the work function difference between the electrode and the silicon region can be reduced to 0.2 eV or less.
  • the effective transconductance in nMOSF ET, pMOSFET can be increased.
  • each selected electrode material forms a silicide with the silicon region.
  • an inversion type (ie, inversion-mode) pM OSFETlOOp and an inversion type (ie, inversion-mode) nMOSFETlOOn are formed on the same substrate.
  • the operating speeds of both transistors are equal, in which the total area of the channel region upper surface and side surfaces of the n channel transistor region 14-n is equal to the area of the channel region upper surface of the p channel transistor region 14p.
  • the width Wn is 22 nm
  • gmn (551) is about 0.7 gmn (10 0)
  • gmp (551) is 0.8 gmn (100)
  • the height H is 5.5nm
  • width Wp is 33nm.
  • the channel length is 25 nm for both transistors.
  • gmp (110) XWp gmn (lOO) X 2H + gmp (110) XWn (6)
  • the channel area and gate area of nMOSFETlOOn and pMOSFETlOOp can be made substantially the same, the current drive capability of both transistors, and hence the operating speed, can be made almost the same, and a fully balanced CMOS can be obtained. Can do.
  • the gate areas of both transistors the same both transistors have the same gate capacitance, and the offset noise of an analog switch composed of these transistors can be reduced by 15 dB.
  • the embodiment shown in FIG. 15C is composed of a pMOSFET and an nMOSFET inversion transistor.
  • FIGS. 16A to 16C show three embodiments other than FIG. 15C, and are sectional views in the direction corresponding to FIG. 15C.
  • the surface and side surfaces of the SOI layer are subjected to a flattening process such that the (P—V) value is 0.3 nm or less.
  • the electrode material and the electrode structure are selected so that the contact resistance Rc is 10 _) Q cm 2 or less for the drain and source electrodes.
  • FIG. 16A shows an example in which both an n-channel transistor (ie, nMOSFET) 101 ⁇ and a p-channel transistor (ie, pMOSFET) 101p are accumulation type.
  • Figure 16B shows an example of an n-channel transistor (ie, nMOSFET) 102 ⁇ force Accumulation type and a p-channel transistor (pMOSFET) 102p force inversion type.
  • the configuration of FIG. 16B has the advantage of simplifying the process because it is formed by the same conductivity type well (n-well) and the same conductivity type (p + type) gate electrode.
  • lZf noise in the entire CMOS can be reduced by using an n-channel transistor in Accumulation mode.
  • Figure 16C shows an example of an n-channel transistor (nMOSFET) 103 ⁇ force inversion type and a p-channel transistor (pMOSFET) 103p.
  • This example has the advantage of simplifying the process because it is formed by the same conductivity type well (p-well) and the same conductivity type (n + type) gate electrode. Also, since only the n + type polysilicon gate electrode is used, the diffusion of boron by a thin film (boron easily diffuses into the gate oxide film, which causes the phenomenon that the interfacial mobility of carriers deteriorates) occurs. it can. There is also an IJ point that the current drive capability can be increased by using accumulation type transistors compared to inversion type transistors. Furthermore, in the case of an accumulation type transistor, it is formed in the channel region by selecting the work function difference between the gate electrode and the semiconductor layer in the channel region. The thickness of the depletion layer can be larger than the thickness of the semiconductor layer in the channel region
  • the force described in the case where the surface of each transistor region is the (511) plane and the side surface is the (100) 4 ° off plane is not limited to this.
  • the surface may be within ⁇ 10 ° from the surface, or the side surface may be within ⁇ 10 ° from the (100) surface.

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Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、 IC、 LSI等に広く使われる MOS型半導体装置に関し、特に高速半導 体装置に関する。
背景技術
[0002] 半導体装置の出現以来、半導体装置に対して技術的努力が最も注がれてきたテ 一マの一つが動作周波数 (クロック周波数)の向上である。トランジスタの動作可能周 波数が大きくなり高速動作が可能になるにつれてその適用範囲も拡大し、現代のブ ロードバンド'ネットワーク社会の実現と ITィ匕の発展に寄与してきた。半導体装置の動 作周波数は年々向上して GHzの領域まで達してきた力 近年その向上のスピードが 鈍っている。現状では動作周波数は 3〜4GHzで停滞しており、 10GHz以上のクロ ック周波数で動作できる半導体装置の早期実現が望まれている。半導体装置の動作 周波数向上に関係する要素の一つは、寸法である。寸法が小さくなるほどその電気 容量が小さくなり、信号伝達速度が増加する。
[0003] 周知のように近年、半導体装置の寸法縮小化のスピードが鈍っており動作周波数 向上の阻害要因になっている。半導体素子の寸法を限度一杯の小ささにして、それ を一定と考えれば、動作周波数を向上させるための要素は、素子の動作電流である 。 MOSFETを例にとれば、ドレイン電圧を一定としたときに、ゲート電圧に応じてど れだけ沢山のドレイン電流を流せるかが、動作周波数を決める要素の一つである。ド レイン電流が大きいほど、出力容量の充放電時間が短くなり、信号の次段への伝達 速度が速くなる。し力しながら、素子の寸法を極限まで小さくすると、現状ではドレイン 電流を大きくすることが困難であり、それが動作周波数の向上を阻害している。
[0004] 上記したように、半導体装置の動作周波数を、たとえば 10GHz程度以上にしょうと しても、極限にまで小型化したトランジスタではドレイン電流の増加が困難である。こ れにより、 10GHz程度以上、好ましくは 20GHz程度以上、さらには 40〜60GHzで も動作可能な高速半導体装置の実現はこれまで不可能と考えられていた。 発明の開示
[0005] 本発明は、 10GHz程度以上のクロック周波数での動作が可能な高速半導体装置 を得ることを目的としている。
[0006] 本発明はまた、 20GHz程度以上のクロック周波数での動作が可能な高速半導体 装置を得ることを目的として 、る。
[0007] 本発明はまた、 30GHz程度以上のクロック周波数での動作が可能な高速半導体 装置を得ることを目的として 、る。
[0008] 本発明はまた、 40GHz程度以上のクロック周波数での動作が可能な高速半導体 装置を得ることを目的として 、る。
[0009] 本発明はまた、 60GHz程度のクロック周波数でも動作が可能な高速半導体装置を 得ることを目的としている。
[0010] 本発明は、また、一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流 を増大することの出来る高速 MOSトランジスタを提供することを目的としている。
[0011] 以下に、本発明の実施の態様を列挙する。
[0012] (第 1の態様）
チャンネル領域表面の平坦度を、ソースからドレインに向力う方向での長さ 2nmに おけるピーク 'トウ'バレイが 0. 3nm以下となるようにしたことを特徴とする半導体装置
[0013] (第 2の態様）
第 1の態様の半導体装置において、チャンネル領域表面の平坦度を、ソースからド レインに向力う方向での長さ 2nmにおけるピーク'トウ'バレイが 0. 16nm以下となる よつにした。
[0014] (第 3の態様）
第 1又は第 2の態様の半導体装置において、前記チャンネル領域の両端にソース 領域及びドレイン領域を備え、前記ソース領域及びドレイン領域の少なくとも一つに 電気的に接続する電極を備え、前記電極カゝら前記チャンネル領域までの抵抗を 1. 5
Ω · μ m以下とした。
[0015] (第 4の態様） チャンネル領域とその両端にソース領域及びドレイン領域を備え、前記ソース領域 及びドレイン領域の少なくとも一つに電気的に接続する電極を備え、前記電極から前 記チャンネル領域までの抵抗を 4 Ω · μ m以下としたことを特徴とする半導体装置。
[0016] (第 5の態様）
第 4の態様の半導体装置において、前記抵抗を 1 Ω · μ m以下とした。
[0017] (第 6の態様）
第 4の態様の半導体装置において、前記抵抗が、前記電極と前記ソース領域及び ドレイン領域の少なくとも一つとの接触部の接触抵抗及び該接触部から前記チャン ネル領域までの前記ソース領域及びドレイン領域の前記少なくとも一つの内部直列 抵抗を含み、前記接触抵抗を 1 X 10_1 Ω «η2以下とした。
[0018] (第 7の態様）
第 6の態様の半導体装置において、前記電極の少なくとも前記接触部を金属シリサ イドとし、該金属シリサイドと前記ソース領域及びドレイン領域の前記一つとの仕事関 数の差が 0. 32eV程度以下となるように前記金属シリサイドを構成する金属を選ぶ。
[0019] (第 8の態様） 体装置にぉ 、て、前記 nチャンネルトランジスタのソース ·ドレイン領域とそれぞれ接 する第 1の電極の少なくとも接触部を第 1の金属シリサイドで構成し、前記 pチャンネ ルトランジスタのソース ·ドレイン領域とそれぞれ接する第 2の電極の少なくとも接触部 を前記第 1の金属シリサイドとは異なる第 2の金属シリサイドで構成したことを特徴とす る半導体装置。
[0020] (第 9の態様）
第 8の態様の半導体装置において、前記第 1の金属シリサイドをその仕事関数が 4. 37eV以上になるような材料で構成し、前記第 2の金属シリサイドをその仕事関数 がー 4. 85eV以下になるような材料で構成した。
[0021] (第 10の態様）
第 8又は第 9の態様の半導体装置において、前記 nチャンネルトランジスタ及び前 記 pチャンネルトランジスタのチャンネル領域の表面を、各トランジスタのソースからド レインに向力う方向での長さ 2nmにおけるピーク'トウ'バレイが 0. 3nm以下であるよ うな平坦度にした。
[0022] (第 11の態様）
第 1又は第 4の態様の半導体装置において、前記ソース領域、ドレイン領域を、そ の仕事関数が前記チャンネル領域の半導体の仕事関数との差が 0. 32eV以下であ るような金属または金属半導体化合物で構成した。
[0023] (第 12の態様）
第 11の態様の半導体装置において、前記チャンネル領域を n型シリコンで構成す ると共に、前記ソース領域、ドレイン領域を、その仕事関数が—4. 37eV以上である ような金属または金属シリサイドで構成した。
[0024] (第 13の態様）
第 11の態様の半導体装置において、前記チャンネル領域を p型シリコンで構成す ると共に、前記ソース領域、ドレイン領域を、その仕事関数が—4. 85eV以下である ような金属または金属シリサイドで構成した。
[0025] (第 14の態様）
第 1、第 4、第 8のいずれかの態様の半導体装置において、前記半導体装置は nチ ヤンネルトランジスタを含み、前記 nチャンネルトランジスタのチャンネル領域の表面 の少なくとも一部が（100)面または（100)面から ± 10° 以内の面を有する。
[0026] (第 15の態様）
第 1、第 4、第 8のいずれかの態様の半導体装置において、前記半導体装置は pチ ヤンネルトランジスタを含み、前記 pチャンネルトランジスタのチャンネル領域の表面 の少なくとも一部が（110)面または（110)面から ± 10° 以内の面を有する。
[0027] (第 16の態様）
第 8又は第 9の態様の半導体装置において、前記 nチャンネルトランジスタのチャン ネル領域の表面の少なくとも一部が（100)面または（100)面から ± 10° 以内の面 及び（110)面または（110)面から ± 10° 以内の面の少なくとも一方を有し、前記 p チャンネルトランジスタのチャンネル領域の表面の少なくとも一部が（110)面または（ 110)面から ± 10° 以内の面及び（100)面または（100)面から ± 10° 以内の面の 少なくとも一方を有する。
[0028] (第 17の態様）
異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置にお いて、第 1の半導体層とその表面の少なくとも一部を覆う第 1のゲート絶縁層とを用い て nチャンネルトランジスタを形成するとともに第 2の半導体層とその表面の少なくとも 一部を覆う第 2のゲート絶縁層を用いて pチャンネルトランジスタを形成し、前記第 1の 半導体層のチャンネルを形成する第 1の領域の表面が（100)面または（100)面から ± 10° 以内の面及び（110)面または（110)面から ± 10° 以内の面の少なくとも一 方を有し、前記第 2の半導体層のチャンネルを形成する第 2の領域の表面が（110) 面または（110)面から ± 10° 以内の面及び（100)面または（100)面から ± 10° 以 内の面の少なくとも一方を有し、前記第 1の領域及び前記第 2の領域の表面を、各領 域のソースからドレインに向力う方向での長さ 2nmにおけるピーク'トウ'バレイが 0. 3 nm以下であるような平坦度としたことを特徴とする半導体装置。
[0029] (第 18の態様）
第 17の態様の半導体装置において、前記平坦度を、 0. 16nm以下とした。
[0030] (第 19の態様）
第 17又は第 18の態様の半導体装置において、前記チャンネルを形成する第 1及 び第 2の領域の両端にソース領域及びドレイン領域とソース電極及びドレイン電極を それぞれ備え、前記各電極カゝら前記各チャンネルを形成する領域までの抵抗を 1. 5 Ω · μ m以下とした。
[0031] (第 20の態様）
異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置にお いて、第 1の半導体層とその表面の少なくとも一部を覆う第 1のゲート絶縁層とを用い て nチャンネルトランジスタを形成するとともに第 2の半導体層とその表面の少なくとも 一部を覆う第 2のゲート絶縁層を用いて pチャンネルトランジスタを形成し、前記第 1の 半導体層のチャンネルを形成する第 1の領域の表面が（100)面または（100)面から ± 10° 以内の面及び（110)面または（110)面から ± 10° 以内の面の少なくとも一 方を有し、前記第 2の半導体層のチャンネルを形成する第 2の領域の表面が（110) 面または（110)面から ± 10° 以内の面及び（100)面または（100)面から ± 10° 以 内の面の少なくとも一方を有し、前記第 1の領域及び前記第 2の領域の各両端にソ ース領域及びドレイン領域とソース電極及びドレイン電極とをそれぞれ備え、前記第
1及び第 2の領域の各々から各々の両端の前記ソース電極、ドレイン電極の各々まで の抵抗を 4 Ω · μ m以下としたことを特徴とする半導体装置。
[0032] (第 21の態様）
第 20の態様の半導体装置において、前記第 1及び第 2の領域の表面を、各々のソ ース領域からドレイン領域に向力う方向での長さ 2nmにおけるピーク 'トウ'バレイが 0 . 3nm以下であるような平坦度にした。
[0033] (第 22の態様）
第 17又は第 20の態様の半導体装置において、前記第 1の領域の両端のソース電 極及びドレイン電極の少なくともソース領域及びドレイン領域とそれぞれ接する接触 部を第 1の金属シリサイドで構成し、前記第 2の領域の両端のソース電極及びドレイ ン電極の少なくともソース領域及びドレイン領域とそれぞれ接する接触部を前記第 1 の金属シリサイドとは異なる第 2の金属シリサイドで構成した。
[0034] (第 23の態様）
第 22の態様の半導体装置において、前記第 1の金属シリサイドをその仕事関数が —4. 37eV以上になるような材料で構成し、前記第 2の金属シリサイドをその仕事関 数が— 4. 85eV以下になるような材料で構成した。
[0035] (第 24の態様）
第 17又は第 20の態様の半導体装置において、前記第 1の領域の両端のソース領 域及びドレイン領域をその仕事関数が 4. 37eV以上である第 1の金属または金属 シリサイドで構成してソース電極及びドレイン電極の少なくとも一部と共用せしめ、前 記第 2の領域の両端のソース領域及びドレイン領域をその仕事関数が—4. 85eV以 下である第 2の金属または金属シリサイドで構成してソース電極及びドレイン電極の 少なくとも一部と共用せしめた。
[0036] (第 25の態様）
第 17又は第 20の態様の半導体装置において、前記第 1の半導体層のチャンネル を形成する第 1の領域の表面及び前記第 2の半導体層のチャンネルを形成する第 2 の領域の表面をともに（100)面または（100)面から ± 10° 以内の面で構成した。
[0037] (第 26の態様）
第 17又は第 20の態様の半導体装置において、前記第 1の半導体層のチャンネル を形成する第 1の領域の表面及び前記第 2の半導体層のチャンネルを形成する第 2 の領域の表面をともに（110)面または（110)面から ± 10° 以内の面で構成した。
[0038] (第 27の態様）
第 17又は第 20の態様の半導体装置において、前記第 1の半導体層の前記第 1の 領域の上面及び前記第 2の半導体層の前記第 2の領域の上面をともに（110)面また は（110)面から ± 10° 以内の面で構成するとともに、前記第 1の半導体層の側面の 一方または両方にチャネルを形成する第 3の領域を設け、前記第 3の領域の表面を（ 100)面または（100)面から ± 10° 以内の面を有するようにし、前記第 1の領域の上 面の面積と前記第 3の領域の表面の面積との和が前記第 2の領域の上面の面積と実 質的に等しいか同等となりかつ前記 nチャンネルトランジスタと前記 pチャンネルトラン ジスタの動作速度が実質的に等しいか同等となるように、前記第 1の領域の上面の幅 及び長さ、前記第 2の領域の上面の幅及び長さ、ならびに前記第 3の領域の表面の 高さ及び長さを定めた。
[0039] (第 28の態様）
第 8、第 17、第 20のいずれかの態様の半導体装置において、前記 nチャンネルトラ ンジスタ及び前記 pチャンネルトランジスタはともにノーマリオフであり、かつ前記 nチ ヤンネルトランジスタ及び前記 pチャンネルトランジスタの片方をインバーシヨン型及び アキュムレーシヨン型の一方とし、他方をインバージョン型及びアキュムレーシヨン型 の前記一方または他方とした。
[0040] (第 29の態様）
第 1、第 4、第 8のいずれかの態様の半導体装置において、前記半導体装置はノー マリオフであり、かつインバージョン型またはアキュムレーシヨン型とした。
[0041] (第 30の態様）
第 1、第 4、第 8のいずれかの態様の半導体装置において、前記半導体装置をアキ ュムレーシヨン型のトランジスタとした。
[0042] (第 31の態様）
第 28の態様の半導体装置において、前記アキュムレーシヨン型としたトランジスタの チャンネル領域を SOI層で構成するとともに、該 SOI層の厚さを、前記チャンネル領 域のソース領域近傍における空乏層の厚さより小さくした。
[0043] (第 32の態様）
第 31の態様の半導体装置において、前記アキュムレーシヨン型としたトランジスタの ゲート電圧がソース電圧と同電位の際のチャンネル領域のソース領域側端部が空乏 層で満たされるように、前記 SOI層の厚さ、前記 SOI層の不純物濃度、及び前記チヤ ンネル領域上のゲート電極の仕事関数を定めた。
[0044] (第 33の態様）
第 1又は第 4の態様の半導体装置において、前記チャンネル領域上のゲート絶縁 膜力 マイクロ波励起のプラズマで形成された SiO , Si N及び金属シリコン合金の
2 3 4
酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有する。
[0045] 本発明によれば、上記の態様により、一定のドレイン電圧及びゲート電圧に対して 得られるドレイン電流を増大することの出来る MOSトランジスタ（MOSFET)が得ら れる。その結果、 10GHz程度以上のクロック周波数で動作可能な高速半導体装置 が得られる。さらに本発明の構成を、最適表面方位、 Accumulation Mode,及び 三次元構成を使ったフルバランス型 CMOS構造の少なくとも一つに適用することに よって 20GHz程度以上、 30GHz程度以上、 40GHz程度以上、さらには 60GHz程 度のクロック周波数でも動作可能な高速半導体装置が得られる。 図面の簡単な説明
[0046] [図 1A]従来の pMOSFETのゲート電圧 VG—ドレイン電流 ID特性を示すグラフであ る。
[図 1B]従来の nMOSFETのゲート電圧 VG—ドレイン電流 ID特性を示すグラフであ る。
[図 2]従来の MOSFETの構造を模式的に示す図である。
[図 3]本発明に係る MOSFETの概略構成を示す図である。 [図 4A]本発明に係る nMOSFETのドレイン電流 ID—ゲート電圧 VG特性のシミュレ ーシヨン結果を示す図である。
[図 4B]本発明に係る nMOSFETの相互コンダクタンス gm—ゲート電圧 VG特性のシ ミュレーシヨン結果を示す図である。
[図 5A]本発明に係る pMOSFETのドレイン電流 ID—ゲート電圧 VG特性のシミュレ ーシヨン結果を示す図である。
[図 5B]本発明に係る pMOSFETの相互コンダクタンス gm—ゲート電圧 VG特性のシ ミュレーシヨン結果を示す図である。
[図 6A]本発明に係る pMOSFETの線形領域における ID— VG特性を示す図である
[図 6B]本発明に係る nMOSFETの線形領域における ID— VG特性を示す図である
[図 6C]本発明に係る pMOSFETの線形領域における gm—VG特性を示す図である
[図 6D]本発明に係る nMOSFETの線形領域における gm—VG特性を示す図である
[図 7A]本発明に係る pMOSFETの飽和領域における ID— VG特性を示す図である
[図 7B]本発明に係る nMOSFETの飽和領域における ID— VG特性を示す図である
[図 7C]本発明に係る pMOSFETの飽和領域における gm—VG特性を示す図である
[図 7D]本発明に係る nMOSFETの飽和領域における gm— VG特性を示す図である
[図 8A]本発明に係る MOSFETにおけるシリコン表面状態を示す模式図である。
[図 8B]本発明に係る MOSFETにおけるシリコン表面状態を示す顕微鏡写真である
[図 9A]チャンネル電界 Eeffとモビリティとの関係を示す図である。 圆 9B]シリコン/ゲート絶縁膜界面の平坦性とモビリティとの関係を示す図である。
[図 10A]本発明に係る nMOSFETにおけるシリコン/ゲート絶縁膜界面の平坦性と モビリティとの関係を示す図である。
[図 10B]本発明に係る pMOSFETにおけるシリコン/ゲート絶縁膜界面の平坦性と モビリティとの関係を示す図である。
圆 11]電極とシリコン領域との間の接触抵抗 Rcと仕事関数差との関係を表すグラフ である。
[図 12A]MOSFETによって構成された CMOS回路の構成を示す図である。
[図 12B]従来例の MOSFETのドレイン電圧 ドレイン電流の特性図である。
[図 12C]本発明による MOSFETのドレイン電圧 ドレイン電流の特性図である。
[図 12D]本発明による MOSFETのドレイン電圧 ドレイン電流の特性図である。
[図 12E]本発明による MOSFETのドレイン電圧 ドレイン電流の特性図である。 圆 13A]デバイス構造と動作速度の関係を示す図である。
[図 13B]従来の CMOS回路及び本発明に係る CMOS回路の入出力特性を示す図 である。
[図 13C]従来の CMOS回路及び本発明に係る CMOS回路の入出力特性を示す図 である。
[図 13D]従来の CMOS回路及び本発明に係る CMOS回路の入出力特性を示す図 である。
圆 14]本発明の第 1の実施例に係る MOSFETの構成を具体的に説明する断面図 である。
[図 15A]本発明の第 2の実施例に係る半導体装置 (CMOS回路)の概略斜視図であ る。
[図 15B]図 15Aにおける A— A，線の断面図である。
[図 15C]図 15Aにおける B— B'線の断面図を示す。
[図 16A]本発明の他の実施例に係る CMOS回路の構成を示す図である。
[図 16B]本発明のより他の実施例に係る CMOS回路の構成を示す図である。
[図 16C]本発明の更に他の実施例に係る CMOS回路の構成を示す図である。 発明を実施するための最良の形態
[0047] 図 1A、図 IBを参照すると、従来の pMOSFET、 nMOSFETにおけるゲート電圧 VGと、ドレイン電流 IDとの関係が示されている。各トランジスタは、チャンネル領域の 実効長 60nm、実効幅 10. 0 m、ゲート絶縁膜厚が EOTで 2. Onmのものである。 図 1Aには、—1. 5V及び—50mVのドレイン電圧 VDを印加した状態におけるゲー ト電圧 VGとドレイン電流 IDとの関係が示されている。同様に、図 1Bには、 1. 5V及 び 50mVのドレイン電圧 VDを印加した場合におけるゲート電圧とドレイン電流との関 係が示されている。尚、これらの図の縦軸に示されたドレイン電流 IDは絶対値で表さ れている。ここで、絶対値 1. 5Vのドレイン電圧 VDをカ卩えた場合の特性は、各トラン ジスタの飽和領域、すなわち（VG— Vth) < VDの関係 (Vthは閾値を示す）が成立 する領域での特性である。一方、絶対値 50mVのドレイン電圧 VDをカ卩えた場合の特 性は、各トランジスタの線形領域、すなわち (VG— Vth) >VDの関係が成立する領 域での特性である。
[0048] 図 1A、図 IBからも明らかな通り、ゲート電圧 VGが OVに近づくと、ドレイン電流 ID は 10_6A以下まで低下している。ここで、ドレイン電流 IDが 10_6Aのときのゲート電 圧 VGを閾値電圧 Vthとすると、図 1A及び図 1Bにおける閾値電圧 Vthは、それぞれ -0. 372V及び 0. 379Vである。このことは、低い電源電圧で大きなドレイン電流 ID を得ることはできず、結果として、ゲート絶縁膜を薄くできないことを意味している。ま た、ゲート電圧 VGの絶対値を上げていっても、ドレイン電流 IDは 10_3A (線形領域） 力も 10_2A (飽和領域)で飽和し、それ以上大きくすることはできない。したがって、従 来の nMOSFET及び pMOSFETを使用したのでは、低消費電力化及び高速化- 高性能化が期待できない。具体的には、クロック周波数は 2〜3GHz程度に制限され 、 10GHz以上のクロック周波数で動作するような MOSFETを得ることはできな!、。
[0049] 図 2を参照すると、従来の MOSFETの構造が概略的に且つ模式的に示されてい る。図 2に示された MOSFETはチャンネル領域 CHr、当該チャンネル領域 CHrを挟 むように、その両側に設けられたソース領域 Sr及びドレイン領域 Dr、チャンネル領域 表面に設けられたゲート絶縁膜 Fg、及び、ゲート絶縁膜 Fg上に形成されたゲート電 極 Egを有する。ソース領域 Sr及びドレイン領域 Drの表面には、ソース電極 Es及びド レイン電極 Edがそれぞれ設けられて!/、る。
[0050] 図示された従来の MOSFETにおけるチャンネル領域 CHrの表面、すなわちチヤ ンネル領域 CHrとゲート絶縁膜 Fgとの間の界面は、図 2にお 、てチャンネル領域中 央部を拡大して模式的に示されているように、原子的なレベルでは平坦ではなぐピ ーク及びバレイを持つ凹凸形状を有している。ソース力もドレインに向力 方向での 長さ 2nmにおけるピーク 'トウ'バレイの値 (以降で説明される本発明では「平坦度」と 呼ばれることがある）は、図 1A、図 IBに示されたいずれのトランジスタにおいても、 1 . 5nm程度である。このため、キャリアとなる電子又はホールは、チャンネル領域 CHr をチャンネル領域 CHrとゲート絶縁膜 Fgとの間の界面に沿って、ジグザグに移動し、 界面散乱の影響を大きく受けることになる。キャリアの移動度 (モピリティ）はフオノン 散乱、クーロン散乱、及び界面散乱がそれぞれ小さいほど大きくなる。フオノン散乱 及びクーロン散乱はチャンネル表面の面方位を最適化することによって {すなわち、 n
MO SFETでは（ 100)面等、 pMO SFETでは（110)面や（551)面 }小さく出来るが
、界面散乱を小さくするのは従来不可能と思われていた。
[0051] また、図示された例では、ソース電極 Esとソース領域 Srとの間の接触抵抗が Rcで 表されており、ソース領域 Srとチャンネル領域 CHrとの間のソース領域内部抵抗が R n+ (又は Rp+)によって表されている。これは、ドレイン領域 Drとドレイン電極 Edとの 間、ドレイン領域 Drとチャンネル領域 CHrとの間にお 、ても同様である。
[0052] 図 2に示された MOSFETの真性相互コンダクタンスを gmiで表すものとすれば、真 性相互コンダクタンス gmiは次式（1)で表すことができる。
[0053] gmi = ( μ eff X W)(Vg-Vth)/(L X Tox/ ε ox) (1)
[0054] 但し、 μ effは実効移動度、 Wはチャンネル幅、 Lはチャンネル長、 Toxは実効ゲー ト絶縁膜厚、 ε oxはゲート絶縁膜の誘電率である。
[0055] 一方、図 2に示すように、接触抵抗 Rc及び領域抵抗 Rn+ (又は Rp+)の和を直列抵 抗 Rsによって表すものとすると、図 2に示された MOSFETの実効的な相互コンダク タンス gmeffは次式（2)で表すことができる。
[0056] gmeff = gmi/(l +Rs -gmi) (2)
[0057] したがって、実効的な相互コンダクタンス gmeffを大きくするためには真性相互コン ダクタンス gmiを大きくするのは勿論のこと、直列抵抗 Rsをできるだけ小さくする必要 があることがわかる。
[0058] また、図に示された MOSFETを含む CMOS回路 (図 12A参照)におけるソース、ド レイン間の容量を CLとすると、当該 CMOS回路における動作の遅延時間ては次の 式（3)で表される。
[0059] τ = CL/gmeff = CL(1 + Rs - gmi)/gmi (3)
[0060] 式（3)から、 MOSFETの高速化のためには、真性相互コンダクタンス gmiを大きく すること、ソース、ドレイン間の容量 CL、直列抵抗 Rsを小さくすればよいことが分かる
[0061] 一方、式（1)に示された実効移動度/ z effは次式 (4)で表すことができる。
[0062] (1/ μ οίί) =(ΐ μ ο) + (ΐ/ μ ρ) + (1/ μ ν) (4)
[0063] 但し、 /z cはクーロン散乱、 pはフオノン散乱、 rは界面散乱によるチャンネル領 域におけるキャリアの移動度である。
[0064] 式（1)から、実効移動度/ z effを大きくすれば真性相互コンダクタンス gmiを大きく できるが、真性相互コンダクタンス gmiを大きくするには、チャンネル領域におけるキ ャリアの移動度 μ rを大きくすればょ ヽ。
[0065] 本発明者等の研究によれば、 μ rを大きくするためには、チャンネル領域表面、す なわちチャンネル領域とゲート絶縁膜との間の界面、を原子レベルで平坦化すれば よいことが判明した。特に、ピーク 'トウ'バレイ (P— V)値で 0. 3nm以下の平坦度が 得られれば、 MOSFETの実効移動度/ z effは大幅に改善できることが分力つた。
[0066] また、図 1A、図 IBに特性が示されたいずれのトランジスタにおいても接触抵抗 Rc は 1 X 10—8 Ω cm2程度であり、その結果、直列抵抗 Rsは、 100 Ω · m程度である。
[0067] 本発明では接触抵抗を 1 X 10_ 1(^ Cm2程度以下、好ましくは 1 X 10_ 11 Q cm2以 下に小さくできれば、実効的な相互コンダクタンス gmeffを大きくできることも判明した 。この場合、直列抵抗 Rsのうち、領域抵抗 Rn+ (又は Rp+)は従来、接触抵抗 Rcが大 きすぎてそれに比較して影響は無視できるほどであった。しかし、本発明では接触抵 抗 Rcを小さくすることによって領域抵抗 Rn+ (又は Rp+)の影響も無視できなくなるた め、これを 4 Ω · μ m以下、好ましくは 1. 5 Ω · m以下、更に好ましくは 1 Ω · m以 下にすることによって、 MOSFETの実効的な相互コンダクタンス gmeffを劇的に改 善できることも分力つた。
[0068] 図 3を参照して、上記した知見に基づぐ本発明に係る高速半導体装置の原理的 な構成を説明する。即ち、図 3では、チャンネル領域 CHrとゲート絶縁膜 Fgとの間の 界面が原子レベルで平坦、すなわち平坦度が 0. 3nm以下、好ましくは 0. 16nm以 下である。このような構成を有する MOSFETでは、キャリア（電子又はホール）はチヤ ンネル領域表面の界面散乱に影響されずに直線的に流れることができる。このため、 図 2で説明したように、キャリアがジグザグに流れる場合に比較して、キャリアの移動 度は著しく高くなる。
[0069] また、図 3に示す電極構造においては、ソース領域 Sr及びドレイン領域 Dr内に電 極領域を部分的に埋設する等によってソース領域 Sr及びドレイン領域 Drの電極接 触部からチャンネル領域 CHrまでの長さを極小にした構成を有する。これによつて領 域抵抗 (Rn+又は Rp+)を減少させているだけでなぐ電極とソース領域、電極とドレイ ン領域との接触抵抗 Rcを、以下に述べるようにソース領域、ドレイン領域を形成する n+又は p+シリコン領域の仕事関数を考慮して電極材料を選定することによって、 10" 11 Ω cm2以下にしている。従って、実効的な相互コンダクタンス gmeffを極めて大きく できる。
[0070] 図 4A、図 4Bは、図 1Bの特性図に示された寸法を有する nチャンネルトランジスタ の線形領域におけるドレイン電流 ID—ゲート電圧 VG特性、相互コンダクタンス gm— ゲート電圧 VG特性のシミュレーション結果をそれぞれ示して!/、る。図 4Aにお!/、て太 い実線で示された従来例（conventional)は、図 1Bの VD = 50mVの場合に相当す る。ただし、図 1Bでは縦軸が対数表示である力 図 4A、図 4B、図 5A、図 5Bでは縦 軸はリニア表示である。図 4Aでは、曲線 C1はチャンネル領域表面の平坦度を極限 まで (P— V値で 0. 13nm)改善した場合における特性を示し、曲線 C2はソース側の 直列抵抗 Rs、ドレイン側の直列抵抗 Rdを改善してゼロにした場合の特性を示して ヽ る。両曲線 C1及び C2は、太い実線で示された従来の nMOSFETの特性曲線と比 較して、それぞれドレイン電流 IDを劇的に大きくすることができることを示している。更 に、曲線 C3で示すように、ソース直列抵抗 Rs、ドレイン直列抵抗 Rdを実質的にゼロ にすると共に、チャンネル領域表面の平坦度を極限まで改善すると、ドレイン電流 ID —ゲート電圧 VG特性の改善を相乗的に高めることができる。即ち、直列抵抗削減及 び表面平坦度改善の少なくとも一方によって、ドレイン電流 IDを劇的に大きくすること ができ、両方を採用すれば効果を相乗的に高められる。
[0071] 図 4Bに示された相互コンダクタンス gm—ゲート電圧 VG特性においても、太い実 線で示された従来の nMOSFETに比較して、曲線 C11で示すように、チャンネル領 域表面の平坦度を極限まで改善した nMOSFETは相互コンダクタンス gmを劇的に 大きくできる。また、曲線 C12で示すように、直列抵抗 Rs、 Rdを実質的にゼロにする ことによって、従来の nMOSFETよりも相互コンダクタンス gmを大きくできる。更に、 平坦度及び直列抵抗の双方を小さくした場合、相乗効果により、曲線 C13で示すよう にネ目互コンダクタンス gmを極めて大きくできる。
[0072] 図 5A、図 5Bは、図 1Aの特性図に示された寸法を有する pMOSFETの線形領域 の特性についてシミュレーションを行った結果を示す。図 5Aはドレイン電流 ID—ゲ ート電圧 VG特性であり、図 5Bは相互コンダクタンス gm—ゲート電圧 VG特性である 。図 5Aにおいて、曲線 C21はチャンネル領域表面の平坦度を小さくした場合の特性 を示し、曲線 C22は直列抵抗 Rs,Rdを小さくした場合の特性を示す。いずれの場合 にも、太 、実線で示す従来の MOSFETの特性（図 1A)の VD=— 50mVの場合に 相当する）に比較して改善されていることが分かる。更に、曲線 C23に示すように、平 坦度及び直列抵抗 Rs,Rdを小さくすると、ドレイン電流 IDをより大きくできる。更に、 ( 110)面を使用した場合、曲線 C24で示すように、ドレイン電流 IDを著しく改善できる
[0073] 図 5Bに示す相互コンダクタンス gm—ゲート電圧 VG特性においても、平坦度及び 直列抵抗 (Rs,Rd)を個別にそれぞれ小さくすることにより、曲線 C21a及び C22aに 示すように、太い実線で示す従来の pMOSFETに比較して、相互コンダクタンス gm を大きくできる。更に、平坦度及び直列抵抗の双方を小さくした場合には、曲線 C23 aに示すように、相互コンダクタンス gmをより大きくできる。また、曲線 C24aに示すよう に、平坦度及び直列抵抗の双方を改善した（110)面を使用した pMOSFETでは、 相互コンダクタンス gmを著しく改善できる。 [0074] 図 6A〜図 6D、図 7A〜図 7Dはトランジスタをより小型化した場合の線形領域及び 飽和領域における特性を示す。ここでのトランジスタはゲート絶縁膜の厚さが EOTで 1. Onm、ゲート長が 45nm (実効長 29nm)である。図 6A、図 6C、図 7A、図 7Cはチ ヤンネル表面が（551)面の pチャンネルトランジスタの VG— ID特性及び VG— gm特 性である。図 6B、図 6D、図 7B、図 7Dはチャンネル表面が（100)面の nチャンネルト ランジスタの VG— ID特性及び VG— gm特性である。図 6A〜図 6D、図 7A〜図 7D の 、ずれも、チャンネル領域表面の平坦度及び直列抵抗 (Rs,Rd)を個別にそれぞ れ小さくすることにより、従来の pMOSFET、 nMOSFETに比較して、ドレイン電流 I D及び相互コンダクタンス gmをより大きくできる。また、平坦度及び直列抵抗 (Rs,Rd )の双方を小さくした場合には、ドレイン電流 ID及び相互コンダクタンス gmをより相乗 的に大きくできることを示している。
[0075] 上記したチャンネル領域表面の平坦度を得るための工程について説明する。シリコ ン基板の表面を平坦化する手法として、アルカリフリーでの洗浄及び Z又は犠牲酸 化膜の使用で平坦化する手法がある。このような平坦化手法として、特開 2004— 20 0672公報に記載された手法を適用した場合、シリコン基板の表面の平均粗さ Raを 0 . 15nm以下にすることができる。し力しながら、この手法によって得られた平均粗さ（ Ra)で 0. 15nm以下の表面におけるピーク'トウ'バレイ（P—V)値は、通常 1. Onm 程度、せいぜい 0. 6〜0. 9nmである。この程度の平坦度では、ドレイン電流 ID及び 相互コンダクタンス gmの改善は困難である。
[0076] 本発明者等は、上記した事実を考慮して、更に、ピーク 'トウ'バレイ (P—V)値を小 さくする手法を研究した結果、以下のことを確認できた。酸素の含有量を lppb以下 にした水素添加超純水に IPAを 30%添カ卩した洗浄液を用いて、窒素雰囲気（酸素 含有量 lppb以下)でし力も遮光した状態で表面の洗浄を行な 、、かつ等方性酸ィ匕 または窒化（高密度プラズマを用いた酸素ラジカルまたは窒素ラジカルによる酸ィ匕ま たは窒化)でゲート絶縁膜を形成した。その結果、ピーク 'トウ'バレイ (P— V)値を 0. 16nm程度以下にすることができ、図 8Bに示すように平坦の限界である原子一個分 の段差 (0. 13nm)程度まで界面の平坦度を高めることができた。また、遮光した状 態、かつ酸素が無い状態で IPA添加洗浄液で洗浄すれば、アルカリが存在しても平 坦度を極限まで高めることができることが判明した。また、（100)面力も 4度オフした 面で表面平坦化が容易であること、（551)面すなわち（110)面から 8度オフした面で 光と酸素がなければ平坦ィ匕しゃすいことが判明した。
[0077] 図 8A、図 8Bは、平坦の限界である原子一個分の段差（0. 13nm)をもつシリコン 表面の模式図及び表面写真が示されている。図 8Aには、（100)面力も 4度オフした 面の側面が示されており、酸素原子一個分の段差を有する幅 20Aのテラス上に 8個 の原子が表面に配列されている。また、図 8Aには、（551)面、すなわち（110)面か ら 8度オフした面上の原子配列も示されており、原子一個分に相当する段差の平坦 度であることが分かる。図 8Bは（100)面から 4度オフした面でのテラス状表面を示す 。ソース方向'ドレイン方向をテラスに沿った方向にすれば、平坦面利用の効果がより t¾まる。
[0078] ここで図 9A、図 10A、図 10Bを参照すると、キャリア移動度のフオノン散乱による影 響 (点線を参照）、クーロン散乱による影響 (一点鎖線を参照)及び界面散乱による影 響（二点鎖線を参照）力 移動度のチャンネル電界 Eeffの関数として示されている。 図 9A、図 10Aは（100)面の nMOSFETの場合である（縦軸の縮尺が異なる）。これ を参照すると表面平坦度が極限値（Δ = 0. 13nm)の場合（Λはソース—ドレイン方 向でのチャンネルの長さを示し、その長さにおける（P— V)値が Δ値である）は実質 的にフオノン散乱の影響のみでキャリア移動度が決まる力 表面平坦度がピーク'トウ •バレイ（P— V)値で 1. Onmであると（し力も長さは 0. 73nm)移動度が大幅に劣化 することがわ力る。この劣化の程度を、電界 Effが 1. 5MVZcmの場合について示し たのが図 9Bである。図 9Bに示すように、平坦度が 0. 16nm以下であれば劣化は 10 %以下であり、 0. 30nm以下であれば 30%以下であるので、本発明の表面平坦度 を 0. 30nm以下と定めた。なお、図 10Bは、 pMOSFETの場合、表面が（100)面で あっても表面平坦ィ匕によるキャリア移動度の改善効果が大きいこと、表面を（551)面 にすればクーロン散乱の影響が低減されてキャリア移動度が一段と大きくなることを 示している。
[0079] 次に、直列抵抗低減について詳細に述べる。従来の半導体装置では、 nMOSFE T及び pMOSFETの双方に同一の金属シリサイド (例えば、 TiSi)が電極材料として 用いられている。この電極材料の仕事関数は— 4. 6eV程度である。その理由は、従 来の nMOSFETのソース領域'ドレイン領域の n+領域を形成するシリコンの伝導帯（ —4. 05eV)と禁止帯（― 5. 15eV)とのレベル差は 1. leVであり、この場合におけ るシリコンの伝導体と電極材料との間の仕事関数差 (バリアハイト) は 0. 55eV
BN
である。同様に、従来の pMOSFETのソース領域'ドレイン領域の p+領域を形成する シリコンにおいて、シリコンの伝導帯と電極材料との間の仕事関数差 (バリアハイト) q Φ も 0. 55eVである。このように両方でのバリアハイトをほぼ等しくすることで、両トラ
BP
ンジスタでの接触抵抗を等しくしている。この結果、接触抵抗 Rcが 1 X 10_8 Ω cm2程 度もあり、直列抵抗 Rsは 100 Ω · μ mとなっている。
[0080] 本発明では、 nチャンネルトランジスタ、 pチャンネルトランジスタのいずれであろうと 、ソース領域'ドレイン領域とのバリアハイトが 0. 32eV以下、好ましくは 0. 2eV以下、 となるような電極材料を用いる。すなわち、 n+シリコン領域と電極との間のノリアハイト q が 0. 32eV以下、好ましく 0. 2eVより小さくなるような材料によって電極を構成
BN
すると共に、 p+シリコン領域と電極との間のバリアハイト も 0. 32eV
BP 以下、好まし く 0. 2eVよりも小さくなるような材料によって電極を構成することによって、前述した直 列抵抗 (Rs,Rd)を小さくできる。この場合、 n+シリコン領域と接触する電極の材料は p +シリコン領域と接触する電極の材料と異なるものを使用する必要がある。
[0081] このため、本発明に係る半導体装置においては、 n+シリコン領域と p+シリコン領域と において、異なる金属または金属シリサイドを使用する。具体的には、 nMOSFETで は、仕事関数が—4. 37eV (好ましくは—4. 25eV)以上になるような金属または金 属シリサイド、例えば、 Er、 Mg、 Mn、 Cd、 Hf、 Y、 Zr等またはこれらのシリサイドを用 いて電極を形成する。一方、 pMOSFETでは、仕事関数が—4. 85eV (好ましくは -4. 95eV)以下となるような金属または金属シリサイド、例えば、 Pd、 Pt、 Co、 Ni、 I r等またはこれらのシリサイドを用いて電極を形成する。このような材料を用いて電極 を形成することにより、接触抵抗 Rcを 1 Χ 10_ 1° Ω «η2以下、好ましくは、 1 Χ 10_ 11 Ω cm2以下にすることができる。
[0082] 図 11を参照すると、接触抵抗 Rcと、電極 シリコン領域間の仕事関数差との関係 が示されている。図 11からも明らかな通り、電極—シリコン領域間の仕事関数差が 0 . 5eVのときには、接触抵抗 Rcは 10_8 Ω cm2程度である。このように、接触抵抗 Rc が大きいと、前述したように、 MOSFETのドレイン電流 ID及び相互コンダクタンス gm を改善できない。
[0083] 一方、本発明者等の研究によれば、上記した電極—シリコン領域間の仕事関数差 を 0. 32eV以下にすれば、接触抵抗 Rcを 10_1 Ω «η2以下にすることができ、好まし くは仕事関数差を 0. 2eV以下にすれば、接触抵抗 Rcを 10_11 Ω «η2以下にすること ができる。結果として、 MOSFETの特性を改善できることは前述した通りである。本 発明者等は、仕事関数差を 0. 32eV以下にするために、 n+シリコン領域、 p+シリコン 領域と接触する電極に互いに異なる金属を使用することによって、仕事関数差を 0. 32eV以下にできることを確認した。
[0084] したがって、 n+シリコン領域と接触する電極の電極材料としては、—4. 05eVに近 い仕事関数を有する材料、即ち、 Er (— 3. 2eV)、Mg (— 3. 7eV)、Mn (— 4. leV )、 Cd (— 4. 3eV) Hf (— 3. 9eV) Y (— 3. leV) Zr (— 4. leV)を使用すれば、 上記した仕事関数差を達成できる。他方、 p+シリコン領域と接触する電極の電極材 料としては、—5. 15eVに近い仕事関数を有する材料、即ち、 Pd (— 5. 2eV)、Pt ( - 5. 6eV)、 Co (— 5. OeV)、Ni (— 5. 2eV)、Ir (— 5. 3eV)を使用すれば、 0. 2e V以下の仕事関数差を実現できる。
[0085] 直列抵抗については、接触抵抗を上記のように 10_1 Ω «η2以下、好ましくは 10—1 ェ0 cm2以下にすることによって大幅に低減することが出来、ソース領域'ドレイン領域 の内部抵抗と合わせて、好ましくは 1 Ω · μ mとすることができる。ここで、直列抵抗を ゼロとした理想的な場合と比べて、直列抵抗が 1. 5 Ω · /z m以下であれば、相互コン ダクタンス gmの劣化は 1%以下とネグリジブルである。よって、直列抵抗は 1. 5 Ω · m以下と定めたが、他の条件によっては 4 Ω · μ m以下とすればよい。
[0086] さらに、ソース領域'ドレイン領域を半導体で構成せずに、チャンネル領域の半導体 との仕事関数差が 0. 32eV以下、好ましくは 0. 2eV以下であるような金属または金 属シリサイドで構成してもよい。この場合の材料としては上に述べたのと同様に選定 すればよい。その結果、ソース領域'ドレイン領域の内部抵抗が無くなり、直列抵抗を より低減することができる。 [0087] 図 12Aを参照すると、 nMOSFET及び pMOSFETによって構成された CMOS回 路、即ち、インバータ回路が示されている。ここで、図 12Aに示された nMOSFET及 び pMOSFETが、ともに（100)面上に形成された従来構造のものである場合には、 図 12Bに示すように、ドレイン電流は小さぐ特に pMOSFETでは極めて小さく両者 アンバランスである。この場合、 pMOSFETの電流駆動能力力 ¾MOSFETの電流 駆動能力の約 30%であるので、図 12Aに示されたゲートを構成する際には pMOSF ETのサイズをその分だけ大きくして 、る。
[0088] 図 12Aに示された nMOSFET及び pMOSFET力 ともに（100)面上に形成され る力 本発明によってチャンネル領域表面、即ちゲート絶縁膜との間の界面における 平坦度を改善すると共に、 10"11 Ω cm2以下の直列抵抗を有するトランジスタとした 場合には、図 12Cに示されるように、両トランジスタのドレイン電流は飛躍的に増大す る。この場合も、 pMOSFETの電流駆動能力は nMOSFETの電流駆動能力の約 3 0%であるので、図 12Aに示されたゲートを構成する際には pMOSFETのサイズを その分だけ大きくしている。
[0089] 次に、図 12Aに示された nMOSFET及び pMOSFETをともに（551)面上に形成 し、かつ本発明によってチャンネル領域表面、即ちゲート絶縁膜との間の界面におけ る平坦度を改善すると共に、 10"11 Ω cm2以下の直列抵抗を有するトランジスタとした 場合には、図 12Dに示されるように、両トランジスタ、特に pMOSFETのドレイン電流 は飛躍的に増大する。 nMOSFETでは図 12Cの場合と比べて電流駆動能力は約 6 0%であるが、それでも従来構造（図 12B参照）よりも増大している。この場合、 nMO SFETの電流駆動能力が pMOSFETの電流駆動能力の約 60%であるので、図 12 Aに示されたゲートを構成する際には nMOSFETのサイズをそれに見合う分だけ大 さくしている。
[0090] 図 12Aに示された nMOSFET及び pMOSFETを、図 15〜図 15Cの実施例のよう に、ともに（551)面上に形成しつつ nMOSFETを（100)面をも用いた三次元構造 にして両トランジスタの面積 ·電流駆動能力を完全にバランスさせ、かつ、本発明によ つてチャンネル領域表面における平坦度を改善すると共に、 10—11 Ω «η2以下の直 列抵抗を有するトランジスタとした場合には、図 12Eに示されるように、両トランジスタ のドレイン電流はバランスしつつ飛躍的に増大する。なお、上記のように両トランジス タの面積 ·電流駆動能力を完全にバランスさせた CMOS回路はバランスド CMOS回 路と呼ばれる。互いに等し 、特性を有する nMOSFET及び pMOSFETにつ!/、ては 、特願 2005— 369170号明細書において詳述されているので、ここでは、説明を省 略する。
[0091] 図 13Aを参照すると、図 12Bで述べた構成を有する CMOSゲートでは動作可能な クロック周波数はせいぜい 5GHzまでである。し力し、図 12Cで述べた本発明による 構成を有する CMOSゲートでは動作可能なクロック周波数は 10GHzまで拡大する。 さらに図 12Dで述べた本発明による構成を有する CMOSゲートでは動作可能なクロ ック周波数は 20GHzまで拡大する。さらに図 12Eで述べた本発明による構成を有す る CMOSゲートでは動作可能なクロック周波数は 30GHzまで拡大する。これらの例 は、すべて Inversion Modeのトランジスタを用いている力 Accumulation Mod eのトランジスタにすれば、本発明による構成を有する CMOSゲートの動作可能クロ ック周波数は、それぞれ 20GHz、 40GHz, 60GHzまで拡大する。
[0092] 図 13Bを参照すると、上記したバランスド CMOS回路及び従来の CMOS回路を 1 OGHzのクロックで駆動した場合の入出力特性が示されている。図 13Bでは、入力信 号を破線で示し、バランスド CMOS回路の出力信号を e、従来の CMOS回路（図 12 Bで述べた構成を有する CMOS回路）の出力信号を b、図 12Dで述べた構成を有す る CMOS回路の出力信号を dでそれぞれ表している。尚、回路を構成する各 MOSF ETは、 65nmのチャンネル長 L (実効チャンネル長 Lee = 38nm)、チャンネル幅 1. Onm、実効絶縁膜厚（EOT) 1. 20nmのサイズを有し、電源電圧（VDD)が 1. 20V である場合の特性が示されている。図 13Bのように、 10GHz程度の周波数のクロック が与えられて 、る場合、従来の CMOS回路の出力信号 b相当に遅れを示して 、る。
[0093] 図 13Cには、上記した三つの CMOS回路に 40GHzのクロック信号がそれぞれ入 力信号として与えられた場合の入出力特性がそれぞれ示されている。図 13Cからも 明らかな通り、従来の CMOS回路の出力信号 bは入力信号に対して大幅に遅れ、且 つ、その振幅も大きく低下しており使用に耐えないことが分かる。他方、ノ ランスド C MOS回路は出力信号 eからも分力るように、クロック周波数力 0GHzと高くなつても 正常な動作を行うことができる。
[0094] 図 13Dを参照すると、ここでは図 12B、図 12C、図 12D及び図 12Eで述べた CMO S回路を用いて 4入力 NORゲート及び 4入力 NANDゲートをそれぞれ構成し、各ゲ ートを 10段縦列接続して 50GHzのクロック周波数で動作させた場合の入出力波形 が示されて 、る。 10段縦列接続 4入力ゲートの初段の一入力に与えた入力パルス波 形と、終段の出力から取り出した出力信号とがそれぞれ示されている。各ゲートの他 の 3入力へは、 NORゲートでは接地電位力 NANDゲートでは電源電圧がそれぞ れ与えられている。入力信号は、 Inversion Modeのトランジスタを用いた CMOS 回路では 1. 0Vであり、 Accumulation Modeのトランジスタを用いた CMOS回路 では 1. 2Vである。出力波形 b、 c、 d、 eは、それぞれ図 12Bで述べた従来の CMOS 回路を用 ヽた場合、図 12Cで述べた本発明による構成を有する CMOS回路を用い た場合、図 12Dで述べた本発明による構成を有する CMOS回路を用いた場合、図 1 2Eで述べた本発明による構成を有するバランスド CMOS回路を用いた場合 (V、ずれ も Inversion Modeのトランジスタを使用）を示す。また、出力波形 cA、 dA、 eAはそ れぞれ、 Accumulation Modeのトランジスタを使用して、図 12Cで述べた本発明 による構成を有する CMOS回路を用 ヽた場合、図 12Dで述べた本発明による構成 を有する CMOS回路を用いた場合、図 12Eで述べた本発明による構成を有するバ ランスド CMOS回路を用いた場合を示す。 NORゲートでは、波形 bは得られなかつ た。すなわち従来回路では信号が 10段目まで届いていな力 た。本発明の構成を 有するゲートでは、いずれも図示のように出力は得られている。 NANDゲートについ ては、従来回路の出力波形 bは得られているが、相当の遅れと波形の変形が見られ るが、本発明の構成を有するゲートでは、いずれも遅れが少なぐかつ波形のなまりも 見られない。
[0095] [第 1の実施例]
図 14を参照すると、本発明の第 1の実施例に係る MOSFETの具体的構成例が示 されている。図 14に示された MOSFETは、 nMOSFETであり、 p型シリコン基板また は金属基板 51上に埋込絶縁層 (BOX) 52、 BOX52上に形成された SOI層 53を有 する。ここで、 BOX52は厚さ 10. Onmの SiOによって形成され、他方、 SOI層 53は 厚さ 20. Onmの n+シリコン層によって形成されている。 SOI層 53には、 3 X 10 cm" 3の不純物濃度を有するチャンネル領域 530と、チャンネル領域 530の両側に形成さ れたチャンネル領域よりも濃度の高いソース領域 531及びドレイン領域 532が形成さ れている。チャンネル領域 530は 0. 50 mのチャンネル長 Lを有している。更に、チ ヤンネル領域 530表面には、 SiO換算膜厚（EOT)が 1. Onmの窒化シリコンからな
2
るゲート絶縁膜 54が形成されるとともに、ゲート絶縁膜 54上には、 Taのゲート電極 5 5が形成されている。ゲート絶縁膜 54及びゲート電極 55はチャンネル領域 530の長 さ方向において、チャンネル領域全体を覆うとともに、ソース領域 531及びドレイン領 域 532に若干オーバーラップしている。ソース領域 531及びドレイン領域 532の幅は 5nmであり、その両側の SOI層 53上には Mgシリサイドによって形成されたソース電 極 561及びドレイン電極 571が設けられている。ソース電極 561及びドレイン電極 57 1上には Cuからなるソース配線層 56及びドレイン配線層 57がそれぞれ接続されてい る。
[0096] ここで、少なくとも、チャンネル領域 530の表面は、自然酸ィ匕膜除去等の処理の後 、酸素の含有量を lppb以下にした水素添加超純水に IPAを 30%添カ卩した洗浄液を 用いて、窒素雰囲気 (酸素含有量 lppb以下)でし力も遮光した状態で洗浄され、そ の後高密度プラズマを用いた窒素ラジカルによる直接窒化を受けてゲート絶縁膜 54 が形成されており、その界面は P— V値が 0. 16nm以下となっている。すなわち、チ ヤンネル領域 530とゲート絶縁膜 54との間の界面は原子レベルで極めて平坦である 。また、ソース電極 561及びドレイン電極 571とチャンネル領域との間のソース領域 5 31及びドレイン領域 532は厚さが 5nmであり、それらの抵抗はそれぞれ 1.
である。ソース電極 561及びドレイン電極 571の Mgシリサイドとソース領域 531及び ドレイン領域 532とはオーム接触のため抵抗値はほぼゼロであり、材料の抵抗値は 4 . 46 Χ 10"2 Ω · μ mであるから、ソース領域 531及びドレイン領域 632の内部抵抗に 比べてネグリジブルであり、結局、直列抵抗はほぼ 1. 0 Ω · /z mであった。このような 構成を有する本発明の第 1の実施例による nMOSFETは前述した高速動作を行うこ とがでさる。
[0097] [第 2の実施例] 次に、図 15A〜図 15Cを参照して、本発明の第 2の実施例として、 nMOSFET及 び pMOSFETを含む CMOS回路を構成する半導体装置を説明する。
[0098] 図 15Aは本発明の第 2の実施例に係る半導体装置の概略斜視図である。図 15B はに図 15Aにおける A— A，線の断面図、図 15Cは図 15Aにおける B— B'線の断面 図をそれぞれ示す。
[0099] 第 2の実施例は、同一ディメンジョンで電流駆動能力がバランスするように設計した SOI型三次元構造 CMOSデバイスである。この CMOSデバイスにおいては、 pMO SFET (pチャンネルトランジスタ）はホール移動度が大きくかつ表面平坦ィ匕が容易な (551)面にのみ作製する一方、 nMOSFETは電子移動度がやや劣る（551)面に カロえて、電子移動度が大きく表面平坦ィ匕しゃすい（100)面力 4° オフした面を側 壁に形成してゲートを構成するように作製している。すなわち、 nチャンネルトランジス タは三次元構造、 pチャンネルトランジスタはプレーナ構造にして 、る。
[0100] 図 15B、図 15Cに示すように、支持基板 12上に 200nm厚さの埋め込み酸化膜 13 で分離された所定厚さの（511)面方位のシリコン、すなわち n型 (基板リン (P)濃度 1 017cm_3)の SOI (Silicon on Insulator)層 14— n、 14— pを有する基板を準備す る。
[0101] 図示された SOI層 14 n、 14 pの（550)面方位の表面及び（100)面から 4° ォ フした面方位の側面は、（P—V)値が 0. 3nm以下になるように、前述した平坦化処 理がなされている。即ち、 SOI層 14 n、 14—pは、遮光された状態で、窒素雰囲気 で、水素添加超純水を用いて洗浄されている。
[0102] ここで、 SOI層 14- n、 14— pの表面は、チャンネルの長さ方向が〈110〉方向になる ようにするのが好ましい。これは、（551)面でのホールの移動による飽和電流量が〈1 10〉方向で最大になる力もである。他方、（100)面での電子の移動による飽和電流 量は結晶方向依存性が小さいことを考慮しておく必要がある。
[0103] 図示された例では、 SOI層のうち、 nチャンネルトランジスタを形成する領域 14— n 及び pチャンネルトランジスタを形成する領域 14—p以外はエッチングにより除去され ている。この結果、各領域 14— n、 14— pが酸ィ匕膜 13上に分離、形成されている。 S OI層は i層として両方の領域に共通にしても良いし、 p型として、後に pチャンネルトラ ンジスタを形成する領域 14— pを n型に変換してもよい。このとき、閾値調整用の不純 物注入を行い、基板濃度調整を行っても良い。例えば、 lOOnm世代のときは、 4 X 1 018cm_3とする。分離された各領域の側面は、（100)面から 4° オフした面になって いる。これらの側面のうち、 nチャンネルトランジスタ領域 14— nのチャンネル領域の 側面を除く側面には、図 15Bに示すように、公知の方法で厚い酸化膜 25が形成され ている。
[0104] 例えば、厚い酸ィ匕膜 25は以下の手法によって形成できる。まず、 CVD法により、 Si Oを 45nm以上、堆積した後、ダメージが小さい異方性のエッチングを用いて、側壁
2
に酸ィ匕膜を残しながらエッチングした後、トランジスタ領域 14— n領域以外にマスクを して、ウエットエッチングにより、 nチャンネルトランジスタ領域 14— nのチャンネル領域 の側面側壁の厚い酸ィ匕膜を除去し、トランジスタ領域 14— pの側壁に厚い酸ィ匕膜 25 を残すことができる。
[0105] 図 15Bでは、酸化膜 25の形成後、洗浄を行い、続いて、ゲート絶縁膜の形成をマ イク口波励起のプラズマ装置で行い、 2nmの Si N膜 15を nチャンネルトランジス領
3 4
域 14— nのチャンネル領域上面及び側面、 pチャンネルトランジスタ領域 14— pのチ ヤンネル領域上面にそれぞれ形成する。このとき、所望の電気的容量を得るための 膜厚に形成しても良い。また、ゲート絶縁膜 15は、 SiO、 HfO、 ZrO、 La O等の
2 x x 2 3 金属酸化物、 Pr Si N等の金属窒化物等の高誘電率材料を用いても良い。
[0106] その後、 Ta膜を形成し、所望のゲート長、ゲート幅にエッチングし、ゲート電極 16を 形成する。その後、 nMOSFET領域のソース'ドレイン層 17にはヒ素を 4 X 1015cm_ 2、 pMOSFET領域のソース'ドレイン層 18には硼素を 4 X 1015cm_2、イオン注入し 、活性化を行う。
[0107] さら〖こ、 SiO膜を CVDで形成し、図 15Cに示すように、配線層としてゲート配線 19
2
、出力配線 20、ドレイン電極 21及びソース電極 22を形成する。この場合、ドレイン電 極 21及びソース電極 22はそれぞれ、各電極力 チャンネル領域までの抵抗が 1. 5 Ω · μ m以下になるように、ソース領域及びドレイン領域内にも埋設されている。ここ では、各電極とシリコンとの間の接触抵抗 Rcが 10_11 Ω cm2以下になるように、電極 材料が選択されている。即ち、 nMOSFETの n+シリコン領域に接続される電極は、 Mg,Mn,Cd,Hf ,Y,Zrから選択された材料 (本実施例では Mg)によって形成されて いる。他方、 pMOSFETの p+シリコン領域に接続される電極は、 Co,Ni,Pd,Irから選 択された材料 (本実施例では Ir)によって形成されている。これによつて、電極とシリコ ン領域との間の仕事関数差を 0. 2eV以下にすることができる。結果として、 nMOSF ET,pMOSFETにおける実効相互コンダクタンスを大きくすることができる。図示され た例では、選択された各電極材料はシリコン領域との間でシリサイドを形成して 、る。
[0108] また、図示された例は、同一基板上に inversion型（即ち、 inversion— mode) pM OSFETlOOpと inversion型（即ち、 inversion— mode) nMOSFETlOOnが形成 されている。この場合、 nチャンネルトランジス領域 14— nのチャンネル領域上面及び 側面の合計面積と pチャンネルトランジスタ領域 14 pのチャンネル領域上面の面積 とは等しぐ両トランジスタの動作速度も等しい。
[0109] 次に、このようなトランジスタを得るための条件を説明する。両トランジスタ 100p、 10 Onのチャンネル領域の長さ Lを等しくし、 nチャンネルトランジス領域 14— nのチャン ネル領域上面の幅を Wn、側面の高さを Hとし、 pチャンネルトランジスタ領域 14— p のチャンネル領域上面の幅を Wpとする。この場合、後述する式（5)が成立するように する。
[0110] 両トランジスタの動作速度が等しくなるには後述する式 (6)が成立することが必要で ある。ここで、 nMOSFET^ (100) 4° off面及び（551)面における相互コンダクタン スをそれぞれ gmn (100)及び gmn (551)とし、 pチャンネルトランジスタの（511)面 における相互コンダクタンスを gmp (551)とすると、これら相互コンダクタンス gmn (1 00)、 gmn (551)、及び、 gmp (551)はいずれも既知である。また、たとえば、幅 Wn を適当な値に定めれば、必要な高さ H及び幅 Wpが式（5)及び式 (6)の連立方程式 の解として得られる。
[0111] このような条件の下に、例えば、幅 Wnを 22nmとし、 gmn (551)は約 0. 7gmn (10 0)、 gmp (551)は 0. 8gmn( 100)とすれば、高さ Hは 5. 5nm、幅 Wpは 33nmとな る。なお、図示の実施例ではチャンネル長を両トランジスタとも 25nmとした。
[0112] Wp = 2H+Wn (5)
[0113] gmp(110) XWp = gmn (lOO) X 2H+gmp(110) XWn (6) [0114] このようにすると、 nMOSFETlOOnと pMOSFETlOOpのチャンネル面積及びゲ ート面積をほぼ同一にし、両トランジスタの電流駆動能力、ひいては動作速度をほぼ 同一とすることが出来、フルバランスド CMOSを得ることができる。更に、両トランジス タのゲート面積を同一とすることで、両トランジスタのゲート容量が同一となり、これら のトランジスタで構成したアナログスィッチのオフセット雑音を 15dBも低減することが できる。尚、図 15Cに示した実施例は、 pMOSFET及び nMOSFETの双方力inver sion型のトランジスタによって構成されている。
[0115] 図 16A〜図 16Cは、図 15C以外の三つの実施例を示しており、図 15Cに相当する 方向の断面図である。いずれの実施例においても、 SOI層の表面及び側面は、（P —V)値が 0. 3nm以下となるような平坦ィ匕処理を受けている。また、ドレイン及びソー ス電極は、図 11において説明したように、接触抵抗 Rcが 10_ ) Q cm2以下となるよう に、電極材料及び電極構造が選択されている。
[0116] 図 16Aは nチャンネルトランジスタ（即ち、 nMOSFET) 101η及び pチャンネルトラ ンジスタ（即ち、 pMOSFET) 101pがともに accumulation型の例である。図 16Bは nチャンネルトランジスタ（即ち、 nMOSFET) 102η力 Accumulation型で pチャンネ ルトランジスタ（pMOSFET) 102p力 inversion型の例である。図 16Bの構成は、同 一導電型の well (nゥエル）と同一導電型 (p+型）のゲート電極によって形成されるの でプロセスが簡単化する利点がある。また Accumulationモードの nチャンネルトラン ジスタを用いることで CMOS全体の lZfノイズを低減できる。図 16Cは nチャンネルト ランジスタ（nMOSFET) 103η力 inversion型で pチャンネルトランジスタ（pMOSFE T) 103pが accumulation型の例である。この例は、同一導電型の well (pゥエル）と 同一導電型 (n+型）のゲート電極によって形成されるのでプロセスが簡単ィ匕する利 点がある。また n+型のポリシリコンゲート電極だけを用いるので、薄膜ィ匕によるボロン の拡散 (ボロンはゲート酸ィ匕膜へ拡散しやすくそのためにキャリアの界面移動度が劣 化するという現象が生じる）を防止できる。また、 accumulation型のトランジスタを用 いることにより、 inversion型のトランジスタに比べ電流駆動能力が大きくできると云う 禾 IJ点もある。更に、 accumulation型のトランジスタの場合、ゲート電極と、チャンネル 領域の半導体層との仕事関数差を選択することにより、チャンネル領域に形成される 空乏層の厚さがチャンネル領域の半導体層の膜厚よりも大きくすることも可能である
[0117] 実施例では、各トランジスタ領域の表面を（511)面とし、側面を（100) 4° off面とし た場合について説明した力 本発明は何等これに限定されることなぐ表面を（110) 面から ± 10° 以内の面としてもよいし、側面を（100)面から ± 10° 以内の面として もよい。また、表面を（100)面または（100)面から ± 10° 以内の面とし、側面を（11 0)面または（110)面から ± 10° 以内の面とした場合にも同様に適用できる。
産業上の利用可能性
[0118] 以上、 nMOSFET,pMOSFETの単体トランジスタ及びこれらのトランジスタによつ て構成された CMOS回路について説明した力 本発明はこれに限定されることなく、 各種の素子並びに電子回路にも適用できる。

Claims

請求の範囲
[1] チャンネル領域表面の平坦度を、ソースからドレインに向力う方向での長さ 2nmに おけるピーク 'トウ'バレイが 0. 3nm以下となるようにしたことを特徴とする半導体装置
[2] チャンネル領域表面の平坦度を、ソースからドレインに向力う方向での長さ 2nmに おけるピーク ·トウ'バレイが 0. 16nm以下となるようにしたことを特徴とする請求項 1に 記載の半導体装置。
[3] 前記チャンネル領域の両端にソース領域及びドレイン領域を備え、前記ソース領域 及びドレイン領域の少なくとも一つに電気的に接続する電極を備え、前記電極から前 記チャンネル領域までの抵抗を 1. 5 Ω · m以下としたことを特徴とする請求項 1また は 2に記載の半導体装置。
[4] チャンネル領域とその両端にソース領域及びドレイン領域を備え、前記ソース領域 及びドレイン領域の少なくとも一つに電気的に接続する電極を備え、前記電極から前 記チャンネル領域までの抵抗を 4 Ω · μ m以下としたことを特徴とする半導体装置。
[5] 前記抵抗を 1 Ω · μ m以下としたことを特徴とする請求項 4に記載の半導体装置。
[6] 前記抵抗が、前記電極と前記ソース領域及びドレイン領域の少なくとも一つとの接 触部の接触抵抗及び該接触部カゝら前記チャンネル領域までの前記ソース領域及び ドレイン領域の前記少なくとも一つの内部直列抵抗を含み、前記接触抵抗を 1 X 10" 1ΰ Ω cm2以下としたことを特徴とする請求項 4に記載の半導体装置。
[7] 前記電極の少なくとも前記接触部を金属シリサイドとし、該金属シリサイドと前記ソ ース領域及びドレイン領域の前記一つとの仕事関数の差が 0. 32eV程度以下となる ように前記金属シリサイドを構成する金属を選ぶことを特徴とする請求項 6に記載の 半導体装置。 体装置において、
前記 nチャンネルトランジスタのソース ·ドレイン領域とそれぞれ接する第 1の電極の 少なくとも接触部を第 1の金属シリサイドで構成し、前記 pチャンネルトランジスタのソ ース'ドレイン領域とそれぞれ接する第 2の電極の少なくとも接触部を前記第 1の金属 シリサイドとは異なる第 2の金属シリサイドで構成したことを特徴とする半導体装置。
[9] 前記第 1の金属シリサイドをその仕事関数が— 4. 37eV以上になるような材料で構 成し、前記第 2の金属シリサイドをその仕事関数が— 4. 85eV以下になるような材料 で構成したことを特徴とする請求項 8記載の半導体装置。
[10] 前記 nチャンネルトランジスタ及び前記 pチャンネルトランジスタのチャンネル領域の 表面を、各トランジスタのソースからドレインに向力う方向での長さ 2nmにおけるピー ク'トウ'バレイが 0. 3nm以下であるような平坦度にしたことを特徴とする請求項 8また は 9に記載の半導体装置。
[11] 前記ソース領域、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の 仕事関数との差が 0. 32eV以下であるような金属または金属半導体化合物で構成し たことを特徴とする請求項 1又は 4に記載の半導体装置。
[12] 前記チャンネル領域を n型シリコンで構成すると共に、前記ソース領域、ドレイン領 域を、その仕事関数が— 4. 37eV以上であるような金属または金属シリサイドで構成 したことを特徴とする請求項 11に記載の半導体装置。
[13] 前記チャンネル領域を p型シリコンで構成すると共に、前記ソース領域、ドレイン領 域を、その仕事関数が— 4. 85eV以下であるような金属または金属シリサイドで構成 したことを特徴とする請求項 11に記載の半導体装置。
[14] 前記半導体装置は nチャンネルトランジスタを含み、前記 nチャンネルトランジスタの チャンネル領域の表面の少なくとも一部が（100)面または（100)面から ± 10° 以内 の面を有することを特徴とする請求項 1、 4、 8のいずれか一つに記載の半導体装置
[15] 前記半導体装置は pチャンネルトランジスタを含み、前記 pチャンネルトランジスタの チャンネル領域の表面の少なくとも一部が（110)面または（110)面から ± 10° 以内 の面を有することを特徴とする請求項 1、 4、 8のいずれか一つに記載の半導体装置
[16] 前記 nチャンネルトランジスタのチャンネル領域の表面の少なくとも一部が（100)面 または（100)面から ± 10° 以内の面及び（110)面または（110)面から ± 10° 以内 の面の少なくとも一方を有し、前記 pチャンネルトランジスタのチャンネル領域の表面 の少なくとも一部が（110)面または（110)面から ± 10° 以内の面及び（100)面また は（100)面から ± 10° 以内の面の少なくとも一方を有することを特徴とする請求項 8 又は 9に記載の半導体装置。
[17] 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置にお いて、
第 1の半導体層とその表面の少なくとも一部を覆う第 1のゲート絶縁層とを有する n チャンネルトランジスタと、第 2の半導体層とその表面の少なくとも一部を覆う第 2のゲ ート絶縁層とを有する Pチャンネルトランジスタとを有し、
前記第 1の半導体層のチャンネルを形成する第 1の領域の表面が（100)面または（ 100)面から ± 10° 以内の面及び（110)面または（110)面から ± 10° 以内の面の 少なくとも一方を有し、
前記第 2の半導体層のチャンネルを形成する第 2の領域の表面が（110)面または（ 110)面から ± 10° 以内の面及び（100)面または（100)面から ± 10° 以内の面の 少なくとも一方を有し、
前記第 1の領域及び前記第 2の領域の表面を、各領域のソースからドレインに向か う方向での長さ 2nmにおけるピーク 'トウ'バレイが 0. 3nm以下であるような平坦度と したことを特徴とする半導体装置。
[18] 前記平坦度を、 0. 16nm以下としたことを特徴とする請求項 17に記載の半導体装 置。
[19] 前記チャンネルを形成する第 1及び第 2の領域の両端にソース領域及びドレイン領 域とソース電極及びドレイン電極をそれぞれ備え、前記各電極から前記各チャンネル を形成する領域までの抵抗を 1. 5 Ω · m以下としたことを特徴とする請求項 17また は 18に記載の半導体装置。
[20] 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置にお いて、
第 1の半導体層とその表面の少なくとも一部を覆う第 1のゲート絶縁層とを有する n チャンネルトランジスタと、第 2の半導体層とその表面の少なくとも一部を覆う第 2のゲ ート絶縁層とを有する Pチャンネルトランジスタとを有し、 前記第 1の半導体層のチャンネルを形成する第 1の領域の表面が（100)面または（ 100)面から ± 10° 以内の面及び（110)面または（110)面から ± 10° 以内の面の 少なくとも一方を有し、
前記第 2の半導体層のチャンネルを形成する第 2の領域の表面が（110)面または（ 110)面から ± 10° 以内の面及び（100)面または（100)面から ± 10° 以内の面の 少なくとも一方を有し、
前記第 1の領域及び前記第 2の領域の各両端にソース領域及びドレイン領域とソー ス電極及びドレイン電極とをそれぞれ備え、
前記第 1及び第 2の領域の各々から各々の両端の前記ソース電極、ドレイン電極の 各々までの抵抗を 4 Ω · μ m以下としたことを特徴とする半導体装置。
[21] 前記第 1及び第 2の領域の表面を、各々のソース領域力 ドレイン領域に向力う方 向での長さ 2nmにおけるピーク 'トウ'バレイが 0. 3nm以下であるような平坦度にした ことを特徴とする請求項 20に記載の半導体装置。
[22] 前記第 1の領域の両端のソース電極及びドレイン電極の少なくともソース領域及び ドレイン領域とそれぞれ接する接触部を第 1の金属シリサイドで構成し、前記第 2の領 域の両端のソース電極及びドレイン電極の少なくともソース領域及びドレイン領域と それぞれ接する接触部を前記第 1の金属シリサイドとは異なる第 2の金属シリサイドで 構成したことを特徴とする請求項 17又は 20に記載の半導体装置。
[23] 前記第 1の金属シリサイドをその仕事関数が—4. 37eV以上になるような材料で構 成し、前記第 2の金属シリサイドをその仕事関数が— 4. 85eV以下になるような材料 で構成したことを特徴とする請求項 22記載の半導体装置。
[24] 前記第 1の領域の両端のソース領域及びドレイン領域をその仕事関数が—4. 37e V以上である第 1の金属または金属シリサイドで構成してソース電極及びドレイン電 極の少なくとも一部と共用せしめ、前記第 2の領域の両端のソース領域及びドレイン 領域をその仕事関数が 4. 85eV以下である第 2の金属または金属シリサイドで構 成してソース電極及びドレイン電極の少なくとも一部と共用せしめたことを特徴とする 請求項 17又は 20に記載の半導体装置。
[25] 前記第 1の半導体層のチャンネルを形成する第 1の領域の表面及び前記第 2の半 導体層のチャンネルを形成する第 2の領域の表面をともに（100)面または（100)面 から ± 10° 以内の面で構成したことを特徴とする請求項 17又は 20に記載の半導体 装置。
[26] 前記第 1の半導体層のチャンネルを形成する第 1の領域の表面及び前記第 2の半 導体層のチャンネルを形成する第 2の領域の表面をともに（110)面または（110)面 から ± 10° 以内の面で構成したことを特徴とする請求項 17又は 20に記載の半導体 装置。
[27] 前記第 1の半導体層の前記第 1の領域の上面及び前記第 2の半導体層の前記第 2 の領域の上面をともに（110)面または（110)面から ± 10° 以内の面で構成するとと もに、前記第 1の半導体層の側面の一方または両方にチャンネルを形成する第 3の 領域を設け、前記第 3の領域の表面を（100)面または（100)面から ± 10° 以内の 面を有するようにし、前記第 1の領域の上面の面積と前記第 3の領域の表面の面積と の和が前記第 2の領域の上面の面積と実質的に等しいか同等となりかつ前記 nチヤ ンネルトランジスタと前記 pチャンネルトランジスタの動作速度が実質的に等しいか同 等となるように、前記第 1の領域の上面の幅及び長さ、前記第 2の領域の上面の幅及 び長さ、ならびに前記第 3の領域の表面の高さ及び長さを定めたことを特徴とする請 求項 17又は 20に記載の半導体装置。
[28] 前記 nチャンネルトランジスタ及び前記 pチャンネルトランジスタはともにノーマリオフ であり、かつ前記 nチャンネルトランジスタ及び前記 pチャンネルトランジスタの片方を インバーシヨン型及びアキュムレーシヨン型の一方とし、他方をインバーシヨン型及び アキュムレーシヨン型の前記一方または他方としたことを特徴とする請求項 8、 17、 20 のいずれか一つに記載の半導体装置。
[29] 請求項 1、 4、 8のいずれか一つに記載の半導体装置において、前記半導体装置 はノーマリオフであり、かつインバージョン型またはアキュムレーシヨン型としたことを 特徴とする半導体装置。
[30] 請求項 1、 4、 8のいずれか一つに記載の半導体装置において、前記半導体装置を アキュムレーシヨン型のトランジスタとしたことを特徴とする半導体装置。
[31] 請求項 28に記載の半導体装置において、前記アキュムレーシヨン型としたトランジ スタのチャンネル領域を SOI層で構成するとともに、該 SOI層の厚さを、前記チャンネ ル領域のソース領域近傍における空乏層の厚さより小さくしたことを特徴とする半導 体装置。
[32] 請求項 31に記載の半導体装置において、前記アキュムレーシヨン型としたトランジ スタのゲート電圧がソース電圧と同電位の際のチャンネル領域のソース領域側端部 が空乏層で満たされるように、前記 SOI層の厚さ、前記 SOI層の不純物濃度、及び 前記チャンネル領域上のゲート電極の仕事関数を定めたことを特徴とする半導体装 置。
[33] 請求項 1又は 4に記載の半導体装置において、前記チャンネル領域上のゲート絶 縁膜が、マイクロ波励起のプラズマで形成された SiO , Si N及び金属シリコン合金
2 3 4
の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有することを特徴とする 半導体装置。
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