KR101377348B1 - 반도체 장치 - Google Patents

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다다히로 오미
아키노부 데라모토
리히토 구로다
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고에키자이단호진 고쿠사이카가쿠 신고우자이단
고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
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Abstract

차광 상태에서 질소 분위기에 있어서, 실리콘 표면을 수소 첨가 초순수로 세정함으로써, 피크 투 밸리 (P-V) 값으로 0.3㎚ 이하의 평탄도를 실현함과 함께, 전극과 실리콘 사이의 일함수차를 0.2eV 이하로 함으로써, 접촉 저항을 10-11Ω㎠ 이하를 실현할 수 있다. 이로써, 10㎓ 이상의 주파수에서 동작 가능한 반도체 장치를 얻을 수 있다.
Figure R1020097002708
실리콘, 평탄도, 동작 주파수

Description

반도체 장치{SEMICONDUCTOR DEVICE}
기술분야
본 발명은 IC, LSI 등에 널리 사용되는 M0S 형 반도체 장치에 관한 것이며, 특히 고속 반도체 장치에 관한 것이다.
배경기술
반도체 장치의 출현 이래, 반도체 장치에 대하여 가장 기술적 노력을 기울여 온 테마 중 하나가 동작 주파수 (클록 주파수) 의 향상이다. 트랜지스터의 동작 가능 주파수가 커지고 고속 동작이 가능해짐에 따라 그 적용 범위도 확대되어, 현대의 브로드 밴드·네트워크 사회의 실현과 IT 화의 발전에 기여해 왔다. 반도체 장치의 동작 주파수는 해마다 향상되어 ㎓ 의 영역까지 도달해 왔지만, 최근 그 향상의 스피드가 더디어지고 있다. 현상황에서는 동작 주파수는 3 ∼ 4㎓ 에서 정체되어 있어, 10㎓ 이상의 클록 주파수에서 동작할 수 있는 반도체 장치의 조기 실현이 요망되고 있다. 반도체 장치의 동작 주파수 향상에 관계하는 요소의 하나는 치수이다. 치수가 작을수록 그 전기 용량이 작아져, 신호 전달 속도가 증가한다.
주지하는 바와 같이 최근, 반도체 장치의 치수 축소화의 스피드가 무뎌지고 있어 동작 주파수 향상의 저해 요인이 되어 있다. 반도체 소자의 치수를 최대 한도로 작게 하고, 그것을 일정한 것으로 생각하면, 동작 주파수를 향상시키기 위 한 요소는 소자의 동작 전류이다. MOSFET 을 예로 들면, 드레인 전압을 일정하게 했을 때에, 게이트 전압에 따라 얼마나 많은 드레인 전류를 흘릴 수 있는가가, 동작 주파수를 결정하는 요소의 하나이다. 드레인 전류가 클수록 출력 용량의 충방전 시간이 짧아져, 신호의 다음단으로의 전달 속도가 빨라진다. 그러나, 소자의 치수를 극한까지 작게 하면, 현상황에서는 드레인 전류를 크게 하는 것이 곤란하고, 그것이 동작 주파수의 향상을 저해하고 있다.
상기한 바와 같이, 반도체 장치의 동작 주파수를, 예를 들어 10㎓ 정도 이상으로 하고자 해도, 극한으로까지 소형화한 트랜지스터에서는 드레인 전류의 증가가 곤란하다. 이로써, 10㎓ 정도 이상, 바람직하게는 20㎓ 정도 이상, 나아가서는 40 ∼ 60㎓ 에서도 동작 가능한 고속 반도체 장치의 실현은 지금까지 불가능하다고 여겨지고 있었다.
발명의 개시
본 발명은 10㎓ 정도 이상의 클록 주파수에서의 동작이 가능한 고속 반도체 장치를 얻는 것을 목적으로 하고 있다.
본 발명은 또한, 20㎓ 정도 이상의 클록 주파수에서의 동작이 가능한 고속 반도체 장치를 얻는 것을 목적으로 하고 있다.
본 발명은 또한, 30㎓ 정도 이상의 클록 주파수에서의 동작이 가능한 고속 반도체 장치를 얻는 것을 목적으로 하고 있다.
본 발명은 또한, 40㎓ 정도 이상의 클록 주파수에서의 동작이 가능한 고속 반도체 장치를 얻는 것을 목적으로 하고 있다.
본 발명은 또한, 60㎓ 정도의 클록 주파수에서도 동작이 가능한 고속 반도체 장치를 얻는 것을 목적으로 하고 있다.
본 발명은 또한, 일정한 드레인 전압 및 게이트 전압에 대하여 얻어지는 드레인 전류를 증대시킬 수 있는 고속 M0S 트랜지스터를 제공하는 것을 목적으로 하고 있다.
이하에, 본 발명의 실시의 양태를 열거한다.
(제 1 양태)
채널 영역 표면의 평탄도를, 소스로부터 드레인으로 향하는 방향에서의 길이 2㎚ 에 있어서의 피크 투 밸리가 0.3㎚ 이하가 되도록 한 것을 특징으로 하는 반도체 장치.
(제 2 양태)
제 1 양태의 반도체 장치에 있어서, 채널 영역 표면의 평탄도를 소스로부터 드레인으로 향하는 방향에서의 길이 2㎚ 에 있어서의 피크 투 밸리가 0.16㎚ 이하가 되도록 하였다.
(제 3 양태)
제 1 또는 제 2 양태의 반도체 장치에 있어서, 상기 채널 영역의 양단에 소스 영역 및 드레인 영역을 구비하고, 상기 소스 영역 및 드레인 영역 중 적어도 하나에 전기적으로 접속하는 전극을 구비하고, 상기 전극으로부터 상기 채널 영역까지의 저항을 1.5Ω·㎛ 이하로 하였다.
(제 4 양태)
채널 영역과 그 양단에 소스 영역 및 드레인 영역을 구비하고, 상기 소스 영역 및 드레인 영역 중 적어도 하나에 전기적으로 접속하는 전극을 구비하고, 상기 전극으로부터 상기 채널 영역까지의 저항을 4Ω·㎛ 이하로 한 것을 특징으로 하는 반도체 장치.
(제 5 양태)
제 4 양태의 반도체 장치에 있어서, 상기 저항을 1Ω·㎛ 이하로 하였다.
(제 6 양태)
제 4 양태의 반도체 장치에 있어서, 상기 저항이 상기 전극과 상기 소스 영역 및 드레인 영역 중 적어도 하나와의 접촉부의 접촉 저항 및 그 접촉부로부터 상기 채널 영역까지의 상기 소스 영역 및 드레인 영역 중 상기 적어도 하나의 내부 직렬 저항을 포함하고, 상기 접촉 저항을 1×10-10Ω㎠ 이하로 하였다.
(제 7 양태)
제 6 양태의 반도체 장치에 있어서, 상기 전극의 적어도 상기 접촉부를 금속 실리사이드로 하고, 그 금속 실리사이드와 상기 소스 영역 및 드레인 영역 중 상기 하나와의 일함수의 차가 0.32eV 정도 이하가 되도록 상기 금속 실리사이드를 구성하는 금속을 선택한다.
(제 8 양태)
적어도 1 쌍의 n 채널 트랜지스터 및 p 채널 트랜지스터를 갖는 반도체 장치에 있어서, 상기 n 채널 트랜지스터의 소스·드레인 영역과 각각 접하는 제 1 전극 의 적어도 접촉부를 제 1 금속 실리사이드로 구성하고, 상기 p 채널 트랜지스터의 소스·드레인 영역과 각각 접하는 제 2 전극의 적어도 접촉부를 상기 제 1 금속 실리사이드와는 상이한 제 2 금속 실리사이드로 구성한 것을 특징으로 하는 반도체 장치.
(제 9 양태)
제 8 양태의 반도체 장치에 있어서, 상기 제 1 금속 실리사이드를 그 일함수가 -4.37eV 이상이 되는 재료로 구성하고, 상기 제 2 금속 실리사이드를 그 일함수가 -4.85eV 이하가 되는 재료로 구성하였다.
(제 10 양태)
제 8 또는 제 9 양태의 반도체 장치에 있어서, 상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터의 채널 영역의 표면을 각 트랜지스터의 소스로부터 드레인으로 향하는 방향에서의 길이 2㎚ 에 있어서의 피크 투 밸리가 0.3㎚ 이하인 평탄도로 하였다.
(제 11 양태)
제 1 또는 제 4 양태의 반도체 장치에 있어서, 상기 소스 영역, 드레인 영역을, 그 일함수가 상기 채널 영역의 반도체의 일함수와의 차가 0.32eV 이하인 금속 또는 금속 반도체 화합물로 구성하였다.
(제 12 양태)
제 11 양태의 반도체 장치에 있어서, 상기 채널 영역을 n 형 실리콘으로 구성함과 함께, 상기 소스 영역, 드레인 영역을, 그 일함수가 -4.37eV 이상인 금속 또는 금속 실리사이드로 구성하였다.
(제 13 양태)
제 11 양태의 반도체 장치에 있어서, 상기 채널 영역을 p 형 실리콘으로 구성함과 함께, 상기 소스 영역, 드레인 영역을, 그 일함수가 -4.85eV 이하인 금속 또는 금속 실리사이드로 구성하였다.
(제 14 양태)
제 1, 제 4, 제 8 양태 중 어느 양태의 반도체 장치에 있어서, 상기 반도체 장치는 n 채널 트랜지스터를 포함하고, 상기 n 채널 트랜지스터의 채널 영역의 표면의 적어도 일부가 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 갖는다.
(제 15 양태)
제 1, 제 4, 제 8 양태 중 어느 양태의 반도체 장치에 있어서, 상기 반도체 장치는 p 채널 트랜지스터를 포함하고, 상기 p 채널 트랜지스터의 채널 영역의 표면의 적어도 일부가 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면을 갖는다.
(제 16 양태)
제 8 또는 제 9 양태의 반도체 장치에 있어서, 상기 n 채널 트랜지스터의 채널 영역의 표면의 적어도 일부가 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면 및 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면 중 적어도 일방을 갖고, 상기 p 채널 트랜지스터의 채널 영역의 표면의 적어도 일부가 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면 및 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면 중 적어도 일방을 갖는다.
(제 17 양태)
상이한 도전형의 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서, 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연층을 이용하여 n 채널 트랜지스터를 형성함과 함께 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연층을 이용하여 p 채널 트랜지스터를 형성하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면이 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면 및 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면 중 적어도 일방을 갖고, 상기 제 2 반도체층의 채널을 형성하는 제 2 영역의 표면이 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면 및 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면 중 적어도 일방을 갖고, 상기 제 1 영역 및 상기 제 2 영역의 표면을 각 영역의 소스로부터 드레인으로 향하는 방향에서의 길이 2㎚ 에 있어서의 피크 투 밸리가 0.3㎚ 이하인 평탄도로 한 것을 특징으로 하는 반도체 장치.
(제 18 양태)
제 17 양태의 반도체 장치에 있어서, 상기 평탄도를 0.16㎚ 이하로 하였다.
(제 19 양태)
제 17 또는 제 18 양태의 반도체 장치에 있어서, 상기 채널을 형성하는 제 1 및 제 2 영역의 양단에 소스 영역 및 드레인 영역과 소스 전극 및 드레인 전극을 각각 구비하고, 상기 각 전극으로부터 상기 각 채널을 형성하는 영역까지의 저항을 1.5Ω·㎛ 이하로 하였다.
(제 20 양태)
상이한 도전형의 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서, 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연층을 이용하여 n 채널 트랜지스터를 형성함과 함께 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연층을 이용하여 p 채널 트랜지스터를 형성하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면이 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면 및 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면 중 적어도 일방을 갖고, 상기 제 2 반도체층의 채널을 형성하는 제 2 영역의 표면이 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면 및 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면 중 적어도 일방을 갖고, 상기 제 1 영역 및 상기 제 2 영역의 각 양단에 소스 영역 및 드레인 영역과 소스 전극 및 드레인 전극을 각각 구비하고, 상기 제 1 및 제 2 영역의 각각으로부터 각각의 양단의 상기 소스 전극, 드레인 전극의 각각까지의 저항을 4Ω·㎛ 이하로 한 것을 특징으로 하는 반도체 장치.
(제 21 양태)
제 20 양태의 반도체 장치에 있어서, 상기 제 1 및 제 2 영역의 표면을 각각의 소스 영역으로부터 드레인 영역으로 향하는 방향에서의 길이 2㎚ 에 있어서의 피크 투 밸리가 0.3㎚ 이하인 평탄도로 하였다.
(제 22 양태)
제 17 또는 제 20 양태의 반도체 장치에 있어서, 상기 제 1 영역의 양단의 소스 전극 및 드레인 전극의 적어도 소스 영역 및 드레인 영역과 각각 접하는 접촉 부를 제 1 금속 실리사이드로 구성하고, 상기 제 2 영역의 양단의 소스 전극 및 드레인 전극의 적어도 소스 영역 및 드레인 영역과 각각 접하는 접촉부를 상기 제 1 금속 실리사이드와는 상이한 제 2 금속 실리사이드로 구성하였다.
(제 23 양태)
제 22 양태의 반도체 장치에 있어서, 상기 제 1 금속 실리사이드를 그 일함수가 -4.37eV 이상이 되는 재료로 구성하고, 상기 제 2 금속 실리사이드를 그 일함수가 -4.85eV 이하가 되는 재료로 구성하였다.
(제 24 양태)
제 17 또는 제 20 양태의 반도체 장치에 있어서, 상기 제 1 영역의 양단의 소스 영역 및 드레인 영역을 그 일함수가 -4.37eV 이상인 제 1 금속 또는 금속 실리사이드로 구성하여 소스 전극 및 드레인 전극의 적어도 일부와 공용시키고, 상기 제 2 영역의 양단의 소스 영역 및 드레인 영역을 그 일함수가 -4.85eV 이하인 제 2 금속 또는 금속 실리사이드로 구성하여 소스 전극 및 드레인 전극의 적어도 일부와 공용시켰다.
(제 25 양태)
제 17 또는 제 20 양태의 반도체 장치에 있어서, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면 및 상기 제 2 반도체층의 채널을 형성하는 제 2 영역의 표면을 모두 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면으로 구성하였다.
(제 26 양태)
제 17 또는 제 20 양태의 반도체 장치에 있어서, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면 및 상기 제 2 반도체층의 채널을 형성하는 제 2 영역의 표면을 모두 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면으로 구성하였다.
(제 27 양태)
제 17 또는 제 20 양태의 반도체 장치에 있어서, 상기 제 1 반도체층의 상기 제 1 영역의 상면 및 상기 제 2 반도체층의 상기 제 2 영역의 상면을 모두 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면으로 구성함과 함께, 상기 제 1 반도체층의 측면의 일방 또는 양방에 채널을 형성하는 제 3 영역을 형성하고, 상기 제 3 영역의 표면을 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 갖도록 하고, 상기 제 1 영역의 상면의 면적과 상기 제 3 영역의 표면의 면적의 합이 상기 제 2 영역의 상면의 면적과 실질적으로 동일하거나 동등해지고 또한 상기 n 채널 트랜지스터와 상기 p 채널 트랜지스터의 동작 속도가 실질적으로 동일하거나 동등해지도록, 상기 제 1 영역의 상면의 폭 및 길이, 상기 제 2 영역의 상면의 폭 및 길이, 그리고 상기 제 3 영역의 표면의 높이 및 길이를 정하였다.
(제 28 양태)
제 8, 제 17, 제 20 양태 중 어느 양태의 반도체 장치에 있어서, 상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터는 모두 노멀리 오프이며, 또한 상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터 중 편방을 인버전형 및 어큐뮬레이션형 중 일방으로 하고, 타방을 인버전형 및 어큐뮬레이션형 중 상기 일방 또는 타방 으로 하였다.
(제 29 양태)
제 1, 제 4, 제 8 양태 중 어느 양태의 반도체 장치에 있어서, 상기 반도체 장치는 노멀리 오프이며, 또한 인버전형 또는 어큐뮬레이션형으로 하였다.
(제 30 양태)
제 1, 제 4, 제 8 양태 중 어느 양태의 반도체 장치에 있어서, 상기 반도체 장치를 어큐뮬레이션형의 트랜지스터로 하였다.
(제 31 양태)
제 28 양태의 반도체 장치에 있어서, 상기 어큐뮬레이션형으로 한 트랜지스터의 채널 영역을 SOI 층으로 구성함과 함께, 그 SOI 층의 두께를 상기 채널 영역의 소스 영역 근방에 있어서의 공핍층의 두께보다 작게 하였다.
(제 32 양태)
제 31 양태의 반도체 장치에 있어서, 상기 어큐뮬레이션형으로 한 트랜지스터의 게이트 전압이 소스 전압과 동일 전위일 때의 채널 영역의 소스 영역측 단부가 공핍층으로 채워지도록, 상기 SOI 층의 두께, 상기 SOI 층의 불순물 농도, 및 상기 채널 영역 상의 게이트 전극의 일함수를 정하였다.
(제 33 양태)
제 1 또는 제 4 양태의 반도체 장치에 있어서, 상기 채널 영역 상의 게이트 절연막이 마이크로파 여기의 플라즈마로 형성된 SiO2, Si3N4 및 금속 실리콘 합금의 산화막, 금속 실리콘 합금의 질화막을 적어도 1 종류 함유한다.
본 발명에 의하면, 상기의 양태에 의해, 일정한 드레인 전압 및 게이트 전압에 대하여 얻어지는 드레인 전류를 증대시킬 수 있는 MOS 트랜지스터 (MOSFET) 가 얻어진다. 그 결과, 10㎓ 정도 이상의 클록 주파수에서 동작 가능한 고속 반도체 장치가 얻어진다. 또한, 본 발명의 구성을 최적 표면 방위, 어큐뮬레이션 모드, 및 삼차원 구성을 사용한 풀밸런스형 CM0S 구조의 적어도 하나에 적용함으로써 20㎓ 정도 이상, 30㎓ 정도 이상, 40㎓ 정도 이상, 나아가서는 60㎓ 정도의 클록 주파수에서도 동작 가능한 고속 반도체 장치가 얻어진다.
도면의 간단한 설명
[도 1a] 종래의 pMOSFET 의 게이트 전압 (VG) - 드레인 전류 (ID) 특성을 나타내는 그래프이다.
[도 1b] 종래의 nMOSFET 의 게이트 전압 (VG) - 드레인 전류 (ID) 특성을 나타내는 그래프이다.
[도 2] 종래의 MOSFET 의 구조를 모식적으로 나타내는 도면이다.
[도 3] 본 발명에 관련된 MOSFET 의 개략 구성을 나타내는 도면이다.
[도 4a] 본 발명에 관련된 nMOSFET 의 드레인 전류 (ID) - 게이트 전압 (VG) 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 4b] 본 발명에 관련된 nMOSFET 의 상호 컨덕턴스 (gm) - 게이트 전압 (VG) 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 5a] 본 발명에 관련된 pMOSFET 의 드레인 전류 (ID) - 게이트 전압 (VG) 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 5b] 본 발명에 관련된 pMOSFET 의 상호 컨덕턴스 (gm) - 게이트 전압 (VG) 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 6a] 본 발명에 관련된 pMOSFET 의 선형 영역에 있어서의 ID - VG 특성을 나타내는 도면이다.
[도 6b] 본 발명에 관련된 nMOSFET 의 선형 영역에 있어서의 ID - VG 특성을 나타내는 도면이다.
[도 6c] 본 발명에 관련된 pMOSFET 의 선형 영역에 있어서의 gm - VG 특성을 나타내는 도면이다.
[도 6d] 본 발명에 관련된 nMOSFET 의 선형 영역에 있어서의 gm - VG 특성을 나타내는 도면이다.
[도 7a] 본 발명에 관련된 pMOSFET 의 포화 영역에 있어서의 ID - VG 특성을 나타내는 도면이다.
[도 7b] 본 발명에 관련된 nMOSFET 의 포화 영역에 있어서의 ID - VG 특성을 나타내는 도면이다.
[도 7c] 본 발명에 관련된 pMOSFET 의 포화 영역에 있어서의 gm - VG 특성을 나타내는 도면이다.
[도 7d] 본 발명에 관련된 nMOSFET 의 포화 영역에 있어서의 gm - VG 특성을 나타내는 도면이다.
[도 8a] 본 발명에 관련된 MOSFET 에 있어서의 실리콘 표면 상태를 나타내는 모식도이다.
[도 8b] 본 발명에 관련된 MOSFET 에 있어서의 실리콘 표면 상태를 나타내는 현미경 사진이다.
[도 9a] 채널 전계 (Eeff) 와 모빌리티의 관계를 나타내는 도면이다.
[도 9b] 실리콘/게이트 절연막 계면의 평탄성과 모빌리티의 관계를 나타내는 도면이다.
[도 10a] 본 발명에 관련된 nMOSFET 에 있어서의 실리콘/게이트 절연막 계면의 평탄성과 모빌리티의 관계를 나타내는 도면이다.
[도 10b] 본 발명에 관련된 pMOSFET 에 있어서의 실리콘/게이트 절연막 계면의 평탄성과 모빌리티의 관계를 나타내는 도면이다.
[도 11] 전극과 실리콘 영역 사이의 접촉 저항 (Rc) 과 일함수차의 관계를 나타내는 그래프이다.
[도 12a] MOSFET 에 의해 구성된 CMOS 회로의 구성을 나타내는 도면이다.
[도 12b] 종래예의 MOSFET 의 드레인 전압 - 드레인 전류의 특성도이다.
[도 12c] 본 발명에 의한 MOSFET 의 드레인 전압 - 드레인 전류의 특성도이다.
[도 12d] 본 발명에 의한 MOSFET 의 드레인 전압 - 드레인 전류의 특성도이다.
[도 12e] 본 발명에 의한 MOSFET 의 드레인 전압 - 드레인 전류의 특성도이다.
[도 13a] 디바이스 구조와 동작 속도의 관계를 나타내는 도면이다.
[도 13b] 종래의 CMOS 회로 및 본 발명에 관련된 CMOS 회로의 입출력 특성을 나타내는 도면이다.
[도 13c] 종래의 CMOS 회로 및 본 발명에 관련된 CMOS 회로의 입출력 특성을 나타내는 도면이다.
[도 13d] 종래의 CMOS 회로 및 본 발명에 관련된 CMOS 회로의 입출력 특성을 나타내는 도면이다.
[도 14] 본 발명의 제 1 실시예에 관련된 MOSFET 의 구성을 구체적으로 설명하는 단면도이다.
[도 15a] 본 발명의 제 2 실시예에 관련된 반도체 장치 (CMOS 회로) 의 개략 사시도이다.
[도 15b] 도 15a 에 있어서의 A-A' 선의 단면도이다.
[도 15c] 도 15a 에 있어서의 B-B' 선의 단면도를 나타낸다.
[도 16a] 본 발명의 다른 실시예에 관련된 CMOS 회로의 구성을 나타내는 도면이다.
[도 16b] 본 발명의 또 다른 실시예에 관련된 CMOS 회로의 구성을 나타내는 도면이다.
[도 16c] 본 발명의 또 다른 실시예에 관련된 CMOS 회로의 구성을 나타내는 도면이다.
발명을 실시하기 위한 최선의 형태
도 1a, 도 1b 를 참조하면, 종래의 pMOSFET, nMOSFET 에 있어서의 게이트 전압 (VG) 과 드레인 전류 (ID) 의 관계가 나타나 있다. 각 트랜지스터는 채널 영역의 실효 길이 60㎚, 실효폭 10.0㎛, 게이트 절연막 두께가 EOT 로 2.0㎚ 인 것이다. 도 1a 에는, -1.5V 및 -50㎷ 의 드레인 전압 (VD) 을 인가한 상태에 있어서의 게이트 전압 (VG) 과 드레인 전류 (ID) 의 관계가 나타나 있다. 마찬가지로, 도 1b 에는, 1.5V 및 50㎷ 의 드레인 전압 (VD) 을 인가한 경우에 있어서의 게이트 전압과 드레인 전류의 관계가 나타나 있다. 또한, 이들 도면의 세로축에 나타낸 드레인 전류 (ID) 는 절대치로 표시되어 있다. 여기서, 절대치 1.5V 의 드레인 전압 (VD) 을 가한 경우의 특성은 각 트랜지스터의 포화 영역, 즉 (VG-Vth) < VD 의 관계 (Vth 는 임계치를 나타낸다) 가 성립하는 영역에서의 특성이다. 한편, 절대치 50㎷ 의 드레인 전압 (VD) 을 가한 경우의 특성은, 각 트랜지스터의 선형 영역, 즉 (VG-Vth) > VD 의 관계가 성립하는 영역에서의 특성이다.
도 1a, 도 1b 에서도 명백하듯이, 게이트 전압 (VG) 이 0V 에 가까워지면, 드레인 전류 (ID) 는 10-6A 이하까지 저하되고 있다. 여기서, 드레인 전류 (ID) 가 10-6A 일 때의 게이트 전압 (VG) 을 임계치 전압 (Vth) 으로 하면, 도 1a 및 도 1b 에 있어서의 임계치 전압 (Vth) 은 각각 -0.372V 및 0.379V 이다. 이것은 낮은 전원 전압에서 큰 드레인 전류 (ID) 를 얻을 수 없고, 결과적으로 게이트 절연막을 얇게 할 수 없는 것을 의미하고 있다. 또한, 게이트 전압 (VG) 의 절대치를 올려 가도, 드레인 전류 (ID) 는 10-3A (선형 영역) 내지 10-2A (포화 영역) 에 서 포화되어, 그 이상 크게 할 수는 없다. 따라서, 종래의 nMOSFET 및 pMOSFET을 사용한 것에서는 저소비 전력화 및 고속화·고성능화를 기대할 수 없다. 구체적으로는, 클록 주파수는 2 ∼ 3㎓ 정도로 제한되어, 10㎓ 이상의 클록 주파수에서 동작하는 MOSFET 을 얻을 수는 없다.
도 2 를 참조하면, 종래의 MOSFET 의 구조가 개략적으로 또한 모식적으로 나타나 있다. 도 2 에 나타낸 MOSFET 은 채널 영역 (CHr), 당해 채널 영역 (CHr) 을 사이에 두도록, 그 양측에 형성된 소스 영역 (Sr) 및 드레인 영역 (Dr), 채널 영역 표면에 형성된 게이트 절연막 (Fg), 및 게이트 절연막 (Fg) 상에 형성된 게이트 전극 (Eg) 을 갖는다. 소스 영역 (Sr) 및 드레인 영역 (Dr) 의 표면에는 소스 전극 (Es) 및 드레인 전극 (Ed) 이 각각 형성되어 있다.
도시된 종래의 MOSFET 에 있어서의 채널 영역 (CHr) 의 표면, 즉 채널 영역 (CHr) 과 게이트 절연막 (Fg) 사이의 계면은, 도 2 에 있어서 채널 영역 중앙부를 확대하여 모식적으로 나타내고 있는 바와 같이, 원자적인 레벨에서는 평탄하지 않고, 피크 및 밸리 (peak-to-valley) 를 갖는 요철 형상을 갖고 있다. 소스로부터 드레인으로 향하는 방향에서의 길이 2㎚ 에 있어서의 피크 투 밸리의 값 (이하에 설명되는 본 발명에서는 「평탄도」라고 부르는 경우가 있다) 은, 도 1a, 도 1b 에 나타낸 어느 트랜지스터에 있어서도 1.5㎚ 정도이다. 이 때문에, 캐리어가 되는 전자 또는 홀은 채널 영역 (CHr) 을 채널 영역 (CHr) 과 게이트 절연막 (Fg) 사이의 계면을 따라 지그재그로 이동하여, 계면 산란의 영향을 크게 받게 된다. 캐리어의 이동도 (모빌리티) 는 포논 산란, 쿨롱 산란, 및 계면 산란이 각각 작을 수록 커진다. 포논 산란 및 쿨롱 산란은 채널 표면의 면 방위를 최적화함으로써 {즉, nMOSFET 에서는 (100) 면 등, pMOSFET 에서는 (110) 면이나 (551) 면} 작게 할 수 있지만, 계면 산란을 작게 하는 것은 종래 불가능하다고 여겨지고 있었다.
또한, 도시된 예에서는, 소스 전극 (Es) 과 소스 영역 (Sr) 사이의 접촉 저항이 Rc 로 표시되어 있고, 소스 영역 (Sr) 과 채널 영역 (CHr) 사이의 소스 영역내부 저항이 Rn+ (또는 Rp+) 에 의해 표시되어 있다. 이것은, 드레인 영역 (Dr) 과 드레인 전극 (Ed) 사이, 드레인 영역 (Dr) 과 채널 영역 (CHr) 사이에 있어서도 동일하다.
도 2 에 나타낸 MOSFET 의 진성 상호 컨덕턴스를 gmi 로 표시하는 것으로 하면, 진성 상호 컨덕턴스 (gmi) 는 다음 식 (1) 로 나타낼 수 있다.
gmi=(μeff×W)(Vg-Vth)/(L×Tox/εox) (1)
단, μeff 는 실효 이동도, W 는 채널폭, L 은 채널 길이, Tox 는 실효 게이트 절연막 두께, εox 는 게이트 절연막의 유전율이다.
한편, 도 2 에 나타내는 바와 같이, 접촉 저항 (Rc) 및 영역 저항 (Rn+) (또는 Rp+) 의 합을 직렬 저항 (Rs) 에 의해 나타내는 것으로 하면, 도 2 에 나타낸 MOSFET 의 실효적인 상호 컨덕턴스 (gmeff) 는 다음 식 (2) 로 나타낼 수 있다.
gmeff=gmi/(1+Rs·gmi) (2)
따라서, 실효적인 상호 컨덕턴스 (gmeff) 를 크게 하기 위해서는 진성 상호 컨덕턴스 (gmi) 를 크게 하는 것은 물론, 직렬 저항 (Rs) 을 가능한 한 작게 할 필 요가 있는 것을 알 수 있다.
또한, 도면에 나타낸 MOSFET 을 포함한 CMOS 회로 (도 12a 참조) 에 있어서의 소스, 드레인 사이의 용량을 CL 로 하면, 당해 CM0S 회로에 있어서의 동작의 지연 시간 τ 는 다음의 식 (3) 으로 표시된다.
τ=CL/gmeff=CL(1+Rs·gmi)/gmi (3)
식 (3) 으로부터, MOSFET 의 고속화를 위해서는, 진성 상호 컨덕턴스 (gmi) 를 크게 하는 것, 소스, 드레인 사이의 용량 (CL), 직렬 저항 (Rs) 을 작게 하면 되는 것을 알 수 있다.
한편, 식 (1) 에 나타낸 실효 이동도 (μeff) 는 다음 식 (4) 로 나타낼 수 있다.
(1/μeff)=(1/μc)+(1/μp)+(1/μr) (4)
단, μc 는 쿨롱 산란, μp 는 포논 산란, μr 은 계면 산란에 의한 채널 영역에 있어서의 캐리어의 이동도이다.
식 (1) 로부터, 실효 이동도 (μeff) 를 크게 하면 진성 상호 컨덕턴스 (gmi) 를 크게 할 수 있지만, 진성 상호 컨덕턴스 (gmi) 를 크게 하려면, 채널 영역에 있어서의 캐리어의 이동도 (μr) 를 크게 하면 된다.
본 발명자들의 연구에 의하면, μr 을 크게 하기 위해서는, 채널 영역 표면, 즉 채널 영역과 게이트 절연막 사이의 계면을 원자 레벨에서 평탄화하면 되는 것으로 판명되었다. 특히, 피크 투 밸리 (P-V) 값으로 0.3㎚ 이하인 평탄도를 얻을 수 있으면, MOSFET 의 실효 이동도 (μeff) 는 대폭 개선할 수 있는 것을 알게 되 었다.
또한, 도 1a, 도 1b 에 특성이 나타난 어느 트랜지스터에 있어서도 접촉 저항 (Rc) 은 1×10-8Ω㎠ 정도이며, 그 결과 직렬 저항 (Rs) 은 100Ω·㎛ 정도이다.
본 발명에서는 접촉 저항을 1×10-10Ω㎠ 정도 이하, 바람직하게는 1×10-11Ω㎠ 이하로 작게 할 수 있으면, 실효적인 상호 컨덕턴스 (gmeff) 를 크게 할 수 있는 것도 판명되었다. 이 경우, 직렬 저항 (Rs) 중, 영역 저항 Rn+ (또는 Rp+) 는 종래, 접촉 저항 (Rc) 이 지나치게 커 그에 비교하여 영향은 무시할 수 있을 정도였다. 그러나, 본 발명에서는 접촉 저항 (Rc) 을 작게 함으로써 영역 저항 Rn+ (또는 Rp+) 의 영향도 무시할 수 없게 되기 때문에, 이것을 4Ω·㎛ 이하, 바람직하게는 1.5Ω·㎛ 이하, 더욱 바람직하게는 1Ω·㎛ 이하로 함으로써, MOSFET 의 실효적인 상호 컨덕턴스 (gmeff) 를 극적으로 개선할 수 있는 것도 알게 되었다.
도 3 을 참조하여, 상기한 견지에 근거하는, 본 발명에 관련된 고속 반도체 장치의 원리적인 구성을 설명한다. 즉, 도 3 에서는, 채널 영역 (CHr) 과 게이트 절연막 (Fg) 사이의 계면이 원자 레벨에서 평탄, 즉 평탄도가 0.3㎚ 이하, 바람직하게는 0.16㎚ 이하이다. 이와 같은 구성을 갖는 MOSFET 에서는, 캐리어 (전자 또는 홀) 는 채널 영역 표면의 계면 산란에 영향을 받지 않고 직선적으로 흐를 수 있다. 이 때문에, 도 2 에서 설명한 바와 같이, 캐리어가 지그재그로 흐르는 경우와 비교하여, 캐리어의 이동도는 현저히 높아진다.
또한, 도 3 에 나타내는 전극 구조에 있어서는, 소스 영역 (Sr) 및 드레인 영역 (Dr) 내에 전극 영역을 부분적으로 매립하는 등에 의해 소스 영역 (Sr) 및 드레인 영역 (Dr) 의 전극 접촉부로부터 채널 영역 (CHr) 까지의 길이를 극소로 한 구성을 갖는다. 이로써 영역 저항 (Rn+ 또는 Rp+) 을 감소시키고 있을 뿐만 아니라, 전극과 소스 영역, 전극과 드레인 영역의 접촉 저항 (Rc) 을, 이하에 설명하는 바와 같이 소스 영역, 드레인 영역을 형성하는 n+ 또는 p+ 실리콘 영역의 일함수를 고려하여 전극 재료를 선정함으로써, 10-11Ω㎠ 이하로 하고 있다. 따라서, 실효적인 상호 컨덕턴스 (gmeff) 를 매우 크게 할 수 있다.
도 4a, 도 4b 는, 도 1b 의 특성도에 나타낸 치수를 갖는 n 채널 트랜지스터의 선형 영역에 있어서의 드레인 전류 (ID) - 게이트 전압 (VG) 특성, 상호 컨덕턴스 (gm) - 게이트 전압 (VG) 특성의 시뮬레이션 결과를 각각 나타내고 있다. 도 4a 에 있어서 굵은 실선으로 나타낸 종래예 (conventional) 는, 도 1b 의 VD=50㎷ 인 경우에 상당한다. 단, 도 1b 에서는 세로축이 로그 표시이지만, 도 4a, 도 4b, 도 5a, 도 5b 에서는 세로축은 리니어 표시이다. 도 4a 에서는, 곡선 (C1) 은 채널 영역 표면의 평탄도를 극한까지 (P-V 값으로 0.13㎚) 개선한 경우에 있어서의 특성을 나타내고, 곡선 (C2) 은 소스측의 직렬 저항 (Rs), 드레인측의 직렬 저항 (Rd) 을 개선하여 제로로 한 경우의 특성을 나타내고 있다. 양 곡선 (C1, C2) 은 굵은 실선으로 나타낸 종래의 nMOSFET 의 특성 곡선과 비교하여, 각각 드레인 전류 (ID) 를 극적으로 크게 할 수 있는 것을 나타내고 있다. 또한, 곡 선 (C3) 으로 나타내는 바와 같이, 소스 직렬 저항 (Rs), 드레인 직렬 저항 (Rd) 을 실질적으로 제로로 함과 함께, 채널 영역 표면의 평탄도를 극한까지 개선하면, 드레인 전류 (ID) - 게이트 전압 (VG) 특성의 개선을 상승적으로 높일 수 있다. 즉, 직렬 저항 삭감 및 표면 평탄도 개선의 적어도 일방에 의해, 드레인 전류 (ID) 를 극적으로 크게 할 수 있고, 양방을 채용하면 효과를 상승적으로 높일 수 있다.
도 4b 에 나타낸 상호 컨덕턴스 (gm) - 게이트 전압 (VG) 특성에 있어서도, 굵은 실선으로 나타낸 종래의 nMOSFET 과 비교하여, 곡선 (C11) 으로 나타내는 바와 같이, 채널 영역 표면의 평탄도를 극한까지 개선한 nMOSFET 은 상호 컨덕턴스 (gm) 를 극적으로 크게 할 수 있다. 또한, 곡선 (C12) 으로 나타내는 바와 같이, 직렬 저항 (Rs, Rd) 을 실질적으로 제로로 함으로써, 종래의 nMOSFET 보다 상호 컨덕턴스 (gm) 를 크게 할 수 있다. 또한, 평탄도 및 직렬 저항의 쌍방을 작게 한 경우, 상승 효과에 의해, 곡선 (C13) 으로 나타내는 바와 같이 상호 컨덕턴스 (gm) 를 매우 크게 할 수 있다.
도 5a, 도 5b 는, 도 1a 의 특성도에 나타낸 치수를 갖는 pMOSFET 의 선형 영역의 특성에 대하여 시뮬레이션을 실시한 결과를 나타낸다. 도 5a 는 드레인 전류 (ID) - 게이트 전압 (VG) 특성이며, 도 5b 는 상호 컨덕턴스 (gm) - 게이트 전압 (VG) 특성이다. 도 5a 에 있어서, 곡선 (C21) 은 채널 영역 표면의 평탄도를 작게 한 경우의 특성을 나타내고, 곡선 (C22) 은 직렬 저항 (Rs, Rd) 을 작게 한 경우의 특성을 나타낸다. 어느 경우에도, 굵은 실선으로 나타내는 종래의 MOSFET 의 특성 (도 1a 의 VD=-50㎷ 인 경우에 상당한다) 과 비교하여 개선되어 있음을 알 수 있다. 또한, 곡선 (C23) 에 나타내는 바와 같이, 평탄도 및 직렬 저항 (Rs, Rd) 을 작게 하면, 드레인 전류 (ID) 를 보다 크게 할 수 있다. 또한, (110) 면을 사용한 경우, 곡선 (C24) 로 나타내는 바와 같이, 드레인 전류 (ID) 를 현저히 개선할 수 있다.
도 5b 에 나타내는 상호 컨덕턴스 (gm) - 게이트 전압 (VG) 특성에 있어서도, 평탄도 및 직렬 저항 (Rs, Rd) 을 개별적으로 각각 작게 함으로써, 곡선 (C21a, C22a) 에 나타내는 바와 같이, 굵은 실선으로 나타내는 종래의 pMOSFET 과 비교하여, 상호 컨덕턴스 (gm) 를 크게 할 수 있다. 또한, 평탄도 및 직렬 저항의 쌍방을 작게 한 경우에는, 곡선 (C23a) 에 나타내는 바와 같이, 상호 컨덕턴스 (gm) 를 보다 크게 할 수 있다. 또한, 곡선 (C24a) 에 나타내는 바와 같이, 평탄도 및 직렬 저항의 쌍방을 개선한 (110) 면을 사용한 pMOSFET 에서는, 상호 컨덕턴스 (gm) 를 현저히 개선할 수 있다.
도 6a ∼ 도 6d, 도 7a ∼ 도 7d 는 트랜지스터를 보다 소형화한 경우의 선형 영역 및 포화 영역에 있어서의 특성을 나타낸다. 여기서의 트랜지스터는 게이트 절연막의 두께가 EOT 로 1.0㎚, 게이트 길이가 45㎚ (실효 길이 29㎚) 이다. 도 6a, 도 6c, 도 7a, 도 7c 는 채널 표면이 (551) 면의 p 채널 트랜지스터의 VG - ID 특성 및 VG - gm 특성이다. 도 6b, 도 6d, 도 7b, 도 7d 는 채널 표면이 (100) 면의 n 채널 트랜지스터의 VG - ID 특성 및 VG - gm 특성이다. 도 6a ∼ 도 6d, 도 7a ∼ 도 7d 모두 채널 영역 표면의 평탄도 및 직렬 저항 (Rs, Rd) 을 개별적으로 각각 작게 함으로써, 종래의 pMOSFET, nMOSFET 과 비교하여, 드레인 전류 (ID) 및 상호 컨덕턴스 (gm) 를 보다 크게 할 수 있다. 또한, 평탄도 및 직렬 저항 (Rs, Rd) 의 쌍방을 작게 한 경우에는, 드레인 전류 (ID) 및 상호 컨덕턴스 (gm) 를 보다 상승적으로 크게 할 수 있는 것을 나타내고 있다.
상기한 채널 영역 표면의 평탄도를 얻기 위한 공정에 대하여 설명한다. 실리콘 기판의 표면을 평탄화하는 수법으로서, 무알칼리 세정 및/또는 희생 산화막의 사용으로 평탄화하는 수법이 있다. 이와 같은 평탄화 수법으로서, 일본 공개특허공보 2004-200672호 공보에 기재된 수법을 적용한 경우, 실리콘 기판의 표면의 평균 거칠기 (Ra) 를 0.15㎚ 이하로 할 수 있다. 그러나, 이 수법에 의해 얻어진 평균 거칠기 (Ra) 로 0.15㎚ 이하인 표면에 있어서의 피크 투 밸리 (P-V) 값은 통상 1.0㎚ 정도, 기껏해야 0.6 ∼ 0.9㎚ 이다. 이 정도의 평탄도에서는 드레인 전류 (ID) 및 상호 컨덕턴스 (gm) 의 개선은 곤란하다.
본 발명자들은, 상기한 사실을 고려하여, 추가로 피크 투 밸리 (P-V) 값을 작게 하는 수법을 연구한 결과, 이하를 확인할 수 있었다. 산소의 함유량을 1ppb 이하로 한 수소 첨가 초순수에 IPA 를 30% 첨가한 세정액을 이용하여, 질소 분위기 (산소 함유량 1ppb 이하) 에서 게다가 차광한 상태에서 표면의 세정을 행하고, 또한 등방성 산화 또는 질화 (고밀도 플라즈마를 사용한 산소 라디칼 또는 질소 라디칼에 의한 산화 또는 질화) 로 게이트 절연막을 형성하였다. 그 결과, 피크 투 밸리 (P-V) 값을 0.16㎚ 정도 이하로 할 수 있어, 도 8b 에 나타내는 바와 같이 평탄의 한계인 원자 1 개분의 단차 (0.13㎚) 정도까지 계면의 평탄도를 높일 수 있었다. 또한, 차광한 상태, 또한 산소가 없는 상태에서 IPA 첨가 세정액으로 세정하면, 알칼리가 존재해도 평탄도를 극한까지 높일 수 있는 것으로 판명되었다. 또한, (100) 면으로부터 4 도 오프한 면에서 표면 평탄화가 용이한 것, (551) 면 즉 (110) 면으로부터 8 도 오프한 면에서 광과 산소가 없으면 평탄화되기 쉬운 것으로 판명되었다.
도 8a, 도 8b 는 평탄의 한계인 원자 1 개분의 단차 (0.13㎚) 를 갖는 실리콘 표면의 모식도 및 표면 사진이 나타나 있다. 도 8a 에는, (100) 면으로부터 4 도 오프한 면의 측면이 나타나 있고, 산소 원자 1 개분의 단차를 갖는 폭 20Å 의 테라스 상에 8 개의 원자가 표면에 배열되어 있다. 또한, 도 8a 에는 (551) 면, 즉 (110) 면으로부터 8 도 오프한 면 상의 원자 배열도 나타나 있고, 원자 1 개분에 상당하는 단차의 평탄도임을 알 수 있다. 도 8b 는 (100) 면으로부터 4 도 오프한 면에서의 테라스 형상 표면을 나타낸다. 소스 방향·드레인 방향을 테라스를 따른 방향으로 하면, 평탄면 이용의 효과가 보다 높아진다.
여기서 도 9a, 도 10a, 도 10b 를 참조하면, 캐리어 이동도의 포논 산란에 의한 영향 (점선을 참조), 쿨롱 산란에 의한 영향 (일점쇄선을 참조) 및 계면 산란에 의한 영향 (이점쇄선을 참조) 이 이동도의 채널 전계 (Eeff) 의 함수로서 나타나 있다. 도 9a, 도 10a 는 (100) 면의 nMOSFET 의 경우이다 (세로축의 축척이 상이하다). 이것을 참조하면 표면 평탄도가 극한치 (Δ=0.13㎚) 인 경우 (∧는 소스-드레인 방향에서의 채널의 길이를 나타내고, 그 길이에 있어서의 (P-V) 값이 Δ 값이다) 에는 실질적으로 포논 산란의 영향만으로 캐리어 이동도가 정해지지만, 표면 평탄도가 피크 투 밸리 (P-V) 값으로 1.0㎚ 이면 (게다가 길이는 0.73㎚) 이동도가 대폭 열화되는 것을 알 수 있다. 이 열화의 정도를 전계 (Eff) 가 1.5㎷/㎝ 인 경우에 대하여 나타낸 것이 도 9b 이다. 도 9b 에 나타내는 바와 같이, 평탄도가 0.16㎚ 이하이면 열화는 10% 이하이며, 0.30㎚ 이하이면 30% 이하이므로, 본 발명의 표면 평탄도를 0.30㎚ 이하라고 정하였다. 또한, 도 10b 는, pMOSFET 의 경우 표면이 (100) 면이어도 표면 평탄화에 의한 캐리어 이동도의 개선 효과가 큰 것, 표면을 (551) 면으로 하면 쿨롱 산란의 영향이 저감되어 캐리어 이동도가 한층 커지는 것을 나타내고 있다.
다음으로, 직렬 저항 저감에 대하여 상세하게 설명한다. 종래의 반도체 장치에서는, nMOSFET 및 pMOSFET 의 쌍방에 동일한 금속 실리사이드 (예를 들어, TiSi) 가 전극 재료로서 이용되고 있다. 이 전극 재료의 일함수는 -4.6eV 정도이다. 그 이유는, 종래의 nMOSFET 의 소스 영역·드레인 영역의 n+ 영역을 형성하는 실리콘의 전도대 (-4.05eV) 와 금지대 (-5.15eV) 의 레벨차는 1.1eV 이며, 이 경우에 있어서의 실리콘의 전도체와 전극 재료 사이의 일함수차 (배리어 하이트) qΦBN 은 0.55eV 이다. 마찬가지로, 종래의 pMOSFET 의 소스 영역·드레인 영역의 p+ 영역을 형성하는 실리콘에 있어서, 실리콘의 전도대와 전극 재료 사이의 일함수차 (배리어 하이트) qΦBP 도 0.55eV 이다. 이와 같이 양방에서의 배리어 하이트를 거의 동일하게 함으로써, 양 트랜지스터에서의 접촉 저항을 동일하게 하고 있다. 이 결과, 접촉 저항 (Rc) 이 1×10-8Ω㎠ 정도나 되고, 직렬 저항 (Rs) 은 100Ω·㎛ 로 되어 있다.
본 발명에서는, n 채널 트랜지스터, p 채널 트랜지스터 중 어느 것이라도, 소스 영역·드레인 영역과의 배리어 하이트가 0.32eV 이하, 바람직하게는 0.2eV 이하가 되는 전극 재료를 사용한다. 즉, n+ 실리콘 영역과 전극 사이의 배리어 하이트 qΦBN 이 0.32eV 이하, 바람직하게는 0.2eV 보다 작아지는 재료에 의해 전극을 구성함과 함께, p+ 실리콘 영역과 전극 사이의 배리어 하이트 qΦBP 도 0.32eV 이하, 바람직하게는 0.2eV 보다 작아지는 재료에 의해 전극을 구성함으로써, 전술한 직렬 저항 (Rs, Rd) 을 작게 할 수 있다. 이 경우, n+ 실리콘 영역과 접촉하는 전극의 재료는 p+ 실리콘 영역과 접촉하는 전극의 재료와 상이한 것을 사용할 필요가 있다.
이 때문에, 본 발명에 관련된 반도체 장치에 있어서는, n+ 실리콘 영역과 p+ 실리콘 영역에 있어서, 상이한 금속 또는 금속 실리사이드를 사용한다. 구체적으로는, nMOSFET 에서는, 일함수가 -4.37eV (바람직하게는 -4.25eV) 이상이 되는 금속 또는 금속 실리사이드, 예를 들어 Er, Mg, Mn, Cd, Hf, Y, Zr 등 또는 이들의 실리사이드를 이용하여 전극을 형성한다. 한편, pMOSFET 에서는, 일함수가 -4.85eV (바람직하게는 -4.95eV) 이하가 되는 금속 또는 금속 실리사이드, 예를 들어 Pd, Pt, Co, Ni, Ir 등 또는 이들의 실리사이드를 이용하여 전극을 형성한다. 이와 같은 재료를 이용하여 전극을 형성함으로써, 접촉 저항 (Rc) 을 1×10-10Ω ㎠ 이하, 바람직하게는, 1×10-11Ω㎠ 이하로 할 수 있다.
도 11 을 참조하면, 접촉 저항 (Rc) 과, 전극-실리콘 영역간의 일함수차와의 관계가 나타나 있다. 도 11 로부터도 명백하듯이, 전극-실리콘 영역간의 일함수차가 0.5eV 일 때에는, 접촉 저항 (Rc) 은 10-8Ω㎠ 정도이다. 이와 같이, 접촉 저항 (Rc) 이 크면, 전술한 바와 같이, MOSFET 의 드레인 전류 (ID) 및 상호 컨덕턴스 (gm) 를 개선할 수 없다.
한편, 본 발명자들의 연구에 의하면, 상기한 전극-실리콘 영역간의 일함수차를 0.32eV 이하로 하면, 접촉 저항 (Rc) 을 10-10Ω㎠ 이하로 할 수 있고, 바람직하게는 일함수차를 0.2eV 이하로 하면, 접촉 저항 (Rc) 을 10-11Ω㎠ 이하로 할 수 있다. 결과적으로, MOSFET 의 특성을 개선할 수 있는 것은 전술한 바와 같다. 본 발명자들은, 일함수차를 0.32eV 이하로 하기 위하여, n+ 실리콘 영역, p+ 실리콘 영역과 접촉하는 전극에 서로 상이한 금속을 사용함으로써, 일함수차를 0.32eV 이하로 할 수 있는 것을 확인하였다.
따라서, n+ 실리콘 영역과 접촉하는 전극의 전극 재료로서는, -4.05eV 에 가까운 일함수를 갖는 재료, 즉 Er (-3.2eV), Mg (-3.7eV), Mn (-4.1eV), Cd (-4.3eV), Hf (-3.9eV), Y (-3.1eV), Zr (-4.1eV) 를 사용하면, 상기한 일함수차를 달성할 수 있다. 한편, p+ 실리콘 영역과 접촉하는 전극의 전극 재료로서는, -5.15eV 에 가까운 일함수를 갖는 재료, 즉 Pd (-5.2eV), Pt (-5.6eV), Co (- 5.0eV), Ni (-5.2eV), Ir (-5.3eV) 를 사용하면, 0.2eV 이하의 일함수차를 실현할 수 있다.
직렬 저항에 대해서는, 접촉 저항을 상기와 같이 10-10Ω㎠ 이하, 바람직하게는 10-11Ω㎠ 이하로 함으로써 대폭 저감할 수 있고, 소스 영역·드레인 영역의 내부 저항과 합하여, 바람직하게는 1Ω·㎛ 로 할 수 있다. 여기서, 직렬 저항을 제로로 한 이상적인 경우와 비교하여, 직렬 저항이 1.5Ω·㎛ 이하이면, 상호 컨덕턴스 (gm) 의 열화는 1% 이하로 무시할 수 있는 정도이다. 따라서, 직렬 저항은 1.5Ω·㎛ 이하로 정했지만, 다른 조건에 의해서는 4Ω·㎛ 이하로 하면 된다.
또한, 소스 영역·드레인 영역을 반도체로 구성하지 않고, 채널 영역의 반도체와의 일함수차가 0.32eV 이하, 바람직하게는 0.2eV 이하인 금속 또는 금속 실리사이드로 구성해도 된다. 이 경우의 재료로서는 상기 서술한 것과 동일하게 선정하면 된다. 그 결과, 소스 영역·드레인 영역의 내부 저항이 없어져, 직렬 저항을 보다 저감시킬 수 있다.
도 12a 를 참조하면, nMOSFET 및 pMOSFET에 의해 구성된 CMOS 회로, 즉 인버터 회로가 나타나 있다. 여기서, 도 12a 에 나타낸 nMOSFET 및 pMOSFET 이 모두 (100) 면 상에 형성된 종래 구조의 것인 경우에는, 도 12b 에 나타내는 바와 같이, 드레인 전류는 작고, 특히 pMOSFET 에서는 매우 작아 양자 언밸런스이다. 이 경우, pMOSFET 의 전류 구동 능력이 nMOSFET 의 전류 구동 능력의 약 30% 이므로, 도 12a 에 나타낸 게이트를 구성할 때에는 pMOSFET 의 사이즈를 그만큼 크게 하고 있다.
도 12a 에 나타낸 nMOSFET 및 pMOSFET 이 모두 (100) 면 상에 형성되지만, 본 발명에 의해 채널 영역 표면, 즉 게이트 절연막과의 사이의 계면에 있어서의 평탄도를 개선함과 함께, 10-11Ω㎠ 이하의 직렬 저항을 갖는 트랜지스터로 한 경우에는, 도 12c 에 나타내는 바와 같이, 양 트랜지스터의 드레인 전류는 비약적으로 증대된다. 이 경우에도, pMOSFET 의 전류 구동 능력은 nMOSFET 의 전류 구동 능력의 약 30% 이므로, 도 12a 에 나타낸 게이트를 구성할 때에는 pMOSFET 의 사이즈를 그만큼 크게 하고 있다.
다음으로, 도 12a 에 나타낸 nMOSFET 및 pMOSFET 을 모두 (551) 면 상에 형성하고, 또한 본 발명에 의해 채널 영역 표면, 즉 게이트 절연막과의 사이의 계면에 있어서의 평탄도를 개선함과 함께, 10-11Ω㎠ 이하의 직렬 저항을 갖는 트랜지스터로 한 경우에는, 도 12d 에 나타내는 바와 같이, 양 트랜지스터, 특히 pMOSFET 의 드레인 전류는 비약적으로 증대된다. nMOSFET 에서는 도 12c 의 경우와 비교하여 전류 구동 능력은 약 60% 이지만, 그래도 종래 구조 (도 12b 참조) 보다 증대되어 있다. 이 경우, nMOSFET 의 전류 구동 능력이 pMOSFET 의 전류 구동 능력의 약 60% 이므로, 도 12a 에 나타낸 게이트를 구성할 때에는 nMOSFET 의 사이즈를 그것에 알맞을 만큼 크게 하고 있다.
도 12a 에 나타낸 nMOSFET 및 pMOSFET 을 도 15a ∼ 도 15c 의 실시예와 같이, 모두 (551) 면 상에 형성하면서 nMOSFET 을 (100) 면도 사용한 삼차원 구조로 하여 양 트랜지스터의 면적·전류 구동 능력을 완전히 밸런스시키고, 또한 본 발명에 의해 채널 영역 표면에 있어서의 평탄도를 개선함과 함께, 10-11Ω㎠ 이하의 직렬 저항을 갖는 트랜지스터로 한 경우에는, 도 12e 에 나타내는 바와 같이, 양 트랜지스터의 드레인 전류는 밸런스되면서 비약적으로 증대된다. 또한, 상기와 같이 양 트랜지스터의 면적·전류 구동 능력을 완전하게 밸런스시킨 CM0S 회로는 밸런스된 CM0S 회로라 불린다. 서로 동일한 특성을 갖는 nMOSFET 및 pMOSFET 에 대해서는, 일본 특허출원 2005-369170호 명세서에 있어서 상세히 서술되어 있으므로, 여기서는 설명을 생략한다.
도 13a 를 참조하면, 도 12b 에서 설명한 구성을 갖는 CMOS 게이트에서는 동작 가능한 클록 주파수는 기껏해야 5㎓ 까지이다. 그러나, 도 12c 에서 설명한 본 발명에 의한 구성을 갖는 CMOS 게이트에서는 동작 가능한 클록 주파수는 10㎓ 까지 확대된다. 또한 도 12d 에서 설명한 본 발명에 의한 구성을 갖는 CMOS 게이트에서는 동작 가능한 클록 주파수는 20㎓ 까지 확대된다. 또한, 도 12e 에서 설명한 본 발명에 의한 구성을 갖는 CMOS 게이트에서는 동작 가능한 클록 주파수는 30㎓ 까지 확대된다. 이들 예는 모두 인버전 (inversion) 모드의 트랜지스터를 이용하고 있지만, 어큐뮬레이션 (accumulation) 모드의 트랜지스터로 하면, 본 발명에 의한 구성을 갖는 CM0S 게이트의 동작 가능 클록 주파수는 각각 20㎓, 40㎓, 60㎓ 까지 확대된다.
도 13b 를 참조하면, 상기한 밸런스된 CMOS 회로 및 종래의 CMOS 회로를 10 ㎓ 의 클록으로 구동한 경우의 입출력 특성이 나타나 있다. 도 13b 에서는, 입력 신호를 파선으로 나타내고, 밸런스된 CMOS 회로의 출력 신호를 e, 종래의 CMOS 회로 (도 12b 에서 설명한 구성을 갖는 CMOS 회로) 의 출력 신호를 b, 도 12d 에서 설명한 구성을 갖는 CM0S 회로의 출력 신호를 d 로 각각 나타내고 있다. 또한, 회로를 구성하는 각 M0SFET 은, 65㎚ 의 채널 길이 L (실효 채널 길이 Lee=38㎚), 채널폭 1.0㎚, 실효 절연막 두께 (EOT) 1.20㎚ 의 사이즈를 갖고, 전원 전압 (VDD) 이 1.20V 인 경우의 특성이 나타나 있다. 도 13b 와 같이, 10㎓ 정도의 주파수의 클록이 주어져 있는 경우, 종래의 CM0S 회로의 출력 신호 b는 상당히 지연을 나타내고 있다.
도 13c 에는, 상기한 3 개의 CMOS 회로에 40㎓ 의 클록 신호가 각각 입력 신호로서 주어진 경우의 입출력 특성이 각각 나타나 있다. 도 13c 로부터도 명백하듯이, 종래의 CM0S 회로의 출력 신호 b 는 입력 신호에 대하여 대폭 지연되고, 또한, 그 진폭도 크게 저하되어 있어 사용에 견딜 수 없음을 알 수 있다. 한편, 밸런스된 CMOS 회로는 출력 신호 e 로부터도 알 수 있듯이, 클록 주파수가 40㎓ 로 높아져도 정상적인 동작을 실시할 수 있다.
도 13d 를 참조하면, 여기서는 도 12b, 도 12c, 도 12d 및 도 12e 에서 설명한 CMOS 회로를 이용하여 4 입력 NOR 게이트 및 4 입력 NAND 게이트를 각각 구성하고, 각 게이트를 10 단 종렬 접속하여 50㎓ 의 클록 주파수에서 동작시킨 경우의 입출력 파형이 나타나 있다. 10 단 종렬 접속 4 입력 게이트의 초단의 1 입력에 부여한 입력 펄스 파형과, 종단의 출력으로부터 꺼낸 출력 신호가 각각 나타나 있다. 각 게이트의 다른 3 입력에는, NOR 게이트에서는 접지 전위가, NAND 게이트에서는 전원 전압이 각각 부여되어 있다. 입력 신호는 인버전 모드의 트랜지스터를 사용한 CM0S 회로에서는 1.0V 이며, 어큐뮬레이션 모드의 트랜지스터를 사용한 CMOS 회로에서는 1.2V 이다. 출력 파형 b, c, d, e 는 각각 도 12b 에서 설명한 종래의 CMOS 회로를 사용한 경우, 도 12c 에서 설명한 본 발명에 의한 구성을 갖는 CMOS 회로를 사용한 경우, 도 12d 에서 설명한 본 발명에 의한 구성을 갖는 CMOS 회로를 사용한 경우, 도 12e 에서 설명한 본 발명에 의한 구성을 갖는 밸런스된 CMOS 회로를 사용한 경우 (모두 인버전 모드의 트랜지스터를 사용) 를 나타낸다. 또한, 출력 파형 cA, dA, eA 는 각각 어큐뮬레이션 모드의 트랜지스터를 사용하여, 도 12c 에서 설명한 본 발명에 의한 구성을 갖는 CMOS 회로를 사용한 경우, 도 12d 에서 설명한 본 발명에 의한 구성을 갖는 CMOS 회로를 사용한 경우, 도 12e 에서 설명한 본 발명에 의한 구성을 갖는 밸런스된 CMOS 회로를 사용한 경우를 나타낸다. NOR 게이트에서는 파형 b 는 얻어지지 않았다. 즉 종래 회로에서는 신호가 10 단째까지 도달하지 않았다. 본 발명의 구성을 갖는 게이트에서는, 모두 도시된 바와 같이 출력은 얻어져 있다. NAND 게이트에 대해서는, 종래 회로의 출력 파형 b 는 얻어져 있지만, 상당한 지연과 파형의 변형이 보여지지만, 본 발명의 구성을 갖는 게이트에서는 모두 지연이 적고, 또한 파형의 무뎌짐도 보여지지 않는다.
[제 1 실시예]
도 14 를 참조하면, 본 발명의 제 1 실시예에 관련된 MOSFET 의 구체적 구성 예가 나타나 있다. 도 14 에 나타낸 MOSFET 은 nMOSFET 이며, p 형 실리콘 기판 또는 금속 기판 (51) 상에 매립 절연층 (BOX) (52), BOX (52) 상에 형성된 SOI 층 (53) 을 갖는다. 여기서, BOX (52) 는 두께 10.0㎚ 의 SiO2 에 의해 형성되고, 한편 SOI 층 (53) 은 두께 20.0㎚ 의 n+ 실리콘층에 의해 형성되어 있다. SOI 층 (53) 에는 3×1018cm-3 의 불순물 농도를 갖는 채널 영역 (530) 과, 채널 영역 (530) 의 양측에 형성된 채널 영역보다 농도가 높은 소스 영역 (531) 및 드레인 영역 (532) 이 형성되어 있다. 채널 영역 (530) 은 0.50㎛ 의 채널 길이 L 을 갖고 있다. 또한, 채널 영역 (530) 표면에는, SiO2 환산 막두께 (EOT) 가 1.0㎚ 의 질화실리콘으로 이루어지는 게이트 절연막 (54) 이 형성됨과 함께, 게이트 절연막 (54) 상에는 Ta 의 게이트 전극 (55) 이 형성되어 있다. 게이트 절연막 (54) 및 게이트 전극 (55) 은 채널 영역 (530) 의 길이 방향에 있어서, 채널 영역 전체를 덮음과 함께, 소스 영역 (531) 및 드레인 영역 (532) 에 약간 오버랩되어 있다. 소스 영역 (531) 및 드레인 영역 (532) 의 폭은 5㎚ 이며, 그 양측의 SOI 층 (53) 상에는 Mg 실리사이드에 의해 형성된 소스 전극 (561) 및 드레인 전극 (571) 이 형성되어 있다. 소스 전극 (561) 및 드레인 전극 (571) 상에는 Cu 로 이루어지는 소스 배선층 (56) 및 드레인 배선층 (57) 이 각각 접속되어 있다.
여기서, 적어도 채널 영역 (530) 의 표면은, 자연 산화막 제거 등의 처리의 후, 산소의 함유량을 1ppb 이하로 한 수소 첨가 초순수에 IPA 를 30% 첨가한 세정액을 이용하여, 질소 분위기 (산소 함유량 1ppb 이하) 에서 게다가 차광한 상태에 서 세정되고, 그 후 고밀도 플라즈마를 사용한 질소 라디칼에 의한 직접 질화를 받아 게이트 절연막 (54) 이 형성되어 있고, 그 계면은 P-V 값이 0.16㎚ 이하로 되어 있다. 즉, 채널 영역 (530) 과 게이트 절연막 (54) 사이의 계면은 원자 레벨에서 매우 평탄하다. 또한, 소스 전극 (561) 및 드레인 전극 (571) 과 채널 영역 사이의 소스 영역 (531) 및 드레인 영역 (532) 은 두께가 5㎚ 이며, 그들의 저항은 각각 1.0Ω·㎛ 이다. 소스 전극 (561) 및 드레인 전극 (571) 의 Mg 실리사이드와 소스 영역 (531) 및 드레인 영역 (532) 은 오옴 접촉 때문에 저항값은 대략 제로이며, 재료의 저항값은 4.46×10-2Ω·㎛ 이므로, 소스 영역 (531) 및 드레인 영역 (532) 의 내부 저항에 비해 무시할 수 있을 정도이며, 결국 직렬 저항은 대략 1.0Ω·㎛ 였다. 이와 같은 구성을 갖는 본 발명의 제 1 실시예에 의한 nMOSFET 은 전술한 고속 동작을 실시할 수 있다.
[제 2 실시예]
다음으로, 도 15a ∼ 도 15c 를 참조하여, 본 발명의 제 2 실시예로서 nMOSFET 및 pMOSFET 을 포함한 CMOS 회로를 구성하는 반도체 장치를 설명한다.
도 15a 는 본 발명의 제 2 실시예에 관련된 반도체 장치의 개략 사시도이다. 도 15b 는 도 15a 에 있어서의 A-A' 선의 단면도, 도 15c 는 도 15a 에 있어서의 B-B' 선의 단면도를 각각 나타낸다.
제 2 실시예는, 동일한 디멘션으로 전류 구동 능력이 밸런스되도록 설계한 S0I 형 삼차원 구조 CM0S 디바이스이다. 이 CM0S 디바이스에 있어서는, pM0SFET (p 채널 트랜지스터) 은 홀 이동도가 크고 또한 표면 평탄화가 용이한 (551) 면에만 제작하는 한편, nMOSFET 은 전자 이동도가 약간 열등한 (551) 면에 추가하여, 전자 이동도가 크고 표면 평탄화되기 쉬운 (100) 면으로부터 4˚ 오프된 면을 측벽에 형성하여 게이트를 구성하도록 제작하고 있다. 즉, n 채널 트랜지스터는 삼차원 구조, p 채널 트랜지스터는 플래너 구조로 하고 있다.
도 15b, 도 15c 에 나타내는 바와 같이, 지지 기판 (12) 상에 200㎚ 두께의 매립 산화막 (13) 으로 분리된 소정 두께의 (511) 면 방위의 실리콘, 즉 n 형 (기판 인 (P) 농도 1017cm-3) 의 SOI (Silicon on Insulator) 층 (14-n, 14-p) 을 갖는 기판을 준비한다.
도시된 SOI 층 (14-n, 14-p) 의 (550) 면 방위의 표면 및 (100) 면으로부터 4˚ 오프된 면 방위의 측면은 (P-V) 값이 0.3㎚ 이하가 되도록, 전술한 평탄화 처리가 이루어져 있다. 즉, SOI 층 (14-n, 14-p) 은 차광된 상태에서 질소 분위기에서, 수소 첨가 초순수를 이용하여 세정되어 있다.
여기서, SOI 층 (14-n, 14-p) 의 표면은 채널의 길이 방향이 <110> 방향이 되도록 하는 것이 바람직하다. 이것은, (551) 면에서의 홀의 이동에 의한 포화 전류량이 <110> 방향에서 최대가 되기 때문이다. 한편, (100) 면에서의 전자의 이동에 의한 포화 전류량은 결정 방향 의존성이 작은 것을 고려해 둘 필요가 있다.
도시된 예에서는, SOI 층 중, n 채널 트랜지스터를 형성하는 영역 (14-n) 및 p 채널 트랜지스터를 형성하는 영역 (14-p) 이외에는 에칭에 의해 제거되어 있다. 이 결과, 각 영역 (14-n, 14-p) 이 산화막 (13) 상에 분리, 형성되어 있다. SOI 층은 i 층으로서 양방의 영역에 공통으로 해도 되고, p 형으로 하고, 나중에 p 채널 트랜지스터를 형성하는 영역 (14-p) 을 n 형으로 변환해도 된다. 이 때, 임계치 조정용 불순물을 주입하여, 기판 농도를 조정해도 된다. 예를 들어, 100㎚ 세대일 때에는 4×1018cm-3 으로 한다. 분리된 각 영역의 측면은 (100) 면으로부터 4˚ 오프된 면으로 되어 있다. 이들 측면 중, n 채널 트랜지스터 영역 (14-n) 의 채널 영역의 측면을 제외한 측면에는, 도 15b 에 나타내는 바와 같이, 공지된 방법으로 두꺼운 산화막 (25) 이 형성되어 있다.
예를 들어, 두꺼운 산화막 (25) 은 이하의 수법에 의해 형성할 수 있다. 먼저, CVD 법에 의해, SiO2 를 45㎚ 이상 퇴적시킨 후, 데미지가 작은 이방성의 에칭을 이용하여, 측벽에 산화막을 남기면서 에칭한 후, 트랜지스터 영역 (14-n) 이외에 마스크를 하고, 웨트 에칭에 의해, n 채널 트랜지스터 영역 (14-n) 의 채널 영역의 측면 측벽의 두꺼운 산화막을 제거하고, 트랜지스터 영역 (14-p) 의 측벽에 두꺼운 산화막 (25) 을 남길 수 있다.
도 15b 에서는, 산화막 (25) 의 형성 후, 세정을 실시하고, 계속해서 게이트 절연막의 형성을 마이크로파 여기의 플라즈마 장치에 의해 실시하여, 2㎚ 의 Si3N4 막 (15) 을 n 채널 트랜지스터 영역 (14-n) 의 채널 영역 상면 및 측면, p 채널 트랜지스터 영역 (14-p) 의 채널 영역 상면에 각각 형성한다. 이 때, 원하는 전기적 용량을 얻기 위한 막두께로 형성해도 된다. 또한, 게이트 절연막 (15) 은 SiO2, HfOx, ZrOx, La2O3 등의 금속 산화물, PrxSiyNz 등의 금속 질화물 등의 고유전율 재료를 이용해도 된다.
그 후, Ta 막을 형성하고, 원하는 게이트 길이, 게이트 폭으로 에칭하여, 게이트 전극 (16) 을 형성한다. 그 후, nMOSFET 영역의 소스·드레인층 (17) 에는 비소를 4×1015cm-2, pMOSFET 영역의 소스·드레인층 (18) 에는 붕소를 4×1015 cm-2 이온 주입하여 활성화를 실시한다.
또한, SiO2 막을 CVD 로 형성하고, 도 15c 에 나타내는 바와 같이, 배선층으로서 게이트 배선 (19), 출력 배선 (20), 드레인 전극 (21) 및 소스 전극 (22) 을 형성한다. 이 경우, 드레인 전극 (21) 및 소스 전극 (22) 은 각각, 각 전극으로부터 채널 영역까지의 저항이 1.5Ω·㎛ 이하가 되도록, 소스 영역 및 드레인 영역내에도 매립되어 있다. 여기서는, 각 전극과 실리콘 사이의 접촉 저항 (Rc) 이 10-11Ω㎠ 이하가 되도록, 전극 재료가 선택되어 있다. 즉, nMOSFET 의 n+ 실리콘 영역에 접속되는 전극은, Mg, Mn, Cd, Hf, Y, Zr 에서 선택된 재료 (본 실시예에서는 Mg) 에 의해 형성되어 있다. 한편, pMOSFET 의 p+ 실리콘 영역에 접속되는 전극은, Co, Ni, Pd, Ir 에서 선택된 재료 (본 실시예에서는 Ir) 에 의해 형성되어 있다. 이로써, 전극과 실리콘 영역 사이의 일함수차를 0.2eV 이하로 할 수 있다. 결과적으로, nMOSFET, pMOSFET 에 있어서의 실효 상호 컨덕턴스를 크게 할 수 있다. 도시된 예에서는, 선택된 각 전극 재료는 실리콘 영역과의 사이에 실리사이드를 형성하고 있다.
또한, 도시된 예는, 동일 기판 상에 인버전형 (즉, 인버전 모드) pMOSFET (100p) 과 인버전형 (즉, 인버전 모드) nMOSFET (100n) 이 형성되어 있다. 이 경우, n 채널 트랜지스터 영역 (14-n) 의 채널 영역 상면 및 측면의 합계 면적과 p 채널 트랜지스터 영역 (14-p) 의 채널 영역 상면의 면적은 동일하고, 양 트랜지스터의 동작 속도도 동일하다.
다음으로, 이와 같은 트랜지스터를 얻기 위한 조건을 설명한다. 양 트랜지스터 (100p, 100n) 의 채널 영역의 길이 L 을 동일하게 하고, n 채널 트랜지스터 영역 (14-n) 의 채널 영역 상면의 폭을 Wn, 측면의 높이를 H 로 하고, p 채널 트랜지스터 영역 (14-p) 의 채널 영역 상면의 폭을 Wp 로 한다. 이 경우, 후술하는 식 (5) 가 성립하도록 한다.
양 트랜지스터의 동작 속도가 동일해지려면 후술하는 식 (6) 이 성립할 필요가 있다. 여기서, nMOSFET 의 (100) 4˚ 오프 면 및 (551) 면에 있어서의 상호 컨덕턴스를 각각 gmn (100) 및 gmn (551) 로 하고, p 채널 트랜지스터의 (511) 면에 있어서의 상호 컨덕턴스를 gmp (551) 로 하면, 이들 상호 컨덕턴스 gmn (100), gmn (551) 및 gmp (551) 는 모두 이미 알려져 있다. 또한, 예를 들어 폭 Wn 을 적당한 값으로 정하면, 필요한 높이 H 및 폭 Wp 가 식 (5) 및 식 (6) 의 연립 방정식의 답으로서 얻어진다.
이와 같은 조건하에, 예를 들어 폭 Wn 을 22㎚ 로 하고, gmn (551) 은 약 0.7gmn (100), gmp (551) 는 0.8gmn (100) 로 하면, 높이 H 는 5.5㎚, 폭 Wp 는 33 ㎚ 가 된다. 또한, 도시된 실시예에서는 채널 길이를 양 트랜지스터 모두 25㎚ 로 하였다.
Wp=2H+Wn (5)
gmp(110)×Wp=gmn(100)×2H+gmp(110)×Wn (6)
이와 같이 하면, nMOSFET (100n) 과 pMOSFET (100p) 의 채널 면적 및 게이트 면적을 대략 동일하게 하고, 양 트랜지스터의 전류 구동 능력, 나아가서는 동작 속도를 대략 동일하게 할 수 있어, 풀밸런스된 CM0S 를 얻을 수 있다. 또한, 양 트랜지스터의 게이트 면적을 동일하게 함으로써, 양 트랜지스터의 게이트 용량이 동일해져, 이들 트랜지스터로 구성한 아날로그 스위치의 오프셋 잡음을 15㏈ 이나 저감시킬 수 있다. 또한, 도 15c 에 나타낸 실시예는, pMOSFET 및 nMOSFET 의 쌍방이 인버전형의 트랜지스터에 의해 구성되어 있다.
도 16a ∼ 도 16c 는, 도 15c 이외의 3 개의 실시예를 나타내고 있고, 도 15c 에 상당하는 방향의 단면도이다. 어느 실시예에 있어서도, SOI 층의 표면 및 측면은 (P-V) 값이 0.3㎚ 이하가 되는 평탄화 처리를 받았다. 또한, 드레인 및 소스 전극은, 도 11 에 있어서 설명한 바와 같이, 접촉 저항 (Rc) 이 10-10Ω㎠ 이하가 되도록, 전극 재료 및 전극 구조가 선택되어 있다.
도 16a 는 n 채널 트랜지스터 (즉, nMOSFET) (101n) 및 p 채널 트랜지스터 (즉, pMOSFET) (101p) 가 모두 어큐뮬레이션형인 예이다. 도 16b 는 n 채널 트랜지스터 (즉, nMOSFET) (102n) 가 어큐뮬레이션형이고 p 채널 트랜지스터 (pMOSFET) (102p) 가 인버전형인 예이다. 도 16b 의 구성은, 동일 도전형의 웰 (well) (n 웰) 과 동일 도전형 (p+ 형) 의 게이트 전극에 의해 형성되므로 프로세스가 간단화되는 이점이 있다. 또한 어큐뮬레이션 모드의 n 채널 트랜지스터를 사용함으로써 CMOS 전체의 1/f 노이즈를 저감시킬 수 있다. 도 16c 는 n 채널 트랜지스터 (nMOSFET) (103n) 가 인버전형이고 p 채널 트랜지스터 (pMOSFET) (103p) 가 어큐뮬레이션형인 예이다. 이 예는, 동일 도전형의 웰 (p 웰) 과 동일 도전형 (n+ 형) 의 게이트 전극에 의해 형성되므로 프로세스가 간단화되는 이점이 있다. 또 n+ 형의 폴리실리콘 게이트 전극만을 사용하므로, 박막화에 의한 붕소의 확산 (붕소는 게이트 산화막으로 확산되기 쉽고 그 때문에 캐리어의 계면 이동도가 열화된다는 현상이 발생한다) 을 방지할 수 있다. 또한, 어큐뮬레이션형의 트랜지스터를 사용함으로써, 인버전형의 트랜지스터에 비해 전류 구동 능력을 크게 할 수 있다는 이점도 있다. 또한, 어큐뮬레이션형 트랜지스터의 경우, 게이트 전극과 채널 영역의 반도체층의 일함수차를 선택함으로써, 채널 영역에 형성되는 공핍층의 두께를 채널 영역의 반도체층의 막두께보다 크게 하는 것도 가능하다.
실시예에서는, 각 트랜지스터 영역의 표면을 (511) 면으로 하고, 측면을 (100) 4˚ 오프 면으로 한 경우에 대하여 설명했지만, 본 발명은 전혀 이것에 한정되지 않고, 표면을 (110) 면으로부터 ±10˚ 이내의 면으로 해도 되고, 측면을 (100) 면으로부터 ±10˚ 이내의 면으로 해도 된다. 또한, 표면을 (100) 면 또 는 (100) 면으로부터 ±10˚ 이내의 면으로 하고, 측면을 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면으로 한 경우에도 동일하게 적용할 수 있다.
산업상이용가능성
이상, nMOSFET, pMOSFET 의 단체(單體) 트랜지스터 및 이들 트랜지스터에 의해 구성된 CM0S 회로에 대하여 설명했지만, 본 발명은 이것에 한정되지 않고, 각종 소자 및 전자 회로에도 적용할 수 있다.

Claims (33)

  1. 적어도 1 쌍의 n 채널 트랜지스터 및 p 채널 트랜지스터를 갖는 CMOS 반도체 장치에 있어서,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터를, 채널 영역과, 상기 채널 영역의 양 사이드의 일방에 형성된 소스 영역 및 타방에 형성된 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 중 어느 일방에 전기적으로 접속되는 1 개의 제 1 전극 또는 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 접속되는 합계 2 개의 제 1 전극과, 상기 채널 영역 상에 게이트 절연막을 개재하여 형성된 제 2 전극을 구비한 반도체 장치로서,
    상기 채널 영역과 상기 게이트 절연막의 계면을 원자 레벨로 평탄하게 하고, 또한 상기 제 1 전극부터 상기 채널 영역까지의 저항을 4Ω·㎛ 이하로 한 반도체 장치로 각각 구성하고,
    상기 n 채널 트랜지스터의 소스·드레인 영역과 각각 접하는 상기 제 1 전극의 적어도 접속부를 제 1 금속 실리사이드로 구성하고, 상기 p 채널 트랜지스터의 소스·드레인 영역과 각각 접하는 상기 제 1 전극의 적어도 접속부를 상기 제 1 금속 실리사이드와는 상이한 제 2 금속 실리사이드로 구성한 것을 특징으로 하는 CMOS 반도체 장치.
  2. 적어도 1 쌍의 n 채널 트랜지스터 및 p 채널 트랜지스터를 갖는 CMOS 반도체 장치에 있어서,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터를, 채널 영역과, 상기 채널 영역의 양 사이드의 일방에 형성된 소스 영역 및 타방에 형성된 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 중 어느 일방에 전기적으로 접속되는 1 개의 제 1 전극 또는 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 접속되는 합계 2 개의 제 1 전극과, 상기 채널 영역 상에 게이트 절연막을 개재하여 형성된 제 2 전극을 구비한 반도체 장치로서,
    상기 채널 영역과 상기 게이트 절연막의 계면의 평탄도를, 상기 소스 영역으로부터 상기 드레인 영역으로 향하는 방향에서의 길이 2㎚ 에 있어서의 피크 투 밸리가 0.3㎚ 이하가 되도록 함과 함께, 상기 제 1 전극부터 상기 채널 영역까지의 저항을 4Ω·㎛ 이하로 한 반도체 장치로 각각 구성하고,
    상기 n 채널 트랜지스터의 소스·드레인 영역과 각각 접하는 상기 제 1 전극의 적어도 접속부를 제 1 금속 실리사이드로 구성하고, 상기 p 채널 트랜지스터의 소스·드레인 영역과 각각 접하는 상기 제 1 전극의 적어도 접속부를 상기 제 1 금속 실리사이드와는 상이한 제 2 금속 실리사이드로 구성한 것을 특징으로 하는 CMOS 반도체 장치.
  3. 적어도 1 쌍의 n 채널 트랜지스터 및 p 채널 트랜지스터를 갖는 CMOS 반도체 장치에 있어서,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터를, 채널 영역과, 상기 채널 영역의 양 사이드의 일방에 형성된 소스 영역 및 타방에 형성된 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 중 어느 일방에 전기적으로 접속되는 1 개의 제 1 전극 또는 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 접속되는 합계 2 개의 제 1 전극과, 상기 채널 영역 상에 게이트 절연막을 개재하여 형성된 제 2 전극을 구비한 반도체 장치로서,
    상기 채널 영역과 상기 게이트 절연막의 계면을 원자 레벨로 평탄하게 하고, 또한 상기 제 1 전극 중, 상기 소스 영역 또는 상기 드레인 영역에 접속되는 부분을 금속 실리사이드로 하고, 그 금속 실리사이드와 그 금속 실리사이드가 접속되는 소스 영역 또는 드레인 영역과의 일함수의 차가 0.32eV 이하가 되도록 상기 금속 실리사이드를 구성하는 금속을 선택한 반도체 장치로 각각 구성하고,
    상기 n 채널 트랜지스터의 소스·드레인 영역과 각각 접하는 상기 제 1 전극의 적어도 접속부를 제 1 금속 실리사이드로 구성하고, 상기 p 채널 트랜지스터의 소스·드레인 영역과 각각 접하는 상기 제 1 전극의 적어도 접속부를 상기 제 1 금속 실리사이드와는 상이한 제 2 금속 실리사이드로 구성한 것을 특징으로 하는 CMOS 반도체 장치.
  4. 적어도 1 쌍의 n 채널 트랜지스터 및 p 채널 트랜지스터를 갖는 CMOS 반도체 장치에 있어서,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터를, 채널 영역과, 상기 채널 영역의 양 사이드의 일방에 형성된 소스 영역 및 타방에 형성된 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 중 어느 일방에 전기적으로 접속되는 1 개의 제 1 전극 또는 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 접속되는 합계 2 개의 제 1 전극과, 상기 채널 영역 상에 게이트 절연막을 개재하여 형성된 제 2 전극을 구비한 반도체 장치로서,
    상기 채널 영역과 상기 게이트 절연막의 계면의 평탄도를, 상기 소스 영역으로부터 상기 드레인 영역으로 향하는 방향에서의 길이 2㎚ 에 있어서의 피크 투 밸리가 0.3㎚ 이하가 되도록 함과 함께, 상기 제 1 전극 중, 상기 소스 영역 또는 상기 드레인 영역에 접속되는 부분을 금속 실리사이드로 하고, 그 금속 실리사이드와 그 금속 실리사이드가 접속되는 소스 영역 또는 드레인 영역과의 일함수의 차가 0.32eV 이하가 되도록 상기 금속 실리사이드를 구성하는 금속을 선택한 반도체 장치로 각각 구성하고,
    상기 n 채널 트랜지스터의 소스·드레인 영역과 각각 접하는 상기 제 1 전극의 적어도 접속부를 제 1 금속 실리사이드로 구성하고, 상기 p 채널 트랜지스터의 소스·드레인 영역과 각각 접하는 상기 제 1 전극의 적어도 접속부를 상기 제 1 금속 실리사이드와는 상이한 제 2 금속 실리사이드로 구성한 것을 특징으로 하는 CMOS 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터의 상기 채널 영역, 상기 소스 영역, 및 상기 드레인 영역이 실리콘층에 형성되고, 상기 실리콘층의 상기 채널 영역의 표면이 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면인 것을 특징으로 하는 CMOS 반도체 장치.
  6. 제 5 항에 있어서,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터의 상기 채널 영역의 표면이 (551) 면인 것을 특징으로 하는 CMOS 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 저항이, 상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터의 상기 제 1 전극과 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나와의 접촉부의 접촉 저항 및 그 접촉부로부터 상기 채널 영역까지의 상기 소스 영역 및 상기 드레인 영역 중 상기 적어도 하나의 내부 직렬 저항을 포함하며, 상기 접촉 저항을 1×10-10Ω㎠ 이하로 한 것을 특징으로 하는 CMOS 반도체 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터의 상기 소스 영역, 상기 드레인 영역을, 그 일함수가 상기 채널 영역의 반도체의 일함수와의 차가 0.32eV 이하인 금속 또는 금속 반도체 화합물로 구성한 것을 특징으로 하는 CMOS 반도체 장치.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 n 채널 트랜지스터의 상기 채널 영역을 n 형 실리콘으로 구성함과 함께, 상기 소스 영역, 상기 드레인 영역을, 그 일함수가 -4.37eV 이상인 금속 또는 금속 실리사이드로 구성한 것을 특징으로 하는 CMOS 반도체 장치.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 p 채널 트랜지스터의 상기 채널 영역을 p 형 실리콘으로 구성함과 함께, 상기 소스 영역, 상기 드레인 영역을, 그 일함수가 -4.85eV 이하인 금속 또는 금속 실리사이드로 구성한 것을 특징으로 하는 CMOS 반도체 장치.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 노멀리 오프이며, 또한 인버전형 또는 어큐뮬레이션형으로 한 것을 특징으로 하는 CMOS 반도체 장치.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 장치를 어큐뮬레이션형의 트랜지스터로 한 것을 특징으로 하는 CMOS 반도체 장치.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터의 상기 채널 영역 상의 게이트 절연막이 마이크로파 여기의 플라즈마로 형성된 SiO2, Si3N4 및 금속 실리콘 합금의 산화막, 금속 실리콘 합금의 질화막을 적어도 1종류 함유하는 것을 특징으로 하는 CMOS 반도체 장치.
  14. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 금속 실리사이드를 그 일함수가 -4.37eV 이상이 되는 재료로 구성하고, 상기 제 2 금속 실리사이드를 그 일함수가 -4.85eV 이하가 되는 재료로 구성한 것을 특징으로 하는 CMOS 반도체 장치.
  15. 상이한 도전형의 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치로서,
    제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연층을 갖는 n 채널 트랜지스터와, 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연층을 갖는 p 채널 트랜지스터를 갖고,
    상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면이 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면 및 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면 중 적어도 일방을 갖고,
    상기 제 2 반도체층의 채널을 형성하는 제 2 영역의 표면이 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면 및 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면 중 적어도 일방을 갖고,
    상기 제 1 영역 및 상기 제 2 영역의 각 양단에 소스 영역 및 드레인 영역과 소스 전극 및 드레인 전극을 각각 구비하고,
    상기 제 1 영역 및 상기 제 2 영역의 각각으로부터 각각의 양단의 상기 소스 전극, 상기 드레인 전극의 각각까지의 저항을 4Ω·㎛ 이하로 하고, 또한
    상기 제 1 영역과 상기 제 1 게이트 절연층의 계면 및 상기 제 2 영역과 상기 제 2 게이트 절연층의 계면을, 각 영역의 소스 영역으로부터 드레인 영역으로 향하는 방향에서의 길이 2㎚ 에 있어서의 피크 투 밸리가 0.3㎚ 이하인 평탄도로 한 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 영역의 양단의 소스 전극 및 드레인 전극의 적어도 소스 영역 및 드레인 영역과 각각 접하는 접촉부를 제 1 금속 실리사이드로 구성하고, 상기 제 2 영역의 양단의 소스 전극 및 드레인 전극의 적어도 소스 영역 및 드레인 영역과 각각 접하는 접촉부를 상기 제 1 금속 실리사이드와는 상이한 제 2 금속 실리사이드로 구성한 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 금속 실리사이드를 그 일함수가 -4.37eV 이상이 되는 재료로 구성하고, 상기 제 2 금속 실리사이드를 그 일함수가 -4.85eV 이하가 되는 재료로 구성한 것을 특징으로 하는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 제 1 영역의 양단의 소스 영역 및 드레인 영역을 그 일함수가 -4.37eV 이상인 제 1 금속 또는 금속 실리사이드로 구성하여 소스 전극 및 드레인 전극의 적어도 일부와 공용시키고, 상기 제 2 영역의 양단의 소스 영역 및 드레인 영역을 그 일함수가 -4.85eV 이하인 제 2 금속 또는 금속 실리사이드로 구성하여 소스 전극 및 드레인 전극의 적어도 일부와 공용시킨 것을 특징으로 하는 반도체 장치.
  19. 제 15 항에 있어서,
    상기 제 1 반도체층의 상기 제 1 영역의 상면 및 상기 제 2 반도체층의 상기 제 2 영역의 상면을 모두 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면으로 구성함과 함께, 상기 제 1 반도체층의 측면의 일방 또는 양방에 채널을 형성하는 제 3 영역을 형성하고, 상기 제 3 영역의 표면을 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 갖도록 하고, 상기 제 1 영역의 상면의 면적과 상기 제 3 영역의 표면의 면적의 합이 상기 제 2 영역의 상면의 면적과 실질적으로 동일하거나 동등해지고 또한 상기 n 채널 트랜지스터와 상기 p 채널 트랜지스터의 동작 속도가 실질적으로 동일하거나 동등해지도록, 상기 제 1 영역의 상면의 폭 및 길이, 상기 제 2 영역의 상면의 폭 및 길이, 그리고 상기 제 3 영역의 표면의 높이 및 길이를 정한 것을 특징으로 하는 반도체 장치.
  20. 제 15 항에 있어서,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터는 모두 노멀리 오프이며, 또한 상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터 중 편방을 인버전형 및 어큐뮬레이션형 중 일방으로 하고, 타방을 인버전형 및 어큐뮬레이션형 중 상기 일방 또는 타방으로 한 것을 특징으로 하는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 어큐뮬레이션형으로 한 트랜지스터의 채널 영역을 SOI 층으로 구성함과 함께, 그 SOI 층의 두께를 상기 채널 영역의 소스 영역 근방에 있어서의 공핍층의 두께보다 작게 한 것을 특징으로 하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 어큐뮬레이션형으로 한 트랜지스터의 게이트 전압이 소스 전압과 동일 전위일 때의 채널 영역의 소스 영역측 단부가 공핍층으로 채워지도록, 상기 SOI 층의 두께, 상기 SOI 층의 불순물 농도, 및 상기 채널 영역 상의 게이트 전극의 일함수를 정한 것을 특징으로 하는 반도체 장치.
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