WO2006135039A1 - 半導体装置 - Google Patents

半導体装置

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WO2006135039A1
WO2006135039A1 PCT/JP2006/312098 JP2006312098W WO2006135039A1 WO 2006135039 A1 WO2006135039 A1 WO 2006135039A1 JP 2006312098 W JP2006312098 W JP 2006312098W WO 2006135039 A1 WO2006135039 A1 WO 2006135039A1
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layer
semiconductor device
plane
soi
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PCT/JP2006/312098
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Tadahiro Ohmi
Akinobu Teramoto
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Tohoku University
Foundation For Advancement Of International Science
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes

Definitions

  • the present invention relates to a semiconductor device such as an IC or LSI.
  • FIG. 5 shows a CMOS inverter circuit which is one of electronic circuits used in a semiconductor device as a configuration of a conventional semiconductor device.
  • Fig. 5 (a) shows a schematic cross section of the CMOS inverter circuit
  • Fig. 5 (b) shows a plan view. For simplicity, the display of lines 8 to 11 is omitted in Fig. 5 (b).
  • 1 is a p-type semiconductor substrate on which an electronic circuit is formed
  • 2 is a p-type semiconductor substrate.
  • N-type impurity region formed in 1, 3 a and 3 b are high-concentration p-type impurity regions formed in n-type impurity region 2, and 4 a and 4 b are high-concentration n-type impurity regions formed in p-type semiconductor substrate 1.
  • Reference numeral 5 denotes a gate insulating film such as SiO for insulating the gate electrode 6 from the p-type semiconductor substrate 1 and the gate electrode 7 from the n-type impurity region 2.
  • Gate electrodes 6 and 7 are gate insulating films
  • the n-type impurity region 2, the high-concentration p-type impurity regions 3a and 3b, and the gate electrode 7 constitute a p-type MOS FET (Metal Oxide Semiconductor Field Effect Transistor) (PMOSFET).
  • the semiconductor substrate 1, the high-concentration n-type impurity regions 4a and 4b, and the gate electrode 6 constitute an n-type MOS FET.
  • 8 is a gate wiring connected to the gate electrodes 6 and 7 of the n-type MOSFET and p-type MOSFET to apply a common voltage as an input signal of the CMOS inverter circuit.
  • Reference numeral 9 is an output wiring connected to the drain electrode of the p-type MOSFET (high-concentration p-type impurity region 3a) and the drain electrode of the n-type MOSFET (high-concentration n-type impurity region 4b) to take out the output signal of the CMOS inverter.
  • Reference numerals 10 and 11 denote power sources for supplying a power source potential to the source electrode of the n-type MOSFET (high-concentration n-type impurity region 4a) and the source electrode of the p-type MOSFET (high-concentration p-type impurity region 3b), respectively. Wiring.
  • the operation of this CMOS inverter circuit will be described.
  • the CMOS inverter circuit composed of the p-type MOSFET and n-type MOSFET in Fig. 5 (a) is the source power of the n-type MOSFET.
  • the power supply wiring 10 connected to the pole is grounded (OV), and a power supply voltage (for example, 5V) is applied to the power supply wiring 11 connected to the source electrode of the p-type MOSFET.
  • 0V is applied to the gate wiring 8 as an input signal, the n-type MOSFET is turned off and the p-type MOSFET is turned on. Therefore, the same power supply voltage (5 V) as that of the power supply wiring 11 is output to the output wiring 9.
  • the output wiring has the same ground voltage as the power wiring 10, contrary to the above case. (0V) is output.
  • the CMOS circuit of Fig. 5 (a) is an inverter circuit that outputs a signal having a polarity opposite to that of the input. This inverter circuit must pass the same current through the p-type MOSFET and the n-type MOSFET in order to make the rising speed and falling speed the same when switching.
  • the hole which is the carrier of the p-type MOSFET on the (100) plane has a smaller mobility than the electron which is the carrier of the n-type MOSFET, and the ratio is 1: 3. Therefore, if the area of the p-type MOS FET and n-type MOSFET are the same, there will be a difference in their current drive capabilities, and the operating speed will not be the same. Therefore, as shown in Fig. 5 (b), the area of the drain electrode 3a, source electrode 3b, and gate electrode 7 of the p-type MOSFET is larger than the area of the drain electrode 4b, source electrode 4a, and gate electrode 6 of the n-type MOSFET.
  • the switching speed was made equal by increasing the mobility ratio correspondingly and making the current drive capacity almost the same.
  • the area occupied by the p-type MOSFET is three times as large as that of the n-type MOSFET, and the area occupied by the p-type MOSFET and the n-type MOSFET is unbalanced, which is an obstacle to improving the degree of integration of semiconductor devices. It was.
  • Patent Document 1 There is Patent Document 1 below as a prior art document for improving the current drive capability of a p-type MOSFET.
  • the (110) plane is used to improve the current drive capability of the p-type MOSFET.
  • SOI substrate is used, and Accumulation type p-type MOSFET is It is stated that it is formed on the I substrate and improves the current drive capability of the p-type MOSFET.
  • an arbitrary substrate is used, it is impossible to make the current drive capacities of n-type MOSFET and p-type MOSFET of the same size in the normally ON state equal.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-115587
  • Patent Document 2 JP 07-086422 A
  • the present invention has been made to solve the above-described problems.
  • the switching speed is made equal without increasing the area of the electrode of one transistor constituting the internal circuit, and the degree of integration is increased.
  • An object of the present invention is to obtain a semiconductor device that can be used.
  • the present invention has the following aspects.
  • the SOI layer provided on the SOI substrate and the high-concentration layer of the same conductivity type as the SOI layer are provided on the SOI layer.
  • the thickness of the S0I layer is set so that the thickness of the depletion layer due to the work function difference between the gate electrode and the S0I layer is greater than the thickness of the SOI layer.
  • the semiconductor device is characterized in that at least one type of transistor is provided in which the surface of the region forming the channel has a plane within ⁇ 10 ° from the (110) plane.
  • a semiconductor device including a circuit having transistors of different conductivity types, a MOS transistor provided on an SOI substrate, a gate electrode of the same conductivity type as the MOS transistor on a first surface of the SOI substrate, and a different conductivity And a MOS transistor having a channel forming region having a surface within ⁇ 10 ° from the (110) surface. apparatus.
  • the semiconductor device includes a MOS transistor provided on a SOKSilicon on Insulator substrate, and a first surface of the semiconductor substrate provided with the MOS transistor.
  • the film thickness of the SOI layer on the SOI substrate is controlled to make the area on the plane and the current driving capability of the transistors of different conductivity types substantially equal. That is, the semiconductor device according to the third aspect includes a PMOS transistor and an NMOS transistor having substantially the same current drive capability by controlling the film thickness of the SOI layer.
  • a gate insulating film is formed between the gate electrode and the SOI layer, and the gate insulating film is formed of microwave-excited plasma SiO, SiN, metal
  • the gate insulating film is formed at a temperature of 600 ° C. or lower.
  • the gate insulating film of the MSO transistor is formed at 600 ° C. or less by microwave-excited plasma.
  • At least one of the transistors includes a semiconductor layer provided on an SOI substrate and gate insulation covering at least part of the surface of the semiconductor layer. Layer and a gate formed on the gate insulating layer. A depletion layer formed in the semiconductor layer due to a work function difference between the gate electrode and the semiconductor layer, wherein the thickness of the semiconductor layer is the thickness of the semiconductor layer.
  • the semiconductor device is characterized in that the material of the gate electrode and the impurity concentration of the semiconductor layer are selected so as to be larger.
  • the normally off accumulation type transistor includes a channel region formed on a plane within ⁇ 10 ° from the (1 10) plane.
  • the normally-off accumulation type transistor includes a channel region formed on a plane different from a plane within ⁇ 10 ° from the (1 10) plane.
  • a source having a conductivity type different from that of a MOS transistor is provided on a first surface of an SOI substrate provided with a MOS transistor provided on an SOI (Silicon on Insulator) substrate and a MOS transistor. It is composed of a MOS transistor having a drain electrode and a gate electrode of the same conductivity type, and having a channel with silicon (110) and a surface having channel mobility equivalent to that of silicon (110).
  • a PMOS transistor and an NMOS transistor having the same current driving capability can be obtained.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the SOI substrate in the first embodiment of the present invention.
  • FIG. 3 is a graph showing the relationship between the depletion layer thickness and the substrate impurity concentration in an example of the present invention.
  • FIG. 4 is a current-voltage characteristic showing the effect of the present invention, (a) drain voltage drain current characteristic diagram, (b) gate voltage drain current characteristic diagram.
  • FIGS. 5A and 5B are (a) a sectional view and (b) a plan view of a conventional semiconductor device.
  • FIG. 6 is a view showing a semiconductor device according to a second embodiment of the present invention, (a) is a perspective view,
  • FIG. 6 (b) and (c) are cross-sectional views taken along lines AA ′ and BB ′ in FIG. 6 (a).
  • FIGS. 7A and 7B are cross-sectional views of a semiconductor device according to two other embodiments of the present invention.
  • FIGS. 8 (a), (b), (c), and (d) are diagrams showing the operation principle of the accumulation transistor according to the present invention.
  • FIGS. 9 (a) and 9 (b) are a sectional view and a band structure showing the structure of an accumulation transistor according to the present invention.
  • FIG. 10 is a diagram showing 1 / f noise of an accumulation transistor according to the present invention.
  • FIGS. 11 (a) and 11 (b) are diagrams showing the relationship between the work function of the gate electrode and the thickness of the SOI layer in the accumulation type transistor according to the present invention.
  • FIG. 12 is a graph showing drain voltage-drain current characteristics of an accumulation transistor according to the present invention.
  • FIGS. 1 is a cross-sectional view of a semiconductor device of the present invention
  • FIG. 2 is a cross-sectional view of an SOI substrate
  • FIG. 3 is a correlation diagram of depletion layer thickness and substrate impurity concentration
  • FIG. 4 is a current-voltage characteristic diagram showing the effect of the present invention. Show.
  • the support oxide film 12 was separated by a buried oxide film 13 having a thickness of 200 nm.
  • a substrate having an S-I (Silicon on Insulator) layer 14 of n-type (substrate phosphorus concentration 10 17 cm ⁇ 3 ) of 45 nm (110) plane orientation is prepared. Etching is performed on the SOI layer 14 except for the part where the transistor is formed, and each region is separated. At this time, impurity implantation for threshold adjustment may be performed in each region, and substrate concentration may be adjusted. After cleaning, gate oxidation is performed with a microwave-excited plasma device to form a 7nm SiO (gate insulating film) 15. Gate insulation film 15 is 600 ° C or higher
  • a film thickness may be formed to obtain a desired electric capacity that is preferably formed at a lower temperature.
  • the gate insulating film is made of metal oxide such as Si N, HfOx, ZrOx, LaO, Pr
  • a high dielectric constant material such as a metal nitride such as SiN may be used. Thereafter, polycrystalline silicon containing 10 cm or more of boron is formed and etched to a desired gate length and gate width to form the gate electrode 16. At this time, the work function of P + polycrystalline silicon which is the gate electrode 16 is about 5.15 eV, and the work function of the n-type silicon layer of 10 17 cnT 3 of the substrate is about 4.25 eV. A work function difference of about 0.9 eV is generated. Since the depletion layer thickness at this time is about 90 nm, the 45 nm thick SOI layer is completely depleted. Therefore, the Accumulation type NMOS (n-type M0 S) transistor according to the present invention is normally off.
  • P + polycrystalline silicon which is the gate electrode 16 is about 5.15 eV
  • the work function of the n-type silicon layer of 10 17 cnT 3 of the substrate is about 4.25 eV.
  • Fig. 3 shows the relationship between the substrate impurity concentration and the depletion layer thickness when the work function difference is 0.9V.
  • the substrate impurity concentration and the SOI film thickness can be selected in the range where the SOI film thickness is smaller than the depletion layer thickness.
  • a PMOS transistor and an accumulation type NMOS transistor can be formed on the same substrate as shown in FIG. Figure 4 shows the transistor characteristics at that time.
  • the SOI layer has a plane orientation inclined within ⁇ 10 ° from the (110) plane such as the (551) plane
  • the NMOS transistor and the PMOS transistor have substantially the same current drive.
  • Has dynamic ability As a result, the areas of the NMOS transistor and the PMOS transistor can be made substantially the same with a balance.
  • W, Pt, Ni, Ge, Ru, and its silicide may be used for the gate electrode material, as long as the SOI layer is completely depleted. .
  • the plane orientation is tilted within ⁇ 10 ° from the (110) plane as the S0I layer, and the thickness of the SOI layer is the work function of the gate electrode and the S0I layer.
  • the structure is thinner than the thickness of the depletion layer due to the difference.
  • FIG. 6 (a) is a schematic perspective view of a semiconductor device according to the second embodiment of the present invention
  • FIG. 6 (b) is a cross-sectional view taken along the line A_A 'in FIG. 6 (a)
  • FIG. 6 Cross-sectional views along the line BB 'in (a) are shown.
  • the embodiment of FIG. 6 is an SIO type three-dimensional CMOS device designed to balance current drive capability with the same dimensions.
  • the PMOS transistor is fabricated only on the (110) plane where the hole mobility is high
  • the NMOS transistor is (100) on the side wall where the electron mobility is high in addition to the (110) plane where the electron mobility is slightly inferior.
  • the surface is also constructed to constitute a gate. That is, the NMOS transistor has a three-dimensional structure and the PMOS transistor has a planar structure, both of which are of the Accumulation type according to the present invention.
  • S_ ⁇ _I Silicon on Insulator
  • the surface of the SOI layers 14-n and 14-p be in the direction of 110> in the channel length direction. This is because it becomes maximum in the direction of the saturation current amount force S ⁇ 110> due to the movement of holes in the (110) plane.
  • the amount of saturation current due to electron movement on the (100) plane has little crystal orientation dependence.
  • the SOI layer other than the region 14-n where the NMOS transistor is formed and the region 14-p where the PMOS transistor is formed is removed by etching.
  • the regions 14_n and 14_p are separated and formed on the oxide film 13.
  • the SOI layer may be common to both regions as an i layer, or the region 14-p that later forms a PMOS transistor may be converted to a p-type as an n-type.
  • impurity implantation for threshold adjustment may be performed and substrate concentration may be adjusted. For example, when the lOOnm generation, and the substrate concentration 4 X 1 0 18 cm_ 3. The side of each separated area is the (100) plane.
  • a thick layer and an oxide film 25 are formed by a known method.
  • the thick oxide film 25 can be formed by the following method. First, after depositing SiO 2 by 45 nm or more by CVD, the sidewall is etched using anisotropic etching with little damage.
  • the thick oxide film on the side wall of the channel region of the transistor region 14_n is removed by wet etching using a mask other than the transistor region 14-n region, and the side wall of the transistor region 14_p. Leave a thick oxide film 25.
  • the gate insulating film 15 is made of a metal oxide such as Si N, HfO, ZrO, La O, Pr Si N
  • a high dielectric constant material such as metal nitride such as 3 4 x x 2 3 x yz may be used.
  • an SiO film is formed by CVD, and as shown in FIG.
  • the output wiring 20, the power wiring 21, and the power wiring 22 are formed.
  • an Accumulation type (ie Accumulation-mode) PMOS transistor ⁇ and an Accumulation type (ie Accumulation-mode) NMOS transistor 100 ⁇ can be formed on the same substrate.
  • the total area of the upper surface and side surface of the channel region of the transistor region 14-n is equal to the area of the upper surface of the channel region of the transistor region 14_p, and the operation speeds of both transistors are made equal.
  • the length L of the channel region of both transistors 100 ⁇ and 100 ⁇ is made equal, the width of the channel region upper surface of the transistor region 14_n is Wn, the height of the side surface is H, and the channel region upper surface of the transistor region 14_p is The width is Wp. Then, formula (1) described later is established.
  • the width Wn is 22 nm
  • the mutual conductance gmn (110) is about 0.7 gmn (100)
  • the mutual conductance gmp (110) is 0.8 gmn (100).
  • the height H is 5.5 nm and the width Wp is 33 nm.
  • the channel length is 25 nm for both transistors.
  • FIGS. 7 (a) and 7 (b) show two other embodiments obtained by modifying FIG. 6 (c), and are sectional views in the direction corresponding to FIG. 6 (c).
  • FIG. 7A shows an example in which the NMOS transistor 103 ⁇ is an inversion type and the PMOS transistor 103p is an accumulation type.
  • This example has the advantage of simplifying the process because it is formed by the same conductivity type well (P wellore) and the same conductivity type (n + type) gate electrode. Also, since only the n + type polysilicon gate electrode is used, boron diffusion by the thin film (boron Ron is easy to diffuse into the gate oxide film, which prevents the phenomenon that the interfacial mobility of carriers deteriorates).
  • FIG. 7B shows an example in which the NMOS transistor 102 ⁇ is an accumulation type and the PMOS transistor 102p is an inversion type.
  • the configuration of FIG. 7 (b) has the advantage of simplifying the process because it is formed by the same conductivity type well (n-well) and the same conductivity type (p + type) gate electrode.
  • 1 / f noise of the entire CMOS can be reduced by using an NMOS transistor in Accumulation mode.
  • the use of an accumulation-type transistor has the advantage that the current drive capability is larger than that of the inversion type (FIG. 12).
  • the accumulation type transistor according to the present invention will be described by taking the NMOS transistors 100n and 102 ⁇ of FIGS. 6 (c) and 7 (b) as an example.
  • FIGS. 8A to 8D show the operation principle of the accumulation type NMOS transistor.
  • the gate voltage Vg when the gate voltage Vg is zero, the entire depletion-layer force SSOI layer 14 is spread.
  • the gate voltage Vg when the gate voltage Vg is applied, the depletion layer recedes to the upper surface of the channel and the Balta current Ibulk flows out.
  • the gate voltage increases, as shown in FIGS. 8 (c) and (d), the accumulated current Iacc also flows out.
  • the accumulation type device of the present invention does not realize normally-off by the pn junction barrier.
  • the ac cumulation device of the present invention optimizes the work function difference between the gate electrode and the S0I layer, the thickness of the SOI layer, the drain voltage, and the distance between the source and drain, as shown in Fig. 9 (a). If a depletion layer exists between the source and drain when the voltage is 0V, a normal layer is formed.
  • Fig. 9 (b) when the device is turned on, the channel is formed in the accumulation layer, so the vertical electric field in the channel region is smaller than that of the inversion type M0S transistor that forms the normal inversion layer. Therefore, the effective mobility can be increased. For this reason, mobility degradation does not occur even if the impurity concentration of the S0I layer is high. Furthermore, when the device is turned on, current flows not only in the storage layer but also in the entire SOI layer (balta part), so the higher the impurity concentration in the SOI layer, the greater the current drive capability.
  • the accumulation-type NMOS transistor In order to achieve normally-off by increasing the current drive capability as much as possible and providing punch-through resistance to miniaturization, the accumulation-type NMOS transistor should have a gate electrode with the largest work function and the accumulat-ion-type PMOS transistor. It is preferable to use a gate electrode having a work function as small as possible.
  • the accumulation type device of the present invention forms a depletion layer in the S0I layer by increasing the work function difference between the gate electrode material and the SOI layer in this way, and a channel based on the voltage applied to the drain electrode.
  • the current drive capability increases as the thickness of the SOI layer increases.
  • the electric field from the gate generated by the work function difference affects the lower end (bottom surface) of the SOI layer. Therefore, increasing the work function difference is the most important requirement for the accumulation type device of the present invention.
  • Figure 11 (a) shows the work function of the gate electrode in the accumulation-type NMOO transistor. 5. Indicates the thickness of the SOI layer allowed (normally off) when using 2eV and 6. OeV.
  • the gate insulation film shows EOT values of 0.5 nm and 1. Onm.
  • the thickness of the SOI layer at each miniaturization generation (gate length) allowed to be normally off increases as the work function increases. In the 22 nm generation, the thickness in the case of 6. OeV is 5.2 eV. About twice as much as the case.
  • Fig. 11 (b) shows band diagrams when using 5.2 eV and 6. OeV gate electrodes (insulating film thickness lnm). As shown in this figure, when the work function is increased, the SOI layer can be made thicker and the current driving capability is increased.
  • FIG. 3 shows a correlation diagram between the depletion layer thickness and the substrate impurity concentration.
  • the onset Ming accumulation-mode NMOS transistor 100Ita, in 102Ita when the gate electrode 16 is formed at [rho + polycrystalline silicon, the work function is approximately 5. 15 eV, of the substrate 10 17 CM_ 3 Since the work function of the n-type silicon layer 14 ⁇ is approximately 4.25 eV, a work function difference of approximately 0.9 eV is generated. Since the depletion layer thickness at this time is about 90 nm, the SOI layer is completely depleted even if the thickness is 45 nm.
  • Figure 3 shows the relationship between the substrate impurity concentration and the depletion layer thickness when the work function difference is 0.9 eV.
  • the substrate impurity concentration and the SOI film thickness can be selected in a range where the SOI film thickness is thinner than the depletion layer thickness.
  • the gate electrode material can be made of W, Pt, Ni, Ge, Ru, and its silicide, which is not a polycrystalline silicon. It doesn't matter.

Abstract

　本発明による半導体装置は、ＳＯＩ基板上に設けた半導体層（ＳＯＩ層）と、前記ＳＯＩ層上に設けられたゲート電極とを備え、前記ゲート電極と前記ＳＯＩ層の仕事関数差による空乏層の厚さが前記ＳＯＩ層の膜厚より大きくなるように、前記ＳＯＩ層の膜厚を設定してノーマリオフとしたＭＯＳトランジスタを少なくとも一種類備える。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、 IC, LSI等の半導体装置に関するものである。
背景技術
[0002] 図 5に従来の半導体装置の構成として、半導体装置に使用される電子回路の 1つ である CMOSインバータ回路を示す。図 5 (a)には、 CMOSインバータ回路の断面 を模式的に示し、図 5 (b)にはその平面図を示す。簡単のため、図 5(b)においては配 線 8〜： 11の表示を省略している。
[0003] 図 5 (a)において、 1は電子回路が形成される p型半導体基板、 2は p型半導体基板
1に形成された n型不純物領域、 3a、 3bは n型不純物領域 2に形成された高濃度 p型 不純物領域、 4a、 4bは p型半導体基板 1に形成された高濃度 n型不純物領域である 。 5はゲート電極 6と p型半導体基板 1、及びゲート電極 7と n型不純物領域 2とをそれ ぞれ絶縁するための SiO等のゲート絶縁膜である。ゲート電極 6、 7はゲート絶縁膜
2
5、 5上に形成されている。
[0004] ここで、 n型不純物領域 2、高濃度 p型不純物領域 3a、 3b、ゲート電極 7は、 p型 M OSFET (Metal Oxide Semiconductor Field Effect Transistor) (PMOSFET)を構成 する。一方、半導体基板 1、高濃度 n型不純物領域 4a、 4b、ゲート電極 6は、 n型 MO SFETを構成する。 8は n型 MOSFET及び p型 MOSFETのゲート電極 6， 7に接続 され、 CMOSインバータ回路の入力信号としての共通の電圧を加えるためのゲート 配線である。 9は p型 MOSFETのドレイン電極（高濃度 p型不純物領域 3a)及び n型 MOSFETのドレイン電極（高濃度 n型不純物領域 4b)に接続され、 CMOSインバー タの出力信号を取り出す出力配線である。 10、 11は、それぞれ n型 MOSFETのソ ース電極（高濃度 n型不純物領域 4a)、 p型 MOSFETのソース電極（高濃度 p型不 純物領域 3b)に電源電位を供給するための電源配線である。
[0005] この CMOSインバータ回路の動作について説明する。図 5 (a)の p型 MOSFETと n 型 MOSFETと力 構成される CMOSインバータ回路は、 n型 MOSFETのソース電 極に接続された電源配線 10を接地（OV)し、 p型 MOSFETのソース電極に接続され た電源配線 11に電源電圧（例えば 5V)を与える。そして、入力信号としてゲート配線 8に 0Vを与えると、 n型 MOSFETが OFFになり、 p型 MOSFETが ONになる。した がって、出力配線 9には、電源配線 11と同じ電源電圧（5V)が出力される。一方、ゲ ート配線 8に 5Vを与えると、上記の場合とは逆に、 n型 MOSFETが〇Nになり、 p型 MOSFETが OFFになり、出力配線には、電源配線 10と同じ接地電圧（0V)が出力 される。
[0006] この CMOS型回路において、トランジスタを流れる電流は、出力が変化しない場合 には、ほとんど流れず、主に出力が変化する場合に流れる。すなわち、ゲート配線 8 力 S0Vになったとき、 p型 MOSFETを通して出力配線 9を充電するための出力電流が 流れ、他方、ゲート配線 8が 5Vになったとき、 n型 MOSFETを通して出力配線 9の電 荷を放電するための出力電流が流れる。このように、図 5 (a)の CMOS回路は、入力 と逆極性の信号を出力するインバータ回路となっている。このインバータ回路はスイツ チングの際の立ち上がり速度と立ち下り速度を同一にするために、 p型 MOSFETと n 型 MOSFETに同じ電流を流さなければならない。
[0007] し力し、例えば（100)面での p型 MOSFETのキャリアである正孔は、 n型 MOSFE Tのキャリアである電子より移動度が小さぐその比は 1 : 3である。そのため p型 MOS FETと n型 MOSFETの面積を同一にした場合には、それらの電流駆動能力に差が 生じ、動作速度は同一とはならない。このため図 5 (b)に示すように、 p型 MOSFET のドレイン電極 3a、ソース電極 3b、ゲート電極 7の面積を、 n型 MOSFETのドレイン 電極 4b、ソース電極 4a、ゲート電極 6の面積よりもその移動度の比に対応して大きく し、電流駆動能力をほぼ同じにすることにより、スイッチング速度を同等にしていた。 し力、し、 p型 MOSFETの占める面積は n型 MOSFETの 3倍の大きさとなり、 p型 MO SFETと n型 MOSFETの占める面積とがアンバランスとなり、半導体装置の集積度 の向上の障害となっていた。
[0008] p型 MOSFETの電流駆動能力を向上させる先行文献として下記特許文献 1がある 。特許文献 1では（110)面を使うことで p型 MOSFETの電流駆動能力を向上させて レ、る。また特許文献 2では、 SOI基板を用レ、、 Accumulation型の p型 MOSFETを S〇 I基板上に形成し、 p型 MOSFETの電流駆動能力を向上させることが述べられてい る。しかし、任意の基板を用いた場合は、ノーマリ ON状態で同じ大きさの n型 MOSF ETと p型 MOSFETの電流駆動能力を同等にするのは不可能である。
[0009] 特許文献 1 :特開 2003— 115587
特許文献 2 :特開平 07— 086422
発明の開示
発明が解決しょうとする課題
[0010] 上記したように（100)面の結晶面を使用する CMOS回路においては、同一面積の n型 MOSFETと p型 MOSFETの電流駆動能力が異なり、スイッチング速度が異な る。このスイッチング速度（立ち上がり、立ち下り）を同じくするためには、 p型 MOSFE Tのチャンネル幅を大きくする必要がある。そのため n型 MOSFETと p型 MOSFET の占める面積がアンバランスとなり、半導体装置の集積度の向上の障害となっていた 。上記の特許文献 1， 2においては、 p型 MOSFET電流駆動能力を向上させている が、 n型 MOSFETと p型 MOSFETの大きさを同じくすることには不十分であった。
[0011] 本発明は、上記のような問題点を解決するためになされたもので、内部回路を構成 する一方のトランジスタの電極の面積を大きくすることなくスイッチング速度を同等とし 、集積度を高くできる半導体装置を得ることを目的としている。
課題を解決するための手段
[0012] 本発明は以下のような態様を有する。
[0013] (第 1の態様）
異なる導電型のトランジスタを有する回路を備えた半導体装置において、 S〇I基板 に設けた S〇I層と、当該 SOI層と同一導電型の高濃度層によって形成され前記 S〇I 層上に設けられたゲート電極とを備え、前記ゲート電極と前記 S〇I層の仕事関数差 による空乏層の厚さが前記 SOI層の膜厚より大きくなるように前記 S〇I層の膜厚を設 定すると共に、チャンネルを形成する領域の表面が（110)面から ± 10° 以内の面を 有しているトランジスタが少なくとも一種類備えられていることを特徴とする半導体装 置。
[0014] (第 2の態様） 異なる導電型のトランジスタを有する回路を備えた半導体装置において、 SOI基板 に設けた MOS型トランジスタと、前記 SOI基板の第 1の面上に前記 MOSトランジス タと同一導電型のゲート電極と、異なる導電型のソース'ドレイン層とを備え、チャンネ ルを形成する領域の表面が（110)面から ± 10° 以内の面を有している MOSトラン ジスタと、を備えていることを特徴とする半導体装置。
[0015] つまり、第 1、第 2の態様に係る半導体装置は、 SOKSilicon on Insulator)基板上に 設けた MOS型トランジスタと、該 M〇S型トランジスタを設けた前記半導体基板の第 1 の面上に、前記 MOS型トランジスタと異なる導電型のソース'ドレイン電極と、同一導 電型のゲート電極を有し、シリコン (110)およびそれと同等のチャンネル移動度を有 する表面をチャンネルとする、ゲート電圧 =0の時に OFFである蓄積型の M〇Sトラン ジスタとを構成要素とする。
[0016] (第 3の態様）
第 1又は第 2の態様において、前記 SOI基板上の SOI層の膜厚を制御して、前記 異なる導電型のトランジスタの平面上の面積および電流駆動能力をほぼ等しくする。 つまり、第 3の態様に係る半導体装置は、 SOI層の膜厚を制御することにより、電流 駆動能力が略同一の PMOSトランジスタと NMOSトランジスタを備えたものである。
[0017] (第 4の態様）
第 3の態様において、前記ゲート電極と前記 SOI層との間にゲート絶縁膜が形成さ れ、該ゲート絶縁膜が、マイクロ波励起のプラズマで形成された Si〇， Si N、金属
2 3 4 シリコン合金の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有する。
[0018] (第 5の態様）
第 4の態様において、前記ゲート絶縁膜が 600°C以下の温度で形成されたもので ある。つまり、第 5の態様に係る半導体装置においては、 M〇Sトランジスタのゲート絶 縁膜がマイクロ波励起のプラズマにより 600°C以下で形成されたものである。
[0019] (第 6の態様）
異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置にお いて、前記トランジスタの少なくとも一つは S〇I基板に設けた半導体層と、該半導体 層の表面の少なくとも一部を覆うゲート絶縁層と、該ゲート絶縁層上に形成されたゲ ート電極とを少なくとも含んで normally offの accumulation型として形成され、前 記ゲート電極と前記半導体層との仕事関数差により前記半導体層に形成される空乏 層の厚さが前記半導体層の膜厚よりも大きくなるように、前記ゲート電極の材料及び 前記半導体層の不純物濃度を選ぶことを特徴とする半導体装置。
[0020] (第 7の態様）
第 6の態様において、前記 normally offの accumulation型のトランジスタは、（1 10)面から ± 10° 以内の面に形成されたチャンネル領域を備えている。
[0021] (第 8の態様）
第 6の態様において、前記 normally offの accumulation型のトランジスタは、（1 10)面から ± 10° 以内の面とは異なる面に形成されたチャンネル領域を備えている
発明の効果
[0022] 本発明によれば、 S〇I(Silicon on Insulator)基板上に設けた MOSトランジスタと、 M OSトランジスタを設けた SOI基板の第 1の面上に、 MOSトランジスタと異なる導電型 のソース'ドレイン電極と、同一導電型のゲート電極とを有し、シリコン (110)およびそ れと同等のチャネル移動度を有する表面をチャネルとする MOSトランジスタとにより 構成される。
[0023] これらの構成により、同一の電流駆動能力を有する PMOSトランジスタと NMOSト ランジスタが得られる。電子回路の PMOSトランジスタと NMOSトランジスタの面積を 同じくすること力 Sできること力、ら、スイッチング速度が同等で、集積度を高くできる半導 体装置が得られる。
図面の簡単な説明
[0024] [図 1]図 1は本発明の第 1の実施例による半導体装置の断面図である。
[図 2]図 2は本発明の第 1の実施例における SOI基板の断面図である。
[図 3]図 3は本発明の実施例の空乏層厚さと基板不純物濃度の関係図である。
[図 4]図 4は本発明の効果を表す電流 電圧特性であり、（a)ドレイン電圧 ドレイン 電流特性図、 (b)ゲート電圧 ドレイン電流特性図である。
[図 5]図 5は従来例の半導体装置の（a)断面図、（b)平面図である。 [図 6]図 6は本発明の第 2の実施例による半導体装置を示す図であり、 (a)は斜視図、
(b)及び（c)は、図 6(a)の A— A'線及び B— B'線に沿う断面図である。
[図 7]図 7 (a)、及び、（b)は本発明の他の二つの実施例に係る半導体装置の断面図 である。
[図 8]図 8 (a)、（b)、（c)、及び（d)は本発明による accumulation型トランジスタの動作 原理を示す図である。
[図 9]図 9 (a)及び（b)は本発明による accumulation型トランジスタの構造を示す断面 図およびバンド構造を示す図である。
[図 10]図 10は本発明による accumulation型トランジスタの 1/f雑音を示す図である。
[図 11]図 11 (a)及び（b)は本発明による accumulation型トランジスタにおいて、ゲート 電極の仕事関数と SOI層の厚さとの関係を示す図である。
[図 12]図 12は本発明による accumulation型トランジスタのドレイン電圧一ドレイン電流 特性を示す図である。
発明を実施するための最良の形態
[0025] 以下、本発明の半導体装置について、図面を参照して説明する。
[0026] (第 1の実施例）
第 1の実施例にっレ、て図 1〜図 4を用レ、て説明する。図 1に本発明の半導体装置の 断面図、図 2に SOI基板の断面図、図 3に空乏層厚さと基板不純物濃度の相関図、 図 4に本発明の効果を表す電流一電圧特性図を示す。
[0027] 図 2に示すように支持基板 12上に 200nm厚さの埋め込み酸化膜 13で分離された
45nmの（110)面方位の n型（基板リン濃度 1017cm— 3)の S〇I(Silicon on Insulator) 層 14を有する基板を準備する。 SOI層 14のトランジスタを形成する部分以外をエツ チングし、各領域を分離する。このとき、各領域にしきい値調整用の不純物注入を行 レ、、基板濃度調整を行っても良い。洗浄後ゲート酸化をマイクロ波励起のプラズマ装 置で行い、 7nmの Si〇 （ゲート絶縁膜） 15を形成する。ゲート絶縁膜 15は 600°C以
2
下の温度で形成されることが好ましぐ所望の電気的容量を得るための膜厚を形成し ても良い。また、ゲート絶縁膜は、 Si N、 Hf〇x、 Zr〇x、 La O等の金属酸化物、 Pr
3 4 2 3
Si N等の金属窒化物等の高誘電率材料を用いても良い。 [0028] その後、硼素を 10 cm 以上含有する多結晶シリコンを形成し、所望のゲート長、 ゲート幅にエッチングし、ゲート電極 16を形成する。このとき、ゲート電極 16である P+ 多結晶シリコンの仕事関数は、およそ 5. 15eVであり、基板の 1017cnT3の n型シリコ ン層の仕事関数は、およそ 4. 25eVであるので、およそ 0. 9eVの仕事関数差が発 生する。このときの空乏層厚さは、約 90nm程度であるので厚さ 45nmの SOI層は完 全に空乏化している。したがって、本発明による Accumulation型の NMOS (n型 M〇 S)トランジスタはノーマリオフになっている。
[0029] 仕事関数差が 0. 9Vの時の基板不純物濃度と空乏層厚の関係を図 3に示す。ここ で、基板不純物濃度と S〇I膜厚は、 SOI膜厚が空乏層厚さより薄い範囲で選ぶこと が可能である。
[0030] その後、 NMOSトランジスタ領域のソース'ドレイン層 17にはヒ素を 4 X 1015cm_2、 PMOS (p型 M〇S)トランジスタ領域のソース .ドレイン層 18には硼素を 4 X 1015cm" 2、イオン注入し、活性化を行う。さらに Si〇膜を CVDで形成し、配線層としてゲート
2
配線 19、出力配線 20、電源配線 21及び電源配線 22を形成することで、同一基板 上に PMOSトランジスタと本発明による Accumulation型の NMOSトランジスタが図 1 のように形成できる。そのときのトランジスタ特性を図 4に示す。
[0031] 図 4に示すように、 SOI層は（551)面のような（110)面から ± 10° 以内で傾けたよ うな面方位であれば、 NMOSトランジスタと PMOSトランジスタがほぼ同一の電流駆 動能力を持つ。その結果 NMOSトランジスタと PMOSトランジスタの面積をバランス よぐほぼ同一にすることが出来る。また、ゲート電極材料は、仕事関数差を考慮し、 SOI層が完全空乏化するものであれば、多結晶シリコンでなぐ W、 Pt、 Ni、 Ge、 Ru 、およびそのシリサイドを用いてもかまわない。
[0032] 本発明の CMOS構造においては、 S〇I層として（110)面から ± 10° 以内で傾け たような面方位とし、 SOI層の厚さはゲート電極と S〇I層の仕事関数差による空乏層 の厚さよりも薄い構造とする。これらの構造とすることで、電流駆動能力を向上させ、 NMOSトランジスタと PMOSトランジスタがほぼ同一の電流駆動能力を持つようにバ ランスさせる。また NMOSトランジスタと PMOSトランジスタを同じ半導体基板に構成 することにより絶縁分離の面積分を小さくできる利点もある。このように NMOSトラン ジスタと PMOSトランジスタがほぼ同一の電流駆動能力を持つようにバランスさせるこ とで、集積度を高くできる半導体装置を得られる。
[0033] (第 2の実施例）
第 2の実施例について図 6を用いて説明する。図 6 (a)に本発明の第 2の実施例に よる半導体装置の概略斜視図、図 6 (b)に図 6 (a)における A_ A'線の断面図、図 6 (c)に図 6 (a)における B— B'線の断面図をそれぞれ示す。図 6の実施例は、同一デ ィメンジョンで電流駆動能力がバランスするように設計した S〇I型三次元構造 CMOS デバイスである。この CMOSデバイスにおいては、 PMOSトランジスタはホール移動 度が大きくなる（110)面にのみ作製され、 NMOSトランジスタは電子移動度がやや 劣る（110)面に加えて電子移動度の大きい側壁の（100)面をもゲートを構成するよ うに作製されている。すなわち、 NMOSトランジスタは三次元構造、 PMOSトランジス タはプレーナ構造にしたもので、どちらも本発明による Accumulation型となっている。
[0034] 図 6 (b)、 (c)に示すように、支持基板 12上に 200nm厚さの坦め込み酸化膜 13で 分離された所定の厚さの（110)面方位のシリコンすなわち n型（基板リン濃度 1017c m_3)の S〇I(Silicon on Insulator)層 14— n、 14—pを有する基板を準備する。ここで 、 SOI層 14—n及び 14— pの表面は、チャンネルの長さ方向がく 110〉方向になるよう にするのが好ましレ、。これは、（110)面でのホールの移動による飽和電流量力 S<110 〉方向で最大になるからである。他方、（100)面での電子の移動による飽和電流量は 結晶方向依存性が小さいことを考慮しておく必要がある。
[0035] 図示された例では、 SOI層のうち、 NMOSトランジスタを形成する領域 14—nおよ び PMOSトランジスタを形成する領域 14— p以外はエッチングにより除去されている 。この結果、各領域 14_n、 14_pが酸化膜 13上に分離.形成されている。 SOI層は i層として両方の領域に共通にしても良いし、 n型として、後に PMOSトランジスタを形 成する領域 14—pを p型に変換してもよい。このとき、閾値調整用の不純物注入を行 レ、、基板濃度調整を行っても良い。例えば、 lOOnm世代のときは、基板濃度を 4 X 1 018cm_3とする。分離された各領域の側面は、 （100)面になっている。これらの側面 のうち、トランジスタ領域 14_nのチャンネル領域の側面を除く側面には、図 6 (b)に 示すように、公知の方法で厚レ、酸化膜 25が形成されてレ、る。 [0036] 例えば、厚い酸化膜 25は以下の手法によって形成できる。まず、 CVD法により、 Si Oを 45nm以上、堆積した後、ダメージが小さい異方性のエッチングを用いて、側壁
2
に酸化膜を残しながらエッチングした後、トランジスタ領域 14— n領域以外にマスクを して、ウエットエッチングにより、トランジスタ領域 14 _nのチャンネル領域の側面側壁 の厚い酸化膜を除去し、トランジスタ領域 14_pの側壁に厚い酸化膜 25を残す。
[0037] 図 6 (b)では、酸化膜 25の形成後、洗浄を行い、続いて、ゲート酸化をマイクロ波励 起のプラズマ装置で行い、 7nmの SiO膜（ゲート絶縁膜） 15をトランジス領域 14一 n
2
のチャンネル領域上面および側面、トランジスタ領域 14_pのチャンネル領域上面に それぞれ形成する。このとき、所望の電気的容量を得るための膜厚を形成しても良い 。また、ゲート絶縁膜 15は、 Si N、 HfO、 ZrO、 La O等の金属酸化物、 Pr Si N
3 4 x x 2 3 x y z 等の金属窒化物等の高誘電率材料を用いても良い。
[0038] その後、リンまたは硼素、または、リン、砒素の合計濃度を 102°cm_3以上含有する 多結晶シリコン層を形成し、所望のゲート長、ゲート幅にエッチングしてゲート電極 16 を形成する。その後、 NMOSトランジスタ領域のソース'ドレイン層 17にはヒ素を 4 X 1015cm_2、 PMOSトランジスタ領域のソース'ドレイン層 18には硼素を 4 X 1015cm_ 2、イオン注入し、活性化を行う。
[0039] さらに、 SiO膜を CVDで形成し、図 6 (c)に示すように、配線層としてゲート配線 19
2
、出力配線 20、電源配線 21及び電源配線 22を形成する。これにより、同一基板上 に Accumulation型（即ち、 Accumulation-mode) PMOSトランジスタ ΙΟΟρと Accumulat ion型（即ち、 Accumulation-mode) NMOSトランジスタ 100ηが形成できる。ここで、ト ランジス領域 14— nのチャンネル領域上面および側面の合計面積とトランジスタ領域 14_pのチャンネル領域上面の面積とを等しくし、かつ両トランジスタの動作速度が 等しくなるようにする。
[0040] ここで、両トランジスタ 100ρ、 100ηのチャンネル領域の長さ Lを等しくし、トランジス 領域 14_nのチャンネル領域上面の幅を Wn、側面の高さを Hとし、トランジスタ領域 14_pのチャンネル領域上面の幅を Wpとする。そして後述される式（1)が成立する ようにする。
[0041] 両トランジスタの動作速度が等しくなるには後述される式（2)が成立することが必要 である。ここで、 Accumulation型 NMOSトランジスタの（100)及び（110)面における 相互コンダクタンスをそれぞれ gmn (100)及び gmn (110)とし、 Accumulation型 PM Oトランジスタの（110)面における相互コンダクタンスを gmp (110)とすると、これら相 互コンダクタンス gmn (100)、 gmn (110)、及び、 gmp (110)はいずれも既知である 。また、たとえば、幅 Wnを適当な値に定めれば、必要な高さ Hおよび幅 Wpが式（1) および式（2)の連立方程式の解として得られる。尚、 SOI層は（551)面のような（110 )面から ± 10° 以内で傾けたような面方位であれば、 NMOSトランジスタと PMOSト ランジスタがほぼ同一の電流駆動能力を持つ。
[0042] このような条件の下に、例えば、幅 Wnを 22nmとし、相互コンダクタンス gmn (110) を約 0. 7gmn (100)、相互コンダクタンス gmp (110)を 0. 8gmn (100)とすれば、 高さ Hは 5. 5nm、幅 Wpは 33nmとなる。なお、図示の実施例ではチャンネル長を両 トランジスタとも 25nmとした。
[0043] Wp = 2H+Wn (1)
gmp (110) XWp =
gmn (lOO) X 2H + gmp (110) X Wn (2) 面積及びゲート面積をほぼ同一にし、両トランジスタの電流駆動能力、ひいては動作 速度をほぼ同一とすることができ、フルバランスト CMOSを得ることができる。この構 造によって、従来例と比べて、所要面積で半分以下とし、 1桁程度高速化することが 可能となる。さらに、 pn両トランジスタのゲート面積を同一とすることで、両トランジスタ のゲート容量が同一となり、これらのトランジスタで構成したアナログスィッチのオフセ ット雑音を 15dBも低減することができる。
[0044] 図 7 (a)および（b)は、図 6 (c)を改変した他の二つの実施例を示しており、図 6 (c) に相当する方向の断面図である。
[0045] 図 7 (a)は NMOSトランジスタ 103ηが inversion型で PMOSトランジスタ 103pが acc umulation型の例である。この例のものは、同一導電型の well (Pウエノレ）と同一導電 型 (n+型）のゲート電極によって形成されるのでプロセスが簡単化する利点がある。ま た、 n+型のポリシリコンゲート電極だけを用いるので、薄膜ィ匕によるボロンの拡散 (ボ ロンはゲート酸化膜へ拡散しやすくそのためにキャリアの界面移動度が劣化するとい う現象が生じる）を防止できる。
[0046] 図 7 (b)は NMOSトランジスタ 102ηが accumulation型で PMOSトランジスタ 102pが inversion型の例である。図 7 (b)の構成は、同一導電型の well (nゥエル）と同一導電 型 (p+型）のゲート電極によって形成されるのでプロセスが簡単化する利点がある。ま た、 Accumulationモードの NMOSトランジスタを用いることで CMOS全体の 1/fノィ ズを低減できる。以降で述べるように、本発明によれば、 accumulation型のトランジス タを用いることにより、 inversion型に比べ電流駆動能力が大きくなる（図 12)と云う利 点あある。
[0047] ここで、図 8乃至図 12を参照して、図 6 (c)、図 7 (b)の NMOSトランジスタ 100n、 1 02ηを例にとって、本発明による accumulation型トランジスタについて説明する。
[0048] 図 8 (a)〜（d)には、 accumulation型 NMOSトランジスタの動作原理が示されてレ、る 。まず、図 8 (a)に示すように、ゲート電圧 Vgがゼロの場合、空乏層（depletion-layer) 力 SSOI層 14の全体に拡がっている。図 8 (b)に示すように、ゲート電圧 Vgが印加され ると、空乏層がチャンネル上面まで後退してバルタ電流 Ibulkが流れ出す。続いて、ゲ ート電圧が増加すると、図 8 (c)及び（d)に示すように、蓄積電流 Iaccも流れ出す。
[0049] この現象を図 9 (a)及び (b)を用いて説明すると、 SOI構造をとり、ゲート電極 16と S OI層 14との仕事関数差で発生する空乏層幅を SOI層 14の厚さよりも大きくなるよう にすれば、図 9 (a)に示すような accumulation構造でノーマリオフ型の MOSトランジス タが可能となる。ここで、図示のような NMOSトランジスタでは p+ポリシリコン（仕事関 数 5. 2eV)をゲート電極 16に用レ、、 PMOSトランジスタでは n+ポリシリコン（仕事関 数 4. leV)をゲート電極 16に用いることで S〇I層 14との仕事関数差を生じさせること が出来る。
[0050] 図 12に示すように、シリコンの（110)面上に accumulation構造の NMOSトランジス タを形成することにより、シリコン（100)面上に構成した通常の NMOSトランジスタと 比較して同等の電流駆動能力を実現することが出来る。また、シリコンの（110)面上 に accumulation構造の PMOSトランジスタを形成することにより、シリコン（100)面上 に形成した通常の PMOSトランジスタと比較して 2. 5倍の電流駆動能力を実現する ことが出来る。
[0051] また、図 10に示すように、 1/f雑音も低減することができる。本発明の accumulation 型デバイスは、 pn接合障壁によってノーマリオフを実現するのではない。本発明の ac cumulation型デバイスは、ゲート電極と S〇I層の仕事関数差、 SOI層の厚さ、ドレイン 電圧、ソース'ドレイン間距離を最適化し、図 9 (a)に示すようにゲート電圧が 0Vのと きにソース ·ドレイン間に空乏層が存在レ リアが形成されるようにすれば、ノーマリオ フとなる。
[0052] 図 9 (b)に示すように、デバイスオン時にはチャンネルは蓄積層に形成されるので、 通常の反転層を形成する inversion型の M〇Sトランジスタに比べてチャンネル領域の 垂直電界が小さくなるため、実効移動度を大きくすることが出来る。このため、 S〇I層 の不純物濃度が高くなつても移動度の劣化が発生しなレ、。さらに、デバイスオン時に は蓄積層だけでなく SOI層全体 (バルタ部）にも電流が流れるため、 SOI層の不純物 濃度が高いほど電流駆動能力を大きくすることが出来る。
[0053] 通常の MOSトランジスタでは、微細化に伴って、チャンネル領域の不純物濃度を 高くするとチャンネル移動度が劣化してしまうのに比べると、本発明の accumulation型 デバイスは微細化には非常に有利である。電流駆動能力をできるだけ大きくし、微細 化に対してパンチスルー耐性を持たせてノーマリオフを実現するためには、 accumula tion型 NMOSトランジスタには仕事関数のできるだけ大きいゲート電極を、 accumulat ion型 PMOSトランジスタには仕事関数のできるだけ小さいゲート電極を用いることが 好ましい。
[0054] 本発明の accumulation型デバイスは、このようにゲート電極材料と SOI層の仕事関 数差を大きくすることによって S〇I層に空乏層を形成し、ドレイン電極に印加した電 圧によるチャネル方向の電界がソース端に影響しないようにしてパンチスルー耐性を 持たせる。 S〇I層の厚さが厚いほど電流駆動能力が大きくなるが、仕事関数差によつ て発生したゲートからの電界が SOI層の下端 (底面）にまで影響を及ぼしに《なる。 そこで、仕事関数差を大きくすることが本発明の accumulation型デバイスで最も重要 な要件である。
[0055] 図 11 (a)に accumulation型 NM〇Sトランジスタにおいて、ゲート電極の仕事関数を 5. 2eVと 6. OeVのものを用いたときに許される（ノーマリオフとなる） SOI層の厚さを 示す。ゲート絶縁膜は EOTで 0· 5nmと 1. Onmの場合を示している。ノーマリオフと するのに許される各微細化世代 (ゲート長）での SOI層の厚さは仕事関数が大きくな るほど厚くなり、 22nm世代では、 6. OeVの場合の厚さは 5. 2eVの場合の約 2倍とな る。
[0056] 図 11 (b)には 5. 2eVと 6. OeVのゲート電極を使用した場合のバンド図を示す（絶 縁膜厚 lnm)。この図に示すように、仕事関数が大きくなると SOI層を厚く出来、電流 駆動能力が増大する。
[0057] 図 3に、空乏層厚さと基板不純物濃度の相関図を示す。この図を参照すると、本発 明の accumulation型 NMOSトランジスタ 100η、 102ηで、ゲート電極 16を Ρ+多結晶 シリコンで形成すると、その仕事関数はおよそ 5. 15eVであり、基板の 1017cm_3の n 型シリコン層 14ηの仕事関数は、およそ 4. 25eVであるので、およそ 0. 9eVの仕事 関数差が発生する。このときの空乏層厚さは約 90nm程度であるので、 SOI層は厚さ を 45nmとしても完全に空乏化している。図 3に示すのは、仕事関数差が 0. 9eVの 時の基板不純物濃度と空乏層厚さの関係である。ここで、基板不純物濃度と SOI膜 厚は、 SOI膜厚が空乏層厚さより薄い範囲で選ぶことが可能である。また、ゲート電 極材料は、仕事関数差を考慮し、 SOI層が完全空乏化するものであれば、多結晶シ リコンでなぐ W、 Pt、 Ni、 Ge、 Ru、およびそのシリサイドを用いてもかまわない。
[0058] 上記した説明では、チャンネル領域が（110)面から ± 10° 以内の面に形成される 場合を前提にして説明した力 （110)面から ± 10° 以内の面以外の面、例えば、（1 00)面にチャンネル領域を形成したトランジスタにおいても、同様の効果が得られる。 産業上の利用可能性
[0059] 本発明をレ、くつかの実施例に基づき具体的に説明したが、本発明は上記実施例に 限定されるものではなぐその要旨を逸脱しない範囲で種々変更可能であることはい うまでもない。例えば、論理回路素子として使用できるだけでなぐ本発明は、他の多 様な電子回路にも同様に適用できる。

Claims

請求の範囲
[1] 異なる導電型のトランジスタを有する回路を備えた半導体装置において、
S〇I基板に設けた SOI層と、当該 SOI層と同一導電型の高濃度層によって形成さ れ前記 S〇I層上に設けられたゲート電極とを備え、
前記ゲート電極と前記 S〇I層の仕事関数差による空乏層の厚さが前記 SOI層の膜 厚より大きくなるように前記 S〇I層の膜厚を設定すると共に、チャンネルを形成する領 域の表面が（110)面から ± 10° 以内の面を有してレ、るトランジスタが少なくとも一種 類備えられてレ、ることを特徴とする半導体装置。
[2] 異なる導電型のトランジスタを有する回路を備えた半導体装置において、
SOI基板に設けた MOS型トランジスタと、
前記 SOI基板の第 1の面上に前記 MOSトランジスタと同一導電型のゲート電極と、 異なる導電型のソース ·ドレイン層とを備え、チャンネルを形成する領域の表面が（11 0)面から ± 10° 以内の面を有している MOSトランジスタと、
を備えてレ、ることを特徴とする半導体装置。
[3] 前記 SOI基板上の SOI層の膜厚を制御して、前記異なる導電型のトランジスタの平 面上の面積および電流駆動能力をほぼ等しくすることを特徴とする請求項 1又は 2に 記載の半導体装置。
[4] 前記ゲート電極と前記 S〇I層との間にゲート絶縁膜が形成され、該ゲート絶縁膜が 、マイクロ波励起のプラズマで形成された Si〇， Si N、金属シリコン合金の酸化膜、
2 3 4
金属シリコン合金の窒化膜を少なくとも一種類、含有することを特徴とする請求項 3に 記載の半導体装置。
[5] 前記ゲート絶縁膜が 600°C以下の温度で形成されたことを特徴とする請求項 4に記 載の半導体装置。
[6] 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置にお いて、
前記トランジスタの少なくとも一つは SOI基板に設けた半導体層と、該半導体層の 表面の少なくとも一部を覆うゲート絶縁層と、該ゲート絶縁層上に形成されたゲート電 極とを少なくとも含んで normally offの accumulation型として形成され、 前記ゲート電極と前記半導体層との仕事関数差により前記半導体層に形成される 空乏層の厚さが前記半導体層の膜厚よりも大きくなるように、前記ゲート電極の材料 及び前記半導体層の不純物濃度を選ぶことを特徴とする半導体装置。
[7] 前記 normally offの accumulation型のトランジスタは、（110)面から ± 10° 以 内の面に形成されたチャンネル領域を備えていることを特徴とする請求項 6に記載の 半導体装置。
[8] 前記 normally offの accumulation型のトランジスタは、（110)面から ± 10° 以 内の面とは異なる面に形成されたチャンネル領域を備えていることを特徴とする請求 項 6に記載の半導体装置。
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