JP2007027677A - 半導体装置 - Google Patents

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Abstract

【課題】 ＣＭＯＳ回路における動作速度を同じくするためには、そのキャリア移動度の違いから、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの面積を異ならせる必要がある。この面積のアンバランスにより半導体装置の集積度向上が妨げられていた。
【解決手段】 ＳＯＩ基板上に設けた半導体層（ＳＯＩ層）と、前記ＳＯＩ層上に設けられたゲート電極とを備え、前記ゲート電極と前記ＳＯＩ層の仕事関数差による空乏層の厚さが前記ＳＯＩ層の膜厚より大きくなるように、前記ＳＯＩ層の膜厚を設定してノーマリオフとしたＭＯＳトランジスタを少なくとも一種類、備える。
【選択図】 図１

Description

本発明は、ＩＣ，ＬＳＩ等の半導体装置に関するものである。
図５に従来の半導体装置の構成として、半導体装置に使用される電子回路の１つであるＣＭＯＳインバータ回路を示す。図５（ａ）には、ＣＭＯＳインバータ回路の断面を模式的に示し、図５（ｂ）にはその平面図を示す。簡単のため、図５(ｂ)においては配線８〜１１の表示を省略している。
図５（ａ）において、１は電子回路が形成されるｐ型半導体基板、２はｐ型半導体基板１に形成されたｎ型不純物領域、３ａ、３ｂはｎ型不純物領域２に形成された高濃度ｐ型不純物領域、４ａ、４ｂはｐ型半導体基板１に形成された高濃度ｎ型不純物領域、５はゲート電極６とｐ型半導体基板１、及びゲート電極７とｎ型不純物領域２とをそれぞれ絶縁するためのＳｉＯ２等のゲート絶縁膜、６、７はゲート絶縁膜５上に形成されたゲート電極である。
ここで、ｎ型不純物領域２、高濃度ｐ型不純物領域３ａ、３ｂ、ゲート電極７は、ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成する。一方、半導体基板１、高濃度ｎ型不純物領域４ａ、４ｂ、ゲート電極６は、ｎ型ＭＯＳＦＥＴを構成する。８はｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのゲート電極６，７に接続され、ＣＭＯＳインバータ回路の入力信号としての共通の電圧を加えるためのゲート配線である。９はｐ型ＭＯＳＦＥＴのドレイン電極（高濃度ｐ型不純物領域３ａ）及びｎ型ＭＯＳＦＥＴのドレイン電極（高濃度ｎ型不純物領域４ｂ）に接続され、ＣＭＯＳインバータの出力信号を取り出す出力配線である。１０、１１は、それぞれｎ型ＭＯＳＦＥＴのソース電極（高濃度ｎ型不純物領域４ａ）、ｐ型ＭＯＳＦＥＴのソース電極（高濃度ｐ型不純物領域３ｂ）に電源電位を供給するための電源配線である。
このＣＭＯＳインバータ回路の動作について説明する。図５（ａ）のｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとから構成されるＣＭＯＳインバータ回路は、ｎ型ＭＯＳＦＥＴのソース電極に接続された電源配線１０を接地（０Ｖ）し、ｐ型ＭＯＳＦＥＴのソース電極に接続された電源配線１１に電源電圧（例えば５Ｖ）を与える。そして、入力信号としてゲート配線８に０Ｖを与えると、ｎ型ＭＯＳＦＥＴがＯＦＦになり、ｐ型ＭＯＳＦＥＴがＯＮになる。したがって、出力配線９には、電源配線１１と同じ電源電圧（５Ｖ）が出力される。一方、ゲート配線８に５Ｖを与えると、上記の場合とは逆に、ｎ型ＭＯＳＦＥＴがＯＮになり、ｐ型ＭＯＳＦＥＴがＯＦＦになり、出力配線には、電源配線１０と同じ接地電圧（０Ｖ）が出力される。
これらのＣＭＯＳ型回路において、トランジスタを流れる電流は、出力が変化しない場合には、ほとんど流れず、主に出力が変化する場合に流れる。すなわち、ゲート配線８が０Ｖになったとき、ｐ型ＭＯＳＦＥＴを通して出力配線９を充電するための出力電流が流れ、他方、ゲート配線８が５Ｖになったとき、ｎ型ＭＯＳＦＥＴを通して出力配線９の電荷を放電するための出力電流が流れる。このように、図５（ａ）のＣＭＯＳ回路は、入力と逆極性の信号を出力するインバータ回路となっている。これらのインバータ回路はスイッチングの際の立ち上がり速度と立ち下り速度を同一にするために、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴに同じ電流を流さなければならない。
しかし、例えば（１００）面でのｐ型ＭＯＳＦＥＴのキャリアである正孔は、ｎ型ＭＯＳＦＥＴのキャリアである電子より移動度が小さく、その比は１：３である。そのためｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの面積を同一にした場合には、それらの電流駆動能力に差が生じ、動作速度は同一とはならない。このため図５（ｂ）に示すように、ｐ型ＭＯＳＦＥＴのドレイン電極３ａ、ソース電極３ｂ、ゲート電極７の面積を、ｎ型ＭＯＳＦＥＴのドレイン電極４ｂ、ソース電極４ａ、ゲート電極６の面積よりもその移動度の比に対応して大きくし、電流駆動能力をほぼ同じにすることにより、スイッチング速度を同等にしていた。しかし、このためｐ型ＭＯＳＦＥＴの占める面積はｎ型ＭＯＳＦＥＴの３倍の大きさとなり、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの占める面積とがアンバランスとなり、半導体装置の集積度の向上の障害となっていた。
ｐ型ＭＯＳＦＥＴの電流駆動能力を向上させる先行文献として下記特許文献がある。特許文献１では（１１０）面を使うことでｐ型ＭＯＳＦＥＴの電流駆動能力を向上させている。また特許文献２では、ＳＯＩ基板を用い、Accumulation型のｐ型ＭＯＳＦＥＴをＳＯＩ基板上に形成し、ｐ型ＭＯＳＦＥＴの電流駆動能力を向上させることが述べられているが、任意の基板を用いた場合は、ノーマリＯＮ状態で同じ大きさのｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの電流駆動能力を同等にするのは不可能である。
特開２００３−１１５５８７ 特開平０７−０８６４２２
上記したように（１００）面の結晶面を使用するＣＭＯＳ回路においては、同一面積のｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの電流駆動能力が異なり、スイッチング速度が異なる。このスイッチング速度（立ち上がり、立ち下り）を同じくするためには、ｐ型ＭＯＳＦＥＴのチャンネル幅を大きくする必要がある。そのためｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの占める面積がアンバランスとなり、半導体装置の集積度の向上の障害となっていた。先出願の特許文献においては、ｐ型ＭＯＳＦＥＴ電流駆動能力を向上させているが、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの大きさを同じくすることには不十分であった。
本発明は、上記のような問題点を解決するためになされたもので、内部回路を構成する一方のトランジスタの電極の面積を大きくすることなくスイッチング速度を同等とし、集積度を高くできる半導体装置を得ることを目的としている。
請求項１、２に係る半導体装置は、ＳＯＩ(Silicon on Insulator)基板上に設けたＭＯＳ型トランジスタと、上記ＭＯＳ型トランジスタを設けた上記半導体基板の第１の面上に、上記ＭＯＳ型トランジスタと異なる導電型のソース・ドレイン電極と、導電同型のゲート電極を有し、シリコン(１１０)およびそれと同等のチャネル移動度を有する表面をチャネルとするＶＧＳ＝０の時にＯＦＦしている蓄積型のＭＯＳトランジスタとを構成要素とするものである。
請求項３に係る半導体装置は、上記ＳＯＩ層の膜厚を制御することにより、電流駆動能力が略同一のｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを備えたものである。
請求項４に係る半導体装置は、ＭＯＳトランジスタのゲート絶縁膜をマイクロ波励起のプラズマで形成されたＳｉＯ２，Ｓｉ３Ｎ４および金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を備えたものである。
請求項５に係る半導体装置は、ＭＯＳトランジスタのゲート絶縁膜をマイクロ波励起のプラズマにおいて６００℃以下で形成されたＳｉＯ２，Ｓｉ３Ｎ４および金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を備えたものである。
請求項６に係る半導体装置は、異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、前記トランジスタの少なくとも一つはＳＯＩ基板に設けた半導体層と、その表面の少なくとも一部を覆うゲート絶縁層と、該ゲート絶縁層上に形成されたゲート電極とを少なくとも含んでｎｏｒｍａｌｌｙ ｏｆｆのａｃｃｕｍｕｌａｔｉｏｎ型として形成され、前記ゲート電極と前記半導体層との仕事関数差により前記半導体層に形成される空乏層の厚さが前記半導体層の膜圧よりも大きくなるように、前記ゲート電極の材料及び前記半導体層の不純物濃度を選ぶことを特徴とする半導体装置である。
ここで、請求項７に係る半導体装置は、前記ｎｏｒｍａｌｌｙ ｏｆｆのａｃｃｕｍｕｌａｔｉｏｎ型のトランジスタは、（１１０）面から±１０°以内の面に形成されたチャンネル領域を備えている。
また、請求項８に係る半導体装置は、前記ｎｏｒｍａｌｌｙ ｏｆｆのａｃｃｕｍｕｌａｔｉｏｎ型のトランジスタは、（１１０）面から±１０°以内の面とは異なる面に形成されたチャンネル領域を備えている。
本発明によれば、ＳＯＩ(Silicon on Insulator)基板上に設けたＭＯＳ型トランジスタと、ＭＯＳ型トランジスタを設けたＳＯＩ基板の第１の面上に、ＭＯＳ型トランジスタと異なる導電型のソース・ドレイン電極と、導電同型のゲート電極とを有し、シリコン(１１０)およびそれと同等のチャネル移動度を有する表面をチャネルとするＭＯＳトランジスタとにより構成される。
これらの構成により、同一の電流駆動能力を有するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタが得られる。電子回路のｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの面積を同じくすることができることから、スイッチング速度が同等で、集積度を高くできる半導体装置を得られる効果がある。
以下、本発明の半導体装置について、図面を参照して説明する。
実施例１について図１〜図４を用いて説明する。図１に本発明の半導体装置の断面図、図２にＳＯＩ基板の断面図、図３に空乏層厚さと基板不純物濃度の相関図、図４に本発明の効果を表す電流電圧特性図を示す。
図２に示すように支持基板１２上に２００ｎｍ厚さの埋め込み酸化膜１３で分離された４５ｎｍの（１１０）面方位のｎ型（基板リン（Ｐ）濃度１０１７ｃｍ−３）のＳＯＩ(Silicon on Insulator)層１４を有する基板を準備する。ＳＯＩ層のトランジスタを形成する部分以外をエッチングし、各領域を分離する。このとき、各領域にしきい値調整用の不純物注入を行い、基板濃度調整を行っても良い。洗浄後ゲート酸化をマイクロ波励起のプラズマ装置で行い、７ｎｍのＳｉＯ２膜１５を形成する。このとき、所望の電気的容量を得るための膜厚を形成しても良い。また、ゲート絶縁膜は、Ｓｉ３Ｎ４、ＨｆＯｘ、ＺｒＯｘ、Ｌａ２Ｏ３等の金属酸化物、ＰｒｘＳｉｙＮｚ等の金属窒化物等の高誘電率材料を用いても良い。
その後、硼素を１０２０ｃｍ−３以上含有する多結晶シリコンを形成し、所望のゲート長、ゲート幅にエッチングし、ゲート電極１６を形成する。このとき、ゲート電極１６であるＰ＋多結晶シリコンの仕事関数は、およそ５．１５ｅＶであり、基板の１０１７ｃｍ−３のｎ型シリコン層の仕事関数は、およそ４．２５ｅＶであるので、およそ０．９ｅＶの仕事関数差が発生する。このときの空乏層厚さは、約９０ｎｍ程度であるので厚さ４５ｎｍのＳＯＩ層は完全に空乏化している。したがって、本発明によるAccumulation型のＮＭＯＳトランジスタはノーマリオフになっている。仕事関数差が０．９Ｖの時の基板不純物濃度と空乏層厚の関係を図３に示す。ここで、基板不純物濃度とＳＯＩ膜厚は、ＳＯＩ膜厚が空乏層厚さより薄い範囲で選ぶことが可能である。
その後、ＮＭＯＳトランジスタ領域のソース・ドレイン層１７にはヒ素を４×１０１５ｃｍ−２、ＰＭＯＳトランジスタ領域のソース・ドレイン層１８には硼素を４×１０１５ｃｍ−２、イオン注入し、活性化を行う。さらにＳｉＯ２膜をＣＶＤで形成し、配線層としてゲート配線１９、出力配線２０、電源配線２１及び電源配線２２を形成することで、同一基板上にＰＭＯＳトランジスタと本発明によるAccumulation型のＮＭＯＳトランジスタが図１のように形成できる。そのときのトランジスタ特性を図４に示す。
図４に示すように、ＳＯＩ層は（５５１）面のような（１１０）面から±１０°以内で傾けたような面方位であれば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがほぼ同一の電流駆動能力を持つ。その結果ＮＭＯＳトランジスタとＰＭＯＳトランジスタの面積をバランスよく、ほぼ同一にすることが出来る。また、ゲート電極材料は、仕事関数差を考慮し、ＳＯＩ層が完全空乏化するものであれば、多結晶シリコンでなく、Ｗ、Ｐｔ、Ｎｉ、Ｇｅ、Ｒｕ、およびそのシリサイドを用いてもかまわない。
本発明のＣＭＯＳ構造においては、ＳＯＩ層として（１１０）面から±１０°以内で傾けたような面方位とし、ＳＯＩ層の厚さはゲート電極とＳＯＩ層の仕事関数差による空乏層の厚さよりも薄い構造とする。これらの構造とすることで、電流駆動能力を向上させ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがほぼ同一の電流駆動能力を持つようにバランスさせる。またＮＭＯＳトランジスタとＰＭＯＳトランジスタを同じ半導体基板に構成することにより絶縁分離の面積分を小さく出きる利点もある。このようにＮＭＯＳトランジスタとＰＭＯＳトランジスタがほぼ同一の電流駆動能力を持つようにバランスさせることで、集積度を高くできる半導体装置を得られる。
実施例２について図６を用いて説明する。図６（ａ）に本発明の第２の実施例による半導体装置の概略斜視図、図６（ｂ）に図６（ａ）におけるＡ−Ａ‘線の断面図、図６（ｃ）に図６（ａ）におけるＢ−Ｂ‘線の断面図をそれぞれ示す。図６の実施例は、同一ディメンジョンで電流駆動能力がバランスするように設計したＳＯＩ型三次元構造ＣＭＯＳデバイスであり、ｐチャンネルＭＯＳトランジスタはホール移動度が大きくなる（１１０）面にのみ作製し、ｎチャンネルＭＯＳトランジスタは電子移動度がやや劣る（１１０）面に加えて電子移動度の大きい側壁の（１００）面をもゲートを構成するように作製したものである。すなわち、ｎチャンネル・トランジスタは三次元構造、ｐチャンネル・トランジスタはプレーナ構造にしたもので、どちらも本発明によるAccumulation型となっている。
図６（ｂ）、（ｃ）に示すように、支持基板１２上に２００ｎｍ厚さの埋め込み酸化膜１３で分離された所定の厚さの（１１０）面方位のシリコンすなわちｎ型（基板リン（Ｐ）濃度１０１７ｃｍ−３）のＳＯＩ(Silicon on Insulator)層１４−ｎ、１４−ｐを有する基板を準備する。ここで、ＳＯＩ層１４-ｎ及び１４−ｐの表面は、チャンネルの長さ方向が<１１０>方向になるようにするのが好ましい。これは、（１１０）面でのホールの移動による飽和電流量が<１１０>方向で最大になるからである。他方、（１００）面での電子の移動による飽和電流量は結晶方向依存性が小さいことを考慮しておく必要がある。
図示された例では、ＳＯＩ層のうち、ｎチャンネル・トランジスタを形成する領域１４−ｎおよびｐチャンネル・トランジスタを形成する領域１４−ｐ以外はエッチングにより除去されており、この結果、各領域１４−ｎ、１４−ｐが酸化膜１３上に分離・形成されている。ＳＯＩ層はｉ層として両方の領域に共通にしても良いし、ｎ型として、後にｐチャンネル・トランジスタを形成する領域１４−ｐをｐ型に変換してもよい。このとき、閾値調整用の不純物注入を行い、基板濃度調整を行っても良い。例えば、100nm世代のときは、４×１０１８ｃｍ−３とする。分離された各領域の側面は、（１００）面になっている。これらの側面のうち、ｎチャンネル・トランジスタ領域１４−ｎのチャンネル領域の側面を除く側面には、図６（ｂ）に示すように、公知の方法で厚い酸化膜２５が形成されている。
例えば、厚い酸化膜２５は以下の手法によって形成できる。まず、ＣＶＤ法により、ＳｉＯ２を45nm以上、堆積した後、ダメージが小さい異方性のエッチングを用いて、側壁に酸化膜を残しながらエッチングした後、トランジスタ領域１４−ｎ領域以外にマスクをして、ウェットエッチングにより、ｎチャンネル・トランジスタ領域１４−ｎのチャンネル領域の側面側壁の厚い酸化膜を除去し、トランジスタ領域１４−ｐの側壁に厚い酸化膜２５に残す。
図６（ｂ）では、酸化膜２５の形成後、洗浄を行い、続いて、ゲート酸化をマイクロ波励起のプラズマ装置で行い、７ｎｍのＳｉＯ２膜１５をｎチャンネル・トランジス領域１４−ｎのチャンネル領域上面および側面、ｐチャンネル・トランジスタ領域１４−ｐのチャンネル領域上面にそれぞれ形成する。このとき、所望の電気的容量を得るための膜厚を形成しても良い。また、ゲート絶縁膜１５は、Ｓｉ３Ｎ４、ＨｆＯｘ、ＺｒＯｘ、Ｌａ２Ｏ３等の金属酸化物、ＰｒｘＳｉｙＮｚ等の金属窒化物等の高誘電率材料を用いても良い。
その後、リンまたは硼素、または、リン、砒素の合計濃度を１０２０ｃｍ−３以上含有する多結晶シリコンを形成し、所望のゲート長、ゲート幅にエッチングし、ゲート電極１６を形成する。その後、ＮＭＯＳトランジスタ領域のソース・ドレイン層１７にはヒ素を４×１０１５ｃｍ−２、ＰＭＯＳトランジスタ領域のソース・ドレイン層１８には硼素を４×１０１５ｃｍ−２、イオン注入し、活性化を行う。
さらに、ＳｉＯ２膜をＣＶＤで形成し、図６（ｃ）に示すように、配線層としてゲート配線１９、出力配線２０、電源配線２１及び電源配線２２を形成することで、同一基板上にAccumulation型（即ち、Accumulation-mode）ＰＭＯＳトランジスタ１００ｐとAccumulation 型（即ち、Accumulation -mode）ＮＭＯＳトランジスタ１００ｎが形成できる。ここで、ｎチャンネル・トランジス領域１４−ｎのチャンネル領域上面および側面の合計面積とｐチャンネル・トランジスタ領域１４−ｐのチャンネル領域上面の面積とを等しくし、かつ両トランジスタの動作速度が等しくなるようにする。
ここで、両トランジスタ１００ｐ、１００ｎのチャンネル領域の長さＬを等しくし、ｎチャンネル・トランジス領域１４−ｎのチャンネル領域上面の幅をＷｎ、側面の高さをＨとし、ｐチャンネル・トランジスタ領域１４−ｐのチャンネル領域上面の幅をＷｐとする。そして式（１）が成立するようにする。
両トランジスタの動作速度が等しくなるには式（２）が成立することが必要である。ここで、Accumulation型ＮＭＯＳトランジスタの（１００）及び（１１０）面における相互コンダクタンスをそれぞれｇｍｎ（１００）及びｇｍｎ（１１０）とし、Accumulation型ＰＭＯトランジスタの（１１０）面における相互コンダクタンスをとすると、これら相互コンダクタンスｇｍｎ（１００）、ｇｍｎ（１１０）、及び、ｇｍｐ（１１０）はいずれも既知である。また、たとえば、Ｗｎを適当な値に定めれば、必要なＨおよびＷｐが式（１）および式（２）の連立方程式の解として得られる。尚、ＳＯＩ層は（５５１）面のような（１１０）面から±１０°以内で傾けたような面方位であれば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがほぼ同一の電流駆動能力を持つ。
このような条件の下に、例えば、Ｗｎを２２ｎｍとし、ｇｍｎ（１１０）を約０．７ｇｍｎ（１００）、ｇｍｐ（１１０）を０．８ｇｍｎ（１００）とすれば、Ｈは５．５ｎｍ、Ｗｐは３３ｎｍとなる。なお、図示の実施例ではチャンネル長を両トランジスタとも２５ｎｍとした。
Figure 2007027677
このようにすると、ＮＭＯＳトランジスタ１００ｎとＰＭＯＳトランジスタ１００ｐのチャンネル面積及びゲート面積をほぼ同一にし、両トランジスタの電流駆動能力、ひいては動作速度をほぼ同一とすることが出来、フルバランストＣＭＯＳを得ることができる。この構造によって、従来例と比べて、所要面積で半分以下とし１桁程度高速化することが可能となる。さらに、ｐｎ両トランジスタのゲート面積を同一とすることで、両トランジスタのゲート容量が同一となり、これらのトランジスタで構成したアナログスイッチのオフセット雑音を１５ｄＢも低減することができる。
図７（ａ）および（ｂ）は、図６（ｃ）を改変した他の二つの実施例を示しており、図６（ｃ）に相当する方向の断面図である。図７（ａ）はｎチャンネル・トランジスタ（即ち、ＮＭＯＳトランジスタ）１０３ｎがinversion型でｐチャンネル・トランジスタ（即ち、ＰＭＯＳトランジスタ）１０３ｐがaccumulation型の例である。この例のものは、同一導電型のｗｅｌｌ（ｐウエル）と同一導電型（ｎ＋型）のゲート電極によって形成されるのでプロセスが簡単化する利点があり、また、ｎ＋型のポリシリコンゲート電極だけを用いるので、薄膜化によるボロンの拡散（ボロンはゲート酸化膜へ拡散しやすくそのためにキャリアの界面移動度が劣化するという現象が生じる）を防止できる。図７（ｂ）はｎチャンネル・トランジスタ（即ち、ＮＭＯＳトランジスタ）１０２ｎがaccumulation型でｐチャンネル・トランジスタ（ＰＭＯＳトランジスタ）１０２ｐがinversion型の例である。図７（ｂ）の構成は、同一導電型のｗｅｌｌ（ｎウエル）と同一導電型（ｐ＋型）のゲート電極によって形成されるのでプロセスが簡単化する利点があり、またAccumulationモードのｎチャンネル・トランジスタを用いることでＣＭＯＳ全体の１／ｆノイズを低減できる。下にのべるように、本発明によれば、accumulation型のトランジスタを用いることにより、inversion型に比べ電流駆動能力が大きくなる（図１２）と云う利点もある。
ここで、図８乃至図１２を参照して、図６（ｃ）、図７（ｂ）のｎチャンネル・トランジスタ（ＮＭＯＳトランジスタ）１００ｎ、１０２ｎを例にとって、本発明によるaccumulation型トランジスタについて説明する。
図８（ａ）〜（ｄ）には、accumulation型ｎチャンネル・トランジスタ（ＮＭＯＳトランジスタ）の動作原理が示されている。まず、図８（ａ）に示すように、ゲート電圧Ｖｇがゼロの場合、空乏層（depletion-layer）がＳＯＩ層の全体に拡がっている。図８（ｂ）に示すように、ゲート電圧Ｖｇが印加されると、空乏層がチャンネル上面まで後退してバルク電流Ｉbulkが流れ出す。続いて、ゲート電圧が増加すると、図８（ｃ）及び（ｄ）に示すように、蓄積電流Ｉaccも流れ出す。
この現象を図９（ａ）及び（ｂ）を用いて説明すると、ＳＯＩ構造をとり、ゲート電極とＳＯＩ層との仕事関数差で発生する空乏層幅をＳＯＩ層の厚さよりも大きくなるようにすれば、図９（ａ）に示すようなaccumulation構造でノーマリオフ型のＭＯＳトランジスタが可能となる。ここで、図示のようなｎチャンネル・トランジスタではｐ＋ポリシリコン（仕事関数５．２ｅＶ）をゲート電極に用い、ｐチャンネル・トランジスタではｎ＋ポリシリコン（仕事関数４．１ｅＶ）をゲート電極に用いることでＳＯＩ層との仕事関数差を生じさせることが出来る。
図１２に示すように、シリコンの（１１０）面上にaccumulation構造のｎチャンネル・トランジスタを形成することにより、シリコン（１００）面上に構成した通常のｎチャンネル・トランジスタと比較して同等の電流駆動能力を実現することが出来る。また、シリコンの（１１０）面上にaccumulation構造のｐチャンネル・トランジスタを形成することにより、シリコン（１００）面上に形成したｐチャンネル・トランジスタと比較して２．５倍の電流駆動能力を実現することが出来る。
また、図１０に示すように、１／ｆ雑音も低減することができる。本発明のaccumulation型デバイスは、ｐｎ接合障壁によってノーマリオフを実現するのではなく、ゲート電極とＳＯＩ層の仕事関数差、ＳＯＩ層の厚さ、ドレイン電圧、ソース・ドレイン間距離を最適化し、図９（ａ）に示すようにゲート電圧が０ｖのときにソース・ドレイン間に空乏層が存在しバリアが形成されるようにすれば、ノーマリオフとなる。図９（ｂ）に示すように、オン時にはチャンネルは蓄積層に形成されるので、通常の反転層を形成するinversion型のＭＯＳトランジスタに比べてチャネル領域の垂直電界が小さくなるため、実効移動度を大きくすることが出来る。このため、ＳＯＩ層の不純物濃度が高くなっても移動度の劣化が発生しない。さらに、オン時には蓄積層だけでなくＳＯＩ層全体（バルク部）にも電流が流れるため、ＳＯＩ層の不純物濃度が高いほど電流駆動能力を大きくすることが出来る。
通常のＭＯＳトランジスタでは、微細化に伴って、チャネル領域の不純物濃度を高くするとチャネル移動度が劣化してしまうのに比べると、本発明のaccumulation型デバイスは微細化には非常に有利である。電流駆動能力をできるだけ大きくし、微細化に対してパンチスルー耐性を持たせてノーマリオフを実現するためには、accumulation型ｎチャンネル・トランジスタには仕事関数のできるだけ大きいゲート電極を、accumulation型ｐチャンネル・トランジスタには仕事関数のできるだけ小さいゲート電極を用いることが好ましい。
本発明のaccumulation型デバイスは、このようにゲート電極材料とＳＯＩ層の仕事関数差を大きくすることによってＳＯＩ層に空乏層を形成し、ドレイン電極に印加した電圧によるチャネル方向の電界がソース端に影響しないようにしてパンチスルー耐性を持たせる。ＳＯＩ層の厚さが厚いほど電流駆動能力が大きくなるが、仕事関数差によって発生したゲートからの電界がＳＯＩ層の下端（底面）にまで影響を及ぼしにくくなる。そこで、仕事関数差を大きくすることが本発明のaccumulation型デバイスで最も重要な要件である。
図１１（ａ）にaccumulation型ｎチャンネル・トランジスタにおいて、ゲート電極の仕事関数を５．２ｅＶと６．０ｅＶのものを用いたときに許される（ノーマリオフとなる）ＳＯＩ層の厚さを示す。ゲート絶縁膜はＥＯＴで０．５ｎｍと１．０ｎｍの場合を示している。ノーマリオフとするのに許される各微細化世代（ゲート長）でのＳＯＩ層の厚さは仕事関数が大きくなるほど厚くなり、２２ｎｍ世代では、５．２ｅＶと６．０ｅＶでは約２倍の厚さとなる。図１１（ｂ）には５．２ｅＶと６．０ｅＶのゲート電極を使用した場合のバンド図を示す（絶縁膜厚１ｎｍ）。この図に示すように、仕事関数が大きくなるとＳＯＩ層を厚く出来、電流駆動能力が増大する。
図３（ａ）に、空乏層厚さと基板不純物濃度の相関図を示す。この図を参照すると、本発明のaccumulation型ｎチャンネル・トランジスタ１００ｎ、１０２ｎで、ゲート電極１６をＰ＋多結晶シリコンで形成すると、その仕事関数はおよそ５．１５ｅＶであり、基板の１０１７ｃｍ−３のｎ型シリコン層１４ｎの仕事関数は、およそ４．２５ｅＶであるので、およそ０．９ｅＶの仕事関数差が発生する。このときの空乏層厚さは約９０ｎｍ程度であるので、ＳＯＩ層は厚さを４５ｎｍとしても完全に空乏化している。図３（ａ）に示すのは、仕事関数差が０．９Ｖの時の基板不純物濃度と空乏層厚の関係である。ここで、基板不純物濃度とＳＯＩ膜厚は、ＳＯＩ膜厚が空乏層厚さより薄い範囲で選ぶことが可能である。また、ゲート電極材料は、仕事関数差を考慮し、ＳＯＩ層が完全空乏化するものであれば、多結晶シリコンでなく、Ｗ、Ｐｔ、Ｎｉ、Ｇｅ、Ｒｕ、およびそのシリサイドを用いてもかまわない。
上記した説明では、チャンネル領域が（１１０）面から±１０°以内の面に形成される場合を前提にして説明したが、（１１０）面から±１０°以内の面以外の面、例えば、（１００）面にチャンネル領域を形成したトランジスタにおいても、同様である。
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、論理回路素子として使用できるだけでなく、本発明は、他の多様な電子回路にも同様に適用できる。
本発明の実施例の半導体装置の断面図である。 本発明の実施例のＳＯＩ基板の断面図である。 本発明の実施例の空乏層厚さと基板不純物濃度の関係図である。 本発明の効果を表す電流電圧特性であり、(a)ドレイン電圧-ドレイン電流特性図、(b) ゲート電圧-ドレイン電流特性図である。 従来例の半導体装置の（ａ）断面図、（ｂ）平面図である。 本発明の第２の実施例の半導体装置を示す図であり、（ａ）は斜視図、（ｂ）及び（ｃ）は、図１(a)のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。 （ａ）、及び、（ｂ）は本発明の他の二つの実施例に係る半導体装置の断面図である。 （ａ）、（ｂ）、（ｃ）、及び（ｄ）は本発明によるaccumulation型トランジスタの動作原理を示す図である。 （ａ）及び（ｂ）は本発明によるaccumulation型トランジスタの構造を示す断面図およびバンド構造を示す図である。 本発明によるaccumulation型トランジスタの１／ｆ雑音を示す図である。 （ａ）及び（ｂ）は本発明によるaccumulation型トランジスタにおいて、ゲート電極の仕事関数とＳＯＩ層の厚さとの関係を示す図である。 本発明によるaccumulation型トランジスタのドレイン電圧−ドレイン電流特性を示す図である。
符号の説明
１ ｐ型半導体基板
２ ｎ型不純物領域
３ａ，３ｂ 高濃度ｐ型不純物領域
４ａ，４ｂ 高濃度ｐ型不純物領域
５ ゲート絶縁膜
６，７ ゲート電極
８ ゲート配線
９ 出力配線
１０，１１ 電源配線
１２ 支持基板
１３ 埋め込み酸化膜
１４ ＳＯＩ(Silicon on Insulator)層
１５ ゲート絶縁膜
１６ ゲート電極
１７ ソース・ドレイン層（ＮＭＯＳトランジスタ）
１８ ソース・ドレイン層（ＰＭＯＳトランジスタ）
１９ ゲート配線
２０ 出力配線
２１，２２ 電源配線

Claims (8)

  1. 異なる導電型のトランジスタを有する回路を備えた半導体装置において、ＳＯＩ基板に設けたＳＯＩ層と、当該ＳＯＩ層と同一の導電型の高濃度層によって形成され、前記ＳＯＩ層上に設けられたゲート電極とを備え、前記ゲート電極と前記ＳＯＩ層の仕事関数差による空乏層の厚さが前記ＳＯＩ層の膜厚より大きくなるように、前記ＳＯＩ層の膜厚を設定すると共に、チャネルを形成する領域の表面が（１１０）面から±１０°以内の面を有しているトランジスタが少なくとも一種類、備えられていることを特徴とする半導体装置。
  2. 異なる導電型のトランジスタを有する回路を備えた半導体装置において、ＳＯＩ基板に設けたＭＯＳ型トランジスタと、上記ＳＯＩ基板の第1の面上に上記ＭＯＳトランジスタと同一ゲート電極と、異なる導電型のソース・ドレイン層とを備え、チャネルを形成する領域の表面が（１１０）面から±１０°以内の面を有しているＭＯＳトランジスタを備えていることを特徴とする半導体装置。
  3. 上記ＳＯＩ基板上のＳＯＩ層の膜厚を制御して、上記異なる導電型のトランジスタの平面上の面積および電流駆動能力をほぼ等しくすることを特徴とする請求項１又は２に記載の半導体装置。
  4. ゲート絶縁膜が、マイクロ波励起のプラズマで形成されたＳｉＯ２，Ｓｉ３Ｎ４および金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
  5. 上記ゲート絶縁膜が６００℃以下の温度で形成されたことを特徴とする請求項４に記載の半導体装置。
  6. 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、前記トランジスタの少なくとも一つはＳＯＩ基板に設けた半導体層と、その表面の少なくとも一部を覆うゲート絶縁層と、該ゲート絶縁層上に形成されたゲート電極とを少なくとも含んでｎｏｒｍａｌｌｙ ｏｆｆのａｃｃｕｍｕｌａｔｉｏｎ型として形成され、前記ゲート電極と前記半導体層との仕事関数差により前記半導体層に形成される空乏層の厚さが前記半導体層の膜圧よりも大きくなるように、前記ゲート電極の材料及び前記半導体層の不純物濃度を選ぶことを特徴とする半導体装置。
  7. 請求項６において、前記ｎｏｒｍａｌｌｙ ｏｆｆのａｃｃｕｍｕｌａｔｉｏｎ型のトランジスタは、（１１０）面から±１０°以内の面に形成されたチャンネル領域を備えていることを特徴とする半導体装置。
  8. 請求項６において、前記ｎｏｒｍａｌｌｙ ｏｆｆのａｃｃｕｍｕｌａｔｉｏｎ型のトランジスタは、（１１０）面から±１０°以内の面とは異なる面に形成されたチャンネル領域を備えていることを特徴とする半導体装置。
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