JP2004163961A

JP2004163961A - 液晶表示装置

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Publication number: JP2004163961A
Application number: JP2003408940A
Authority: JP
Inventors: Satoshi Takenaka; 敏竹中
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-12-08
Filing date: 2003-12-08
Publication date: 2004-06-10
Anticipated expiration: 2017-03-26
Also published as: JP3792694B2

Abstract

【課題】高電圧駆動回路と低電圧駆動回路とが共存するような駆動回路を備えるアクティブマトリクス基板を備える液晶表示装置において、高電圧駆動回路に用いるＴＦＴの構造を最適化して、その信頼性を向上することのできる構成を提案すること。
【解決手段】液晶表示装置のアクティブマトリクス基板において、その駆動回路８２、８３を構成するオフセットゲート構造のＴＦＴのうち、レベルシフタ８５、８９で１２Ｖ駆動されるＴＦＴのオフセット長は、その他の５Ｖ駆動されるＴＦＴのオフセット長に比較して長くして、その信頼性を確保してある。
【選択図】図１

Description

本発明は、オフセットゲート構造またはＬＤＤ構造の薄膜トランジスタ（以下、ＴＦＴという。）を用いて回路構成した駆動回路を備えるアクティブマトリクス基板を有する液晶表示装置に関するものである。さらに詳しくは、駆動回路を構成するオフセットゲート構造またはＬＤＤ構造のＴＦＴに対するオフセット長またはＬＤＤ長の最適化技術に関するものである。

液晶表示装置に用いる駆動回路内蔵型のアクティブマトリクス基板では、逆導電型のＴＦＴを用いて駆動回路が構成されているとともに、画素領域には画素スイッチング用のＴＦＴが構成される。ここで、ＴＦＴをセルフアライン構造で構成すると、図１２にセルフアライン構造のＮ型のＴＦＴおよびＰ型のＴＦＴの伝達特性をそれぞれ実線Ｌ１、Ｌ２で示すように、オフリーク電流が大きいという問題点がある。このように、オフリーク電流が大きなＴＦＴを画素スイッチング用に用いると、コントラスト低下、表示むら、フリッカなどの原因となる。また、オフリーク電流が大きなＴＦＴで駆動回路を構成すると、誤作動を引き起こす原因となる。

そこで、アクティブマトリクス基板に用いられるＴＦＴとしては、オフセットゲート構造またはＬＤＤ構造のＴＦＴが用いられる傾向にある。このタイプのＴＦＴでは、ドレイン端での電界強度が緩和されるので、図１３にオフセットゲート構造またはＬＤＤ構造のＮ型のＴＦＴおよびＰ型のＴＦＴの伝達特性をそれぞれ実線Ｌ３、Ｌ４で示すように、オフリーク電流を低減できる。従って、オフセットゲート構造またはＬＤＤ構造のＴＦＴを画素スイッチング用に用いると、コントラスト低下などを防止できる。また、オフセットゲート構造またはＬＤＤ構造のＴＦＴで駆動回路を構成すると、誤作動を防止できるとともに、耐電圧が高い分、チャネル長を短くできるので、寄生容量の影響などを抑えることもできる。なお、同一の構造であれば、セルフアライン構造、オフセット構造、およびＬＤＤ構造のいずれの場合でも、Ｎ型のＴＦＴはＰ型のＴＦＴに比較してオン電流が大きい。

このように構成した液晶表示装置では、駆動回路の高速駆動を可能とするため、シフトレジスタなどを構成するＴＦＴについては５Ｖ駆動のままで、アナログスイッチに信号出力するレベルシフタなどではＴＦＴを１２Ｖ位の高電圧駆動することが考えられている。このように高電圧駆動されるＴＦＴも、オフセットゲート構造やＬＤＤ構造になっているため、セルフアライン構造のＴＦＴからみれば信頼性が高いが、従来構造のままでは、前記した高電圧駆動条件下では十分な信頼性が得られないという問題点がある。

そこで、本発明の課題は、一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上には高電圧駆動回路と低電圧駆動回路とが共存するような駆動回路を備える液晶表示装置において、高電圧駆動回路に用いるＴＦＴの構造を最適化して、その信頼性を向上することのできる構成を提案することにある。

上記課題を解決するため、本発明の液晶表示装置は、一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、複数のデータ線とゲート線が交差して配設され、画像信号が前記データ線に供給される前に当該データ線にプリチャージ電位を供給するプリチャージ用の薄膜トランジスタと、走査側またはデータ側駆動回路とが設けられ、チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いて前記駆動回路及び前記プリチャージ用の薄膜トランジスタが構成されてなる液晶表示装置において、前記駆動回路は、低電圧駆動される薄膜トランジスタを有するシフトレジスタと、高電圧駆動される薄膜トランジスタを有するレベルシフタを備え、前記プリチャージ用の薄膜トランジスタのオフセット長は、前記レベルシフタが有する高電圧駆動される薄膜トランジスタのオフセット長より短いことを特徴とする。
さらに、一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、走査側またはデータ側駆動回路と、静電保護用の薄膜トランジスタが設けられ、チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いて前記駆動回路及び前記静電保護用の薄膜トランジスタが構成されてなる液晶表示装置において、前記駆動回路は、低電圧駆動される薄膜トランジスタを有するシフトレジスタと、高電圧駆動される薄膜トランジスタを有するレベルシフタを備え、前記静電保護用の薄膜トランジスのオフセット長は、前記レベルシフタが有する高電圧駆動される薄膜トランジスタのオフセット長より短いことを特徴とする。
また、前記データ側駆動回路は、前記レベルシフタを構成する薄膜トランジスタのオフセット長よりも短いオフセット長を有する薄膜トランジスタにより構成されたアナログスイッチを具備することを特徴とする。

本願発明者はアクティブマトリクス型液晶表示パネルの実駆動耐久試験を行った。そして、画像のコントラスト低下という不具合が生じた。そこで、実駆動耐久試験終了後に、このパネルを分解して内部のＴＦＴの特性変化を調べた。その結果、インバータを構成するＴＦＴの特性劣化が著しいことが判明した。ところでリングシレータ回路はインバータの組合せにより形成されている。これを用いればパネル信頼性評価に対して非常に有効であると考えられる。

そこで、試験用の簡単なリングオシレータ回路を用いて実験を行った。本願発明者が繰り返し行ったリングオシレータのバイアス印加試験などの結果によれば、この試験でのストレスが発振周波数、ＴＦＴのオン電流、あるいはしきい値電圧に及ぼす影響は、ＴＦＴの構造によって大きく相違するという新たな知見を得た。すなわち、同じ構造のＴＦＴではバイアス電圧が高いほど、発振周波数の低下、オン電流の低下、およびしきい値電圧のシフトが大きい。また、同じオフセット構造のＴＦＴに同じバイアスをかけても、オフセット長の長いＴＦＴほど、発振周波数の低下、オン電流の低下、およびしきい値電圧のシフトが小さい。そこで、本発明では、駆動回路を構成するＴＦＴをオフセットゲート構造とし、かつ、その一部のＴＦＴについてはオフセット長を長くすることによって、信頼性を向上する。すなわち、本発明では、駆動回路を構成する全てのＴＦＴについてオフセット長を長くするのではなく、高電圧駆動されるＴＦＴについてのみオフセット長を長めに設定し、従来とおり低電圧駆動される他の駆動回路用のＴＦＴについてはオフセット長を短めに設定したままである。このため、低電圧駆動されるＴＦＴついては大きなオン電流を確保してあるので、高速動作が可能である一方、高電圧駆動されるＴＦＴについては駆動電圧が高いので、オフセット長を長めに設定しただけではオン電流のレベルが大きく低下することはない。それ故、駆動回路の一部で高電圧駆動した効果をそのまま活かすことができ、高速動作を実現できる。

本発明では、前記の高電圧駆動される駆動回路のＴＦＴであっても、オフセット長が長すぎるとオン電流が著しく小さくなることから、そのオフセット長を２．０μｍ以下とすることが好ましい。

また、オフセット長を２．０μｍ以下の条件で、オフセット長を延ばしていっても信頼性を改善する度合いがサチレートしていく傾向にあることから、前記の高電圧駆動されるＴＦＴについては、オフセット長を０．２５μｍから１．０μｍまでの範囲とすることが好ましい。

また、信頼性を向上するのに適したオフセット長の範囲は、ゲート絶縁膜の膜厚によってシフトする傾向がある。そこで、通常、形成されるゲート絶縁膜の膜厚であればいずれの膜厚であっても、オフセット長を延ばした効果が得られるように、そのオフセット長については０．５μｍから０．７５μｍまでの範囲とすることが好ましい。

また、前記駆動回路でＣＭＯＳ回路を構成する逆導電型のＴＦＴのうち、Ｎ型のＴＦＴでは、オフセット長がＰ型のＴＦＴのオフセット長より長いことが好ましい。このように構成すると、Ｎ型のＴＦＴとＰ型のＴＦＴとの間でオン電流のバランスをとることができるので、誤作動を防止することができる。

さらに、前記アクティブマトリクス基板に構成されている画素領域には、前記の低電圧駆動されるＴＦＴよりもオフセット長の長い画素スイッチング用のＴＦＴを用いることが好ましい。

本発明において、前記ソース・ドレイン領域には、前記オフセット領域に代えてＬＤＤ領域を構成してもよい。すなわち、本発明はＬＤＤ構造のＴＦＴにも当てはまる。
従がって、本発明の液晶表示装置は、一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、複数のデータ線とゲート線が交差して配設され、画像信号が前記データ線に供給される前に当該データ線にプリチャージ電位を供給するプリチャージ用の薄膜トランジスタと、走査側またはデータ側駆動回路とが設けられ、チャネル領域の両側にＬＤＤ領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるＬＤＤ構造の薄膜トランジスタを用いて前記駆動回路及び前記プリチャージ用の薄膜トランジスタが構成されてなる液晶表示装置において、前記駆動回路は、低電圧駆動される薄膜トランジスタを有するシフトレジスタと、高電圧駆動される薄膜トランジスタを有するレベルシフタを備え、前記プリチャージ用の薄膜トランジスタのＬＤＤ長は、前記レベルシフタが有する高電圧駆動される薄膜トランジスタのＬＤＤ長より短いことを特徴とする。
さらに、一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、走査側またはデータ側駆動回路と、静電保護用の薄膜トランジスタが設けられ、チャネル領域の両側にＬＤＤ領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるＬＤＤ構造の薄膜トランジスタを用いて前記駆動回路及び前記静電保護用の薄膜トランジスタが構成されてなる液晶表示装置において、前記駆動回路は、低電圧駆動される薄膜トランジスタを有するシフトレジスタと、高電圧駆動される薄膜トランジスタを有するレベルシフタを備え、前記静電保護用の薄膜トランジスのＬＤＤ長は、前記レベルシフタが有する高電圧駆動される薄膜トランジスタのＬＤＤ長より短いことを特徴とする。
また、前記データ側駆動回路は、前記レベルシフタを構成する薄膜トランジスタのオフセット長よりも短いオフセット長を有する薄膜トランジスタにより構成されたアナログスイッチを具備することを特徴とする。

高電圧駆動されるＴＦＴについては、低電圧駆動されるＴＦＴよりも長いオフセット長をもつように構成してある。従って、本発明によれば、高電圧駆動されるＴＦＴをオフセットゲート構造とし、かつ、そのオフセット長を長くしてあるので、高電圧駆動方式を採用した場合でも十分な信頼性を有する。しかも、低電圧駆動されるその他のＴＦＴについてはオフセット長を短めに設定したままであるため、低電圧駆動されるＴＦＴついては大きなオン電流を確保してあるので、高速動作が可能である一方、高電圧駆動されるＴＦＴについては駆動電圧が高いので、オフセット長を長めに設定しただけではオン電流のレベルが大きく低下することはない。それ故、駆動回路の一部で高電圧駆動した効果をそのまま活かすことができ、高速動作を実現できる。

図面を参照して、本発明の実施の形態を説明する。

［アクティブマトリクス基板の全体構成）
図１（Ａ）は、液晶表示装置のアクティブマトリクス基板の構成を模式的に示すブロック図である。

図１（Ａ）に示すように、液晶表示装置用のアクティブマトリクス基板では、ガラス製などの透明基板上に、アルミニウム、タンタル、モリブデン、チタン、タングステンなどの金属膜からなるデータ線９０および走査線９１で区画形成された画素領域が構成され、そこには、画素用のＴＦＴ３０を介して画像信号が入力される液晶容量９４（液晶セル）が存在する。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ側駆動回路８２が構成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査側駆動回路８３が構成されている。なお、画素領域には、前段の走査線９１との間に保持容量９３が形成され、この保持容量９３は、液晶容量９４での電荷の保持特性を高める機能を有している。

また、アクティブマトリクス基板上にはデータ側駆動回路８２と反対側にリセット信号線９２が構成される場合があり、リセット信号線９２（プリチャージ線）からデータ線９０へのリセット電位（プリチャージ電位）の給断はＴＦＴ４０によって行われる。すなわち、データ線９０に画像信号を供給する直前にリセット信号線９２から所定の極性をもつリセット電位を印加し、画像信号がデータ線９０に供給される前にデータ線９２の充放電を殆ど済ませておくのである。

［ＴＦＴの基本構成］
本形態に係るアクティブマトリクス基板に用いるＴＦＴは、いずれもオフセットゲート構造またはＬＤＤ構造であるため、オフセットゲート構造のＴＦＴを図２を参照して説明しておく。

図２は、オフセットゲート構造のＴＦＴの縦断面図である。図２に示すように、ＴＦＴは、ガラス基板５０上に、アルミニウム、タンタル、モリブデン、チタン、タングステンなどからなるゲート電極４と、このゲート電極４に対してシリコン酸化膜からなるゲート絶縁膜２を介して対峙するチャネル領域５と、このチャネル領域５に接続するソース・ドレイン領域８とを備えている。このＴＦＴでは、シリコン酸化膜からなる層間絶縁膜５２の上層側に位置する配線層４０がコンタクトホール９を介してソース・ドレイン領域８の高濃度ソース・ドレイン領域６に電気的接続している。ガラス基板５０の表面側には、シリコン酸化膜からなる下地保護膜５１が形成されている。

このような構造のＴＦＴをオフセットゲート構造またはＬＤＤ構造として形成すると、オフリーク電流が低減することに加えて、その耐電圧が向上する分、チャネル長を短くできるので、寄生容量の影響などを抑えることができる。

そこで、本形態に係るＴＦＴでは、ソース・ドレイン領域８のうち、ゲート電極４の端部に対してゲート絶縁膜２を介して対峙する部分には、不純物が導入されていないか、あるいはチャネルドープによってチャネル領域５と同程度の不純物しか導入されていないオフセット領域７が形成されている。ここで、ソース・ドレイン領域８のうち、ゲート電極４の端部に対してゲート絶縁膜２を介して対峙する部分（オフセット領域７に相当する部分）に低濃度の不純物を導入しておけば、ＬＤＤ構造のＴＦＴとなる。

［ＣＭＯＳ回路の基本構成］
図１（Ｂ）に示すように、データ側および走査側の駆動回路８２、８３では、Ｎ型のＴＦＴ１０とＰ型のＴＦＴ２０とによってＣＭＯＳ回路が構成されている。このようなＣＭＯＳ回路は、１段あるいは２段以上でインバータ回路を構成する。

このようにしてＣＭＯＳ回路をＮ型のＴＦＴ１０とＰ型のＴＦＴ２０で構成するにあたって、従来技術の説明の中で図１２、図１３を参照して触れたように、同じ構造のＴＦＴであればＮ型のＴＦＴ１０の方がＰ型のＴＦＴ２０よりもオン電流が大きくなる傾向があることから、いずれのＴＦＴ１０、２０についても図２を参照して説明したオフセットゲート構造またはＬＤＤ構造とする場合には、Ｎ型のＴＦＴ１０のオフセット長またはＬＤＤ長をＰ型のＴＦＴ２０のオフセット長またはＬＤＤ長より長く設定し、双方の電流バランスをとることが好ましい。このようにして、ＣＭＯＳ回路を構成するＴＦＴ１０、２０の間でオン電流のバランスをとると、ＣＭＯＳ回路が誤作動しにくいので、信頼性の高いデータ側および走査側の駆動回路８２、８３を備えたアクティブマトリクス基板、および液晶表示パネルを構成できる。

［オフセット長の検討］
このように構成したアクティブマトリクス基板において、そのデータ側および走査側の駆動回路８２、８３では、高速動作を実現するために、レベルシフタ８５、８９を設け、そこでは駆動電圧として１２Ｖを用いるなど、レベルシフタ８５、８９を構成するＴＦＴ１０、２０は高電圧駆動される。その他の駆動回路では従来どおり、駆動電圧が５Ｖの低電圧駆動である。しかし、このように構成した駆動回路８２、８３では、高電圧駆動される側のＴＦＴがその駆動電圧に耐え得るほどの信頼性を有していない。

［リングオシレータのバイアスストレス試験１］
その理由を解明するにあたって、本願発明者は、オフセットゲート構造のＴＦＴとセルフアライン構造のＴＦＴとを用いて１３段のリングオシレータを構成し、バイアス電圧を変えて常温で１時間、駆動したときの発振周波数の時間的変化を検討した。その結果を図３に示す。図３において、オフセット長が０．７５μｍのＮ型のＴＦＴとセルフアライン構造のＰ型のＴＦＴとを用い、かつ、バイアス電圧を１２Ｖ、１５Ｖ、１８Ｖとしたときの発振周波数の時間的変化をそれぞれ実線Ｌ１１、Ｌ１２、Ｌ１３で示し、比較例として、セルフアライン構造のＮ型のＴＦＴとセルフアライン構造のＰ型のＴＦＴとを用い、かつ、バイアス電圧を１５Ｖとしたときの発振周波数の時間的変化を実線Ｌ１４で示してある。

このようにして行ったリングオシレータへのバイアス印加試験によれば、セルフアライン構造のＮ型のＴＦＴとセルフアライン構造のＰ型のＴＦＴとを用いた場合に、ＴＦＴの劣化に起因する発振周波数の変化率ｄＦ（％）が大きいことがわかる。また、オフセットゲート構造のＮ型のＴＦＴとセルフアライン構造のＰ型のＴＦＴとを用いた場合には、バイアス電圧が高いほど、ＴＦＴの劣化に起因する発振周波数の変化率ｄＦ（％）が大きい傾向にある。

［リングオシレータのバイアスストレス試験２］
また、同様なリングオシレータのバイアスストレス試験として、オフセットゲート構造のＮ型のＴＦＴとセルフアライン構造のＰ型のＴＦＴとを用い、いずれもバイアス電圧を１５Ｖとして、Ｎ型のＴＦＴのオフセット長とその信頼性との関係を検討した。その結果を図４、図５に示す。

図４には、この試験に用いたＮ型のＴＦＴのオフセット長と、１時間後の発振周波数の低下率との関係を示してある。図５には、この試験に用いたＮ型のＴＦＴのオフセット長と、１時間後のＮ型のＴＦＴのしきい値電圧の変化を示してある。なお、図４、図５において、オフセット長が０μｍとは、比較例として、セルフアライン構造のＮ型のＴＦＴとセルフアライン構造のＰ型のＴＦＴとを用いたときの結果である。

また、表１にはこの試験（ＢＴ試験）を行った時の図４、図５に示す結果の値と、試験前後のオン電流を示してある。

このようにして行った試験結果（図４、図５、および表１）からわかるように、前記試験でのストレスが発振周波数、しきい値電圧、オン電流に及ぼす影響は、オフセット長によって大きく相違するという新たな知見を得た。すなわち、同じオフセット構造のＴＦＴに同じバイアスをかけても、オフセット長の長いＴＦＴほど、発振周波数の低下、オン電流の低下、およびしきい値電圧のシフトが小さい。

たとえば、図４に示す結果からわかるように、オフセット長が０．５μｍ以上であれば、発振周波数の低下が小さく抑えられる。

また、図５に示す結果からわかるように、オフセット長が長いほど、しきい値電圧の変化を抑えることができる。

さらに、図１に示す結果からわかるように、オフセット長が長いほど、初期のオン電流が小さいものの、試験前後の変化が小さい。この傾向はオフセット長が０．７５μｍ以上で顕著である。

［ＴＦＴの耐電圧のオフセット長依存性］
さらにまた、オフセットゲート構造のＴＦＴにおいて、その耐電圧のオフセット長依存性を図６に示す。この図から明らかなように、セルフアライン構造のＴＦＴに比較して、オフセットゲート構造のＴＦＴの方が耐電圧が高い傾向にあり、この傾向はオフセット長を０．５μｍ以上としたときに顕著である。

［駆動回路を構成するＴＦＴのオフセット長］
そこで、本発明では、駆動回路を構成するＴＦＴ１０、２０、４０のいずれについても、オフセットゲート構造とし、かつ、その一部についてはオフセット長を長くすることによって、信頼性を向上する。すなわち、本発明では、駆動回路を構成する全てのＴＦＴについてオフセット長を長くするのではなく、高電圧駆動されるＴＦＴについてのみオフセット長を長めに設定し、従来どおり、低電圧駆動されるその他のＴＦＴ（シフトレジスタ用ＴＦＴ、アナログスイッチ用のＴＦＴ、プリチャージ用のＴＦＴ、静電保護用のＴＦＴ、バッファ用のＴＦＴなど）についてはオフセット長を短めに設定したままである。このため、低電圧駆動されるＴＦＴついては大きなオン電流を確保してあるので、高速動作が可能である一方、高電圧駆動されるＴＦＴについては駆動電圧が高いので、オフセット長を長めに設定しただけではオン電流のレベルが大きく低下することはない。それ故、駆動回路の一部で高電圧駆動した効果をそのまま活かすことができ、高速動作を実現できる。

［オフセット長の数値限定について］
但し、オフセットゲート構造のＴＦＴにおいて、オフセット長を延ばすと、オン電流の低下が起きる。たとえば、ゲート絶縁膜２の膜厚ｔoxを０．０６μｍ、０．１２μｍとしたときのオフセット長Ｌosと、セルフアライン構造のＴＦＴのオン電流Ｉon(S/A) に対するオフセットゲート構造のＴＦＴのオン電流Ｉon(OS)の比Ｉon(OS)／Ｉon(S/A) との関係を検討した結果を図７に示す。

図７からわかるように、ゲート絶縁膜２の膜厚ｔoxが０．０６μｍ、０．１２μｍのいずれの場合でも、オフセット長Ｌosが長いほど、セルフアライン構造のＴＦＴのオン電流Ｉon(S/A) に対するオフセットゲート構造のＴＦＴのオン電流Ｉon(OS)の比がＩon(OS)／Ｉon(S/A) 小さくなっていく。すなわち、オフセット長Ｌosを延ばすということは、オフセットゲート構造のＴＦＴのオン電流Ｉon(OS)を低下させるといえる。そこで、高電圧駆動されるＴＦＴのオフセット長を延長するといっても、オフセット長が長すぎるとオン電流が著しく小さくなることから、そのオフセット長を２．０μｍ以下とすることが好ましい。

また、ゲート絶縁膜２の膜厚ｔoxを０．０６μｍ、０．１２μｍしたときのオフセット長Ｌosと、セルフアライン構造のＴＦＴのオフリーク電流Ｉoff (S/A) に対するオフセットゲート構造のＴＦＴのオフリーク電流Ｉoff (OS)の比Ｉoff (OS)／Ｉoff (S/A) との関係を検討した結果を図８に示す。この図では、オフセット長Ｌosが０の条件がセルフアライン構造のＴＦＴに相当し、そこを基準にしてある。

図８からわかるように、オフセット長Ｌosを延長していくと、オフリーク電流の比Ｉoff (OS)／Ｉoff (S/A) が小さくなり、オフセットゲート構造のＴＦＴにすれば、セルフアライン構造のＴＦＴに比較してオフリーク電流が改善されることがわかる。但し、オフセット長Ｌosをある程度以上、延長しても、オフリーク電流の比Ｉoff (OS)／Ｉoff (S/A) がサチレートするだけである。たとえば、ゲート絶縁膜２の膜厚ｔoxが０．０６μｍのときには、オフセット長Ｌosが０．２５μｍから０．７５μｍまでの範囲で、オフリーク電流Ｉoff (OS)をセルフアライン構造のＴＦＴのオフリーク電流Ｉoff (S/A) の０．８倍以下にまで改善できるが、それ以上、オフセット長Ｌosを延ばして、その改善効果はサチレートする。また、ゲート絶縁膜２の膜厚ｔoxが０．１２μｍのときには、オフセット長Ｌosが０．５μｍから１．０μｍまでの範囲で、オフリーク電流Ｉoff (OS)をセルフアライン構造のＴＦＴのオフリーク電流Ｉoff (S/A) の０．８倍以下にまで改善できるが、それ以上、オフセット長Ｌosを延ばしてもその改善効果はサチレートする。それ故、本形態において、高電圧駆動されるＴＦＴについては、オフセット長を０．２５μｍから１．０μｍまでの範囲とすることが好ましい。

また、ゲート絶縁膜２の膜厚ｔoxを０．０６μｍ、０．１２μｍの場合で説明したように、信頼性を向上するのに適したオフセット長の範囲は、ゲート絶縁膜２の膜厚によってシフトする傾向がある。そこで、本形態では、通常、形成されるゲート絶縁膜２の膜厚であればいずれの膜厚であっても、オフセット長を延ばした効果が得られるように、そのオフセット長については０．５μｍから０．７５μｍまでの範囲とすることが好ましい。

［ＬＤＤ構造について］
本願発明者が繰り返し行った検討結果によれば、上記の各検討結果および適正なオフセット長は、オフセットゲート構造に代えてＬＤＤ構造としたときにも適合する。従って、ＬＤＤ構造のＴＦＴであれば、上記の説明において、オフセット領域をＬＤＤ領域と置き換え、オフセット長をＬＤＤ長と置き換えばよい。

（画素領域のＴＦＴ）
図１（Ａ）に示したように、データ線９０および走査線９１で区画形成された画素領域には画素スイッチング用のＴＦＴ３０が構成される。このＮ型の画素用ＴＦＴ３０についても、オフセットゲート構造またはＬＤＤ構造にしてオフリーク電流を低減することが好ましい。但し、Ｎ型およびＰ型の駆動回路用ＴＦＴ１０、２０についても、Ｎ型の画素用ＴＦＴ３０と同様なレベルにまでオフリーク電流を低減すると、それに伴ってオン電流が小さくなりすぎて駆動回路の動作速度が低下したり、必要な電源電圧が増大したりする。このような駆動回路の動作速度の低下は、液晶表示装置において高品位の表示の妨げになる。また、必要な電源電圧の増大は、消費電力の低減の妨げとなる。そこで、駆動回路用ＴＦＴ１０、２０についてはオフリーク電流の低減と大きなオン電流の確保とを図るとともに、画素用ＴＦＴ３０についてはオフリーク電流の低減を図ることを重視するという観点から、ＴＦＴ３０のオフセット長またはＬＤＤ長は、駆動回路を構成するＴＦＴ１０、２０のうち、前記の低電圧駆動されるＴＦＴのオフセット長またはＬＤＤ長より長くなるように構成することが好ましい。

［アクティブマトリクス基板上のＴＦＴ］
以上説明したように、液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板では、図９に示すように、概ね３種類のＴＦＴ１０、２０、３０が形成されることになる。図９には、左側領域から右側領域に向かって、Ｎ型の駆動回路用ＴＦＴ１０、Ｐ型の駆動回路用ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０が同一の絶縁基板５０の上に形成されている状態を示してある。これらのいずれのＴＦＴ１０、２０、３０も、ソース・ドレイン領域のうち、ゲート電極１４、２４、３４の端部にゲート絶縁膜１２、２２、３２を介して対峙する部分には、オフセット領域、あるいは低濃度ソース・ドレイン領域からなるＬＤＤ領域１７、２７、３７が形成されることになる。

このような構成のアクティブマトリクス基板の製造方法を説明する。ここで、オフセットゲート構造のＴＦＴおよびＬＤＤ構造のＴＦＴは、いずれも製造工程の大部分が共通するので、以下の説明ではＬＤＤ構造を形成していく場合を中心に説明し、その説明の中でオフセットゲート構造を説明していく。

まず、図１０（Ａ）に示すように、ガラス製の基板５０に対してＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約２０００〜５０００オングストロームのシリコン酸化膜からなる下地保護膜５１を形成する。次に基板５０の温度を３５０℃に設定して、下地保護膜５１の表面にプラズマＣＶＤ法により厚さが約３００〜７００オングストロームのアモルファスのシリコン膜からなる半導体膜を形成する。次にアモルファスのシリコン膜からなる半導体膜に対して、レーザアニールまたは固相成長法などの結晶化工程を行い、半導体膜をポリシリコン膜にまで結晶化しておく。レーザアニール法では、たとえば、エキシマレーザのビーム長が４００ｍｍのラインビームを用い、その出力強度はたとえば２００ｍＪ／ｃｍ² である。ラインビームについてはその幅方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるようにラインビームを走査していく。

次に、ポリシリコン膜をパターニングして島状の半導体膜１１、２１、３１とし、その表面に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約６００〜１５００オングストロームのシリコン酸化膜または窒化膜からなるゲート絶縁膜１２、２２、３２を形成する（ゲート絶縁膜形成工程）。

次に、アルミニウム、タンタル、モリブデン、チタン、タングステンなどを含む金属膜からなる導電膜をスパッタ法により形成した後、導電膜をパターニングし、各ＴＦＴのゲート電極１４、２４、３４を形成する（ゲート電極形成工程）。

次に、図１０（Ｂ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域をレジストマスク６１で覆う。この状態で、約１０¹³ｃｍ^-2のドーズ量でボロンイオンを打ち込むと、シリコン薄膜２１にはゲート電極２４に対して自己整合的に不純物濃度が約１０¹⁸ｃｍ^-3の低濃度Ｐ型領域２３が形成される。なお、不純物が導入されなかった部分がチャネル領域２５となる。

この低濃度の不純物打ち込みの工程を行わなければ、Ｐ型の駆動回路用ＴＦＴ２０は、ＬＤＤ構造ではなく、オフセットゲート構造となる。

次に、図１０（Ｃ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域をレジストマスク６２で覆う。この状態で、約１０¹³ｃｍ^-2のドーズ量でリンイオンを打ち込むと、シリコン薄膜１１、３１にはゲート電極１４、３４に対して自己整合的に不純物濃度が約１０¹⁸ｃｍ^-3の低濃度Ｎ型領域１３、３３が形成される。なお、不純物が導入されなかった部分がチャネル領域１５、３５となる。

この低濃度の不純物打ち込みの工程を行わなければ、Ｎ型の駆動回路用ＴＦＴ１０、およびＮ型の画素用ＴＦＴ３０は、ＬＤＤ構造ではなく、オフセットゲート構造となる。

次に、図１０（Ｄ）に示すように、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の形成領域に加えて、ゲート電極２４をも広めに覆うレジストマスク６３を形成する。ここで、レジストマスク６３は、実施に形態１ないし３に示した高濃度ソース・ドレイン領域６が形成されるようなパターンで形成する。この状態で、低濃度Ｐ型領域２３に約１０¹⁵ｃｍ^-2のドーズ量でボロンイオンを打ち込で、不純物濃度が約１０²⁰ｃｍ^-3の高濃度ソース・ドレイン領域２６を形成する。低濃度Ｐ型領域２３のうちレジストマスク６３で覆われていた部分は、そのままＬＤＤ領域２７（低濃度ソース・ドレイン領域）として残る。このようにしてＰ型の駆動回路用ＴＦＴ２０を形成する。

次に、図１０（Ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ２０の形成領域に加えて、ゲート電極１４、３４をも広めに覆うレジストマスク６４を形成する。
この状態で、低濃度Ｎ型領域１３、２３に約１０¹⁵ｃｍ^-2のドーズ量でリンイオンを打ち込んで、不純物濃度が約１０²⁰ｃｍ^-3の高濃度ソース・ドレイン領域１６、３６を形成する。低濃度Ｎ型領域１３、２３のうち、レジストマスク６４で覆われていた部分は、そのまま不純物濃度が約１０¹⁸ｃｍ^-3のＬＤＤ領域１７、３７（低濃度ソース・ドレイン領域）として残る。このようにして、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０を形成する。

以降、図９に示すように、層間絶縁膜５２を形成した後、活性化のためのアニールを行い、しかる後にコンタクトホールを形成した後、ソース・ドレイン電極４１、４２、４３、４４、４５を形成すれば、アクティブマトリクス基板を製造できる。

このような製造方法では、図１０（Ｄ）、（Ｅ）に示す高濃度の不純物を導入するときに用いたレジストマスク６３、６４がゲート電極１５、２５、３５をどれ位広めに覆うかによって、ＬＬＤ領域１７、２７、３７の長さ寸法（ＬＤＤ長）やオフセット領域の長さ寸法（オフセット長）が規定される。それ故、前記した最適なオフセット長を得るのに見合うようなレジストマスク６３、６４を各ＴＦＴ毎に形成するだけで、工程数を増やすことなく、最適なＬＤＤ構造またはオフセットゲート構造を有するＴＦＴを製造できる。

ＴＦＴの製造方法としては、図１０を参照して説明した方法に限らず、サイドウォールを利用する方法でもよい。

なお、図１１（Ａ）、（Ｂ）に模式的に示すように、前記のようにして製造した本形態のアクティブマトリクス基板１００（ＴＦＴ基板）には、対向電極１０１が形成された対向基板１０２をシール層１０３で所定のセルギャップを確保した状態に貼り合わせる。ここで、シール層１０３は部分的に途切れているので、そこからシール層１０３の内側に液晶１０４を封入した後、封止材１０５で塞ぐ。この状態で、対向基板１０１は、アクティブマトリクス基板１００より小さいので、各種端子１０７、データ側駆動回路８２、走査側駆動回路８３は、対向基板の外側に位置することになる。従って、各種端子１０７から各種信号を入力して、データ側駆動回路８２、および走査側駆動回路８３を介して画素１０６を駆動すると、それに応じて液晶１０４の配向が変化し、所定の画像を表示することができる。

以上説明したように、本発明に係る液晶表示装置のアクティブマトリクス基板では、その駆動回路を構成するＴＦＴのうち、高電圧駆動されるＴＦＴについては、低電圧駆動されるＴＦＴよりも長いオフセット長をもつように構成してある。従って、本発明によれば、高電圧駆動されるＴＦＴをオフセットゲート構造とし、かつ、そのオフセット長を長くしてあるので、高電圧駆動方式を採用した場合でも十分な信頼性を有する。しかも、低電圧駆動されるその他のＴＦＴについてはオフセット長を短めに設定したままであるため、低電圧駆動されるＴＦＴついては大きなオン電流を確保してあるので、高速動作が可能である一方、高電圧駆動されるＴＦＴについては駆動電圧が高いので、オフセット長を長めに設定しただけではオン電流のレベルが大きく低下することはない。それ故、駆動回路の一部で高電圧駆動した効果をそのまま活かすことができ、高速動作を実現できる。

（Ａ）は液晶表示装置のアクティブマトリクス基板の構成を模式的に示すブロック図、（Ｂ）はＣＭＯＳ回路の回路図である。オフセットゲート構造のＴＦＴの縦断面図である。オフセットゲート構造のＴＦＴとセルフアライン構造のＴＦＴとを用いて１３段のリングオシレータを構成し、バイアス電圧を変えて常温で１時間、駆動したときの発振周波数の時間的変化を示すグラフである。オフセットゲート構造のＮ型のＴＦＴとセルフアライン構造のＰ型のＴＦＴとを用いて１３段のリングオシレータを構成し、バイアス電圧を変えて常温で１時間、駆動したときのオフセット長と発振周波数の低下率との関係を示すグラフである。オフセットゲート構造のＮ型のＴＦＴとセルフアライン構造のＰ型のＴＦＴとを用いて１３段のリングオシレータを構成し、バイアス電圧を変えて常温で１時間、駆動したときのオフセット長としきい値電圧変化量との関係を示すグラフである。オフセットゲート構造のＴＦＴにおけるオフセット長と耐電圧との関係を示すグラフである。ゲート絶縁膜の膜厚ｔoxを０．０６μｍ、０．１２μｍしたときのオフセット長Ｌosと、セルフアライン構造のＴＦＴのオン電流Ｉon(S/A) に対するオフセットゲート構造のＴＦＴのオン電流Ｉon(OS)の比Ｉon(OS)／Ｉon(S/A) との関係を示すグラフである。ゲート絶縁膜２の膜厚ｔoxを０．０６μｍ、０．１２μｍしたときのオフセット長Ｌosと、セルフアライン構造のＴＦＴのオフリーク電流Ｉoff (S/A) に対するオフセットゲート構造のＴＦＴのオフリーク電流Ｉoff (OS)の比Ｉoff (OS)／Ｉoff (S/A) との関係を示すグラフである。図１（Ａ）、（Ｂ）に示すアクティブマトリクス基板に構成される３種類のＴＦＴの断面図である。図９に示すアクティブマトリクス基板の製造方法の一例を示す工程断面図である。（Ａ）は液晶表示装置の平面図、（Ｂ）はその断面図である。セルフアライン構造のＴＦＴの伝達特性を示すグラフである。オフセットゲート構造またはＬＤＤ構造のＴＦＴの伝達特性を示すグラフである。

符号の説明

２、１２、２２、３２ゲート絶縁膜
４、１４、２４、３４ゲート電極
５、１５、２５、３５チャネル領域
６、１６、２６、３６高濃度ソース・ドレイン領域
７オフセット領域
８ソース・ドレイン領域
９コンタクトホール
１０、２０、３０ＴＦＴ
１７、２７、３７ＬＤＤ領域
１００アクティブマトリクス基板（ＴＦＴ基板）
１０１対向電極
１０２対向基板
１０３シール層
１０４液晶
１０５封止材
１０６画素
１０７端子

Claims

一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、複数のデータ線とゲート線が交差して配設され、画像信号が前記データ線に供給される前に当該データ線にプリチャージ電位を供給するプリチャージ用の薄膜トランジスタと、走査側またはデータ側駆動回路とが設けられ、チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いて前記駆動回路及び前記プリチャージ用の薄膜トランジスタが構成されてなる液晶表示装置において、
前記駆動回路は、低電圧駆動される薄膜トランジスタを有するシフトレジスタと、高電圧駆動される薄膜トランジスタを有するレベルシフタを備え、
前記プリチャージ用の薄膜トランジスタのオフセット長は、前記レベルシフタが有する高電圧駆動される薄膜トランジスタのオフセット長より短いことを特徴とする液晶表示装置。
請求項１において、前記データ側駆動回路は、前記レベルシフタを構成する薄膜トランジスタのオフセット長よりも短いオフセット長を有する薄膜トランジスタにより構成されたアナログスイッチを具備することを特徴とする液晶表示装置。
一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、走査側またはデータ側駆動回路と、静電保護用の薄膜トランジスタが設けられ、チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いて前記駆動回路及び前記静電保護用の薄膜トランジスタが構成されてなる液晶表示装置において、
前記駆動回路は、低電圧駆動される薄膜トランジスタを有するシフトレジスタと、高電圧駆動される薄膜トランジスタを有するレベルシフタを備え、
前記静電保護用の薄膜トランジスのオフセット長は、前記レベルシフタが有する高電圧駆動される薄膜トランジスタのオフセット長より短いことを特徴とする液晶表示装置。
請求項３において、前記データ側駆動回路は、前記レベルシフタを構成する薄膜トランジスタのオフセット長よりも短いオフセット長を有する薄膜トランジスタにより構成されたアナログスイッチを具備することを特徴とする液晶表示装置。
一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、複数のデータ線とゲート線が交差して配設され、画像信号が前記データ線に供給される前に当該データ線にプリチャージ電位を供給するプリチャージ用の薄膜トランジスタと、走査側またはデータ側駆動回路とが設けられ、チャネル領域の両側にＬＤＤ領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるＬＤＤ構造の薄膜トランジスタを用いて前記駆動回路及び前記プリチャージ用の薄膜トランジスタが構成されてなる液晶表示装置において、
前記駆動回路は、低電圧駆動される薄膜トランジスタを有するシフトレジスタと、高電圧駆動される薄膜トランジスタを有するレベルシフタを備え、
前記プリチャージ用の薄膜トランジスタのＬＤＤ長は、前記レベルシフタが有する高電圧駆動される薄膜トランジスタのＬＤＤ長より短いことを特徴とする液晶表示装置。
請求項５において、前記データ側駆動回路は、前記レベルシフタを構成する薄膜トランジスタのＬＤＤ長よりも短いＬＤＤ長を有する薄膜トランジスタにより構成されたアナログスイッチを具備することを特徴とする液晶表示装置。
一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、走査側またはデータ側駆動回路と、静電保護用の薄膜トランジスタが設けられ、チャネル領域の両側にＬＤＤ領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるＬＤＤ構造の薄膜トランジスタを用いて前記駆動回路及び前記静電保護用の薄膜トランジスタが構成されてなる液晶表示装置において、
前記駆動回路は、低電圧駆動される薄膜トランジスタを有するシフトレジスタと、高電圧駆動される薄膜トランジスタを有するレベルシフタを備え、
前記静電保護用の薄膜トランジスのＬＤＤ長は、前記レベルシフタが有する高電圧駆動される薄膜トランジスタのＬＤＤ長より短いことを特徴とする液晶表示装置。
請求項７において、前記データ側駆動回路は、前記レベルシフタを構成する薄膜トランジスタのＬＤＤ長よりも短いＬＤＤ長を有する薄膜トランジスタにより構成されたアナログスイッチを具備することを特徴とする液晶表示装置。