JPWO2008023776A1

JPWO2008023776A1 - 半導体装置及びその製造方法

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Publication number: JPWO2008023776A1
Application number: JP2008530957A
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Inventors: 竹内　潔; 潔竹内
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Filing date: 2007-08-23
Publication date: 2010-01-14
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Abstract

チャネルが形成される半導体層（２ａ）と（２ｂ）とが、基板（１）の上方に相互に離隔して積み重ねられている。半導体層（２ａ）は、その上面がゲート絶縁膜（４）を介してゲート電極（５ａ）と接し、その下面がゲート絶縁膜（４）を介してゲート電極（５ｂ）と接する。半導体層（２ｂ）は、その上面がゲート絶縁膜（４）を介してゲート電極（５ｂ）と接し、その下面がゲート絶縁膜（４）を介してゲート電極（５ｃ）と接する。ゲート電極（５ａ）と（５ｃ）とは、ゲート用コンタクト導体（７ａ）を介して互いに短絡され、図示しない配線に接続される。また、ゲート電極（５ｂ）は、他のゲート用コンタクト導体（７ｂ）を介して、図示しない配線に接続される。

Description

本発明は、半導体装置及びその製造方法に関し、特に、特性を制御端子によって調整することが可能であり、且つ高い集積度と駆動能力を実現することができるＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ及びその製造方法に関する。

ＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）は、寸法の微細化により駆動能力の向上と集積度の向上とを同時に実現してきた。しかし、近時、ゲート絶縁薄膜の厚さが２ｎｍ以下、ゲート長が５０ｎｍ以下、といったレベルにまで達し、単純に微細化を進めることはリーク電流の増大等の理由により困難になりつつある。このため、従来の半導体基板平面上に形成する平面型ＭＩＳＦＥＴでは、駆動力と集積度とを更に向上することが難しくなっている。

この課題を解決する手段として、チャネルを形成する薄膜半導体を基板に対して上下方向に複数個並べ、これらを並列接続して一個のトランジスタとする多層チャネル型ＭＩＳＦＥＴが特許文献１及び２に記載されている。図９は、特許文献１及び２で開示された従来のＭＩＳＦＥＴの構造を示す概念図であり、（ｃ）はその平面図、（ａ）は（ｃ）に示すＡ−Ａ断面図、（ｂ）は（ｃ）に示すＢ−Ｂ断面図である。以下、ＭＩＳＦＥＴがＮチャネルＭＩＳＦＥＴであるとして説明する。ＰチャネルＭＩＳＦＥＴの場合は、電位の極性を逆とし、不純物の導電型であるＮとＰとを入れ替えて読みかえればよい。なお、以下本明細書において、上下方向というときは、基板側を下側とし、その反対側を上側とする。

図９に示すように、基板１００の上方には、ＭＩＳＦＥＴのチャネルとなる薄い半導体層１０２ｂと１０２ａとが相互に離隔して順次積み重ねられている。半導体層１０２ａ及び１０２ｂは、その上下面と２側面を、ゲート絶縁膜１０４を介して、ゲート電極１０５によって取り囲まれている。即ち、図９（ａ）に示すように、半導体層１０２ｂの上下面には、ゲート絶縁膜１０４を介して、夫々ゲート電極１０５ｂ及び１０５ｃが設けられており、また、半導体層１０２ａの上下面には、ゲート絶縁膜１０４を介して、夫々ゲート電極１０５ａ及び１０５ｂが設けられている。更に、図９（ｂ）に示すように、Ｂ−Ｂ断面により形成される半導体層１０２ａ及び１０２ｂの断面はゲート電極１０５によって取り囲まれている。言い換えれば、ゲート電極１０５は半導体層１０２ａと１０２ｂとによって、ゲート絶縁膜１０４を介して水平方向に貫通されている。半導体層１０２ａと１０２ｂの上記以外の２側面は、その一側面が両半導体層に対して共通の一方のソース・ドレイン領域１０３ａに、他側面が両半導体層に対して共通の他のソース・ドレイン領域１０３ｂに接続されている。ソース・ドレイン領域１０３ａ及び１０３ｂの上部には、夫々ソース・ドレイン用コンタクト導体１０６ａ及び１０６ｂが設けられ、また、ゲート電極１０５上部には、ゲート用コンタクト導体１０６ｃが設けられている。そして、ソース・ドレイン領域１０３ａと１０３ｂはＮ型にドーピングされている。以上により、単一のＭＩＳＦＥＴが構成される。

半導体層１０２ａと１０２ｂには、ゲート電極１０５の電位が閾値より十分高いときにはチャネルが形成され、ソース・ドレイン１０３ａと１０３ｂとの間が電気的に導通される。一方、ゲート電極１０５の電位が閾値より十分低いときにはチャネルが形成されず、ソース・ドレイン１０３ａと１０３ｂとの間が電気的に遮断される。

上記した従来のＭＩＳＦＥＴの構造においては、チャネルは薄い半導体層１０２ａと１０２ｂに形成され、且つゲート電極１０５が半導体層１０２ａ及び１０２ｂを両側から挟みこむ、いわゆるダブルゲートＳＯＩ（Silicon On Insulator）構造となっている。このように薄い半導体層にチャネルを形成する場合、半導体層を薄くすることにより短チャネル効果を抑制し、ソース・ドレイン領域間の距離（チャネル長）を短くすることが可能である。チャネル長はほぼ半導体層の厚さに比例して縮小できる。また、ゲート電極が両側から挟みこむことにより（ダブルゲート）、ゲート電極が片側にしかない場合（シングルゲート）に比べて、チャネル長を概ね１／２に縮小できる。従って、図９の従来のＭＩＳＦＥＴは微細化に適し、高集積化の要求に応えることができる。

上記した従来のＭＩＳＦＥＴの構造は、チャネルを形成する半導体層が上下方向に２層並列に形成されている。このため、ＭＩＳＦＥＴが占める投影面積を増すことなく、半導体層を１層しか形成しない通常のダブルゲート形ＭＩＳＦＥＴに比べて、ほぼ２倍の駆動能力を得ることができる。また、半導体層を１層しか形成しない通常のシングルゲート形ＭＩＳＦＥＴ（チャネルが半導体層の片面にしか形成されない）に比べて、ほぼ４倍の駆動能力を得ることができる。このように、高集積化を妨げることなく大幅に駆動能力を向上させることができる。

また、特許文献３に記載の従来のＳＯＩ構造の半導体装置においては、シリコン基板上に絶縁膜を介してＭＯＳトランジスタが形成されており、このＭＯＳトランジスタにおける薄膜半導体層上のゲート酸化膜が形成された側とは反対側には、埋め込みゲート絶縁膜、埋め込みゲート電極が順次形成されている。そして、この埋め込みゲート電極に印加する電圧を制御することにより、ＭＯＳトランジスタの閾値電圧を制御することができる。

特開２００３−３２４２００号公報特開２００４−１２８５０８号公報特開平０５−１６７０７３号公報

しかしながら、上述の従来技術には以下に示すような問題点がある。

バルク半導体基板を用いたＭＩＳＦＥＴにおいては、半導体基板の電位を制御することにより、ＭＩＳＦＥＴの閾値電圧を変化させることができる。また、ＳＯＩ基板を用いたＭＩＳＦＥＴにおいても、ＳＯＩ基板に埋め込まれた埋め込み絶縁膜下の半導体基板の電位を制御することにより、ＭＩＳＦＥＴの閾値電圧を変化させることができる。以上においては、基板が第四の端子として機能する。第四の端子によってＭＩＳＦＥＴの閾値電圧の制御が可能であると、回路が待機状態のときに閾値電圧を高めてリーク電流を削減し、回路が動作状態のときに閾値電圧を下げてＭＩＳＦＥＴの駆動能力を高めることにより、可変閾値動作が可能となる。又は、ＭＩＳＦＥＴの閾値が製造上のばらつきによって目標値からずれた場合、基板の電位によって閾値電圧を所望の値に調整することができる。しかしながら、特許文献１及び２に開示された半導体装置においては、チャネルが形成される半導体層が四方を単一のゲート電極１０５によって取り囲まれるため、基板の電位の影響はチャネルに及ばず、閾値電圧の調整を行うことができない。

また、特許文献３に開示された従来技術においては、埋め込みゲート電極に印加する電圧を制御することにより閾値電圧の制御は可能であるものの、ＭＯＳトランジスタの半導体層は１層であり、且つこれらが平面的に配置されており、半導体層が上下方向に複数層並列に形成されている構造とは異なる。このため、集積度及び駆動力を向上させることが困難である。

本発明はかかる問題点に鑑みてなされたものであって、高集積度、高駆動能力を実現でき、且つ外部印加電圧による閾値電圧の制御を可能とする半導体装置及びその製造方法を提供することを目的とする。

本発明に係る半導体装置は、基板と、この基板上に形成されたソース領域及びドレイン領域と、前記基板上の前記ソース領域及びドレイン領域間に相互に離隔して積層された複数個のチャネル形成領域と、前記各チャネル形成領域を挟むように形成された複数個のゲート電極と、前記各チャネル形成領域とこれに隣接する１対の前記ゲート電極の少なくとも一方との間に形成されたゲート絶縁膜と、を有し、前記各チャネル形成領域は前記ゲート電極のいずれかによって相互に離間され、前記各チャネル形成領域に隣接する前記ゲート電極同士は相互に短絡されていないことを特徴とする。

また、前記各チャネル形成領域とこれに隣接する１対の前記ゲート電極の双方との間に前記ゲート絶縁膜が形成されているように構成することが好ましい。

また、前記ソース領域と前記ドレイン領域とが、前記複数個のチャネル形成領域に亘って夫々連続した半導体領域であるように構成することができる。

また、相互に隣接する１対の前記チャネル形成領域の間に配置された前記ゲート電極は、前記１対のチャネル形成領域の双方に対して共通のゲート電極とすることができる。

また、前記基板側から奇数番目の前記ゲート電極は、第１の共通配線に接続された第１の導体に短絡され、前記基板側から偶数番目の前記ゲート電極は、第２の共通配線に接続された第２の導体に短絡されているように構成することができる。

更にまた、前記基板側から奇数番目の前記ゲート電極を相互に短絡する前記第１の導体は、前記基板に立設された第１の絶縁体側壁によって偶数番目の前記ゲート電極から絶縁され、前記基板側から偶数番目の前記ゲート電極を相互に短絡する前記第２の導体は、前記基板に立設された第２の絶縁体側壁によって奇数番目の前記ゲート電極から絶縁されているように構成することができる。

また、前記チャネル形成領域が単結晶の半導体層からなることが好ましい。

本発明に係る半導体装置の製造方法は、第１の材料からなる第１の半導体層と第２の材料からなる第２の半導体層とを基板上に交互に積層する工程と、前記第１及び第２の半導体層を絶縁体内に埋設する工程と、前記第１の半導体層を選択的に除去して前記絶縁体内に空洞を形成する工程と、前記空洞内にゲート電極を埋め込む工程と、前記基板側から奇数番目の前記ゲート電極に接続する第１の導体を形成する工程と、前記基板側から偶数番目の前記ゲート電極に接続する第２の導体を形成する工程と、を有することを特徴とする。

この場合に、前記第１の半導体層と前記第２の半導体層とを前記基板上に交互に積層する工程は、前記基板上に形成された単結晶の前記第１の半導体層上に、前記第２の半導体層と前記第１の半導体層とを交互に順次エピタキシャル成長させるものとすることができる。

本発明によれば、多層チャネル型ＭＩＳＦＥＴにおいて、チャネルが形成される各半導体層の上下に相互に短絡されないゲート電極を設け、これらのゲート電極に印加する電圧を独立に制御することにより、高集積度、高駆動能力に加えて閾値電圧の可変性を備えた半導体装置を提供することができる。

本発明の実施形態に係る多層チャネル型ＭＩＳＦＥＴの構造を示す概念図であり、（ｃ）はその平面図、（ａ）は（ｃ）に示すＡ−Ａ断面図、（ｂ）は（ｃ）に示すＢ−Ｂ断面図である。本実施形態において、半導体層が３層の場合を示す概念図であり、（ａ）は図１（ａ）に相当する断面図、（ｂ）は図１（ｂ）に相当する断面図である。本実施形態の製造方法を示す概念図である。図３に続く、本実施形態の製造方法を示す概念図である。図４に続く、本実施形態の製造方法を示す概念図である。図５に続く、本実施形態の製造方法を示す概念図である。図６に続く、本実施形態の製造方法を示す概念図である。本実施形態におけるゲート電極用コンタクト導体の形成方法を示す概念図である。特許文献１及び２で開示された従来のＭＩＳＦＥＴの構造を示す概念図であり、（ｃ）はその平面図、（ａ）は（ｃ）に示すＡ−Ａ断面図、（ｂ）は（ｃ）に示すＢ−Ｂ断面図である。

符号の説明

１；基板
２ａ、２ｂ、２ｃ；半導体層
３ａ、３ｂ；ソース・ドレイン領域
４；ゲート絶縁膜
５ａ、５ｂ、５ｃ、５ｄ；ゲート電極
７ａ、７ｂ；導体
１１、１２；半導体層
１３、１４；絶縁体

以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る多層チャネル型ＭＩＳＦＥＴの構造を示す概念図であり、（ｃ）はその平面図、（ａ）は（ｃ）に示すＡ−Ａ断面図、（ｂ）は（ｃ）に示すＢ−Ｂ断面図である。

図１（ａ）に示すように、本実施形態においては、基板１上にはゲート電極５ｃが形成されており、このゲート電極５ｃ上にはゲート絶縁膜４を介して半導体層２ｂが形成されている。半導体層２ｂ上には、ゲート絶縁膜４を介してゲート電極５ｂが形成され、ゲート電極５ｂ上には、ゲート絶縁膜４を介して半導体層２ｂが形成されている。更に、半導体層２ｂ上には、ゲート絶縁膜４を介してゲート電極５ａが形成されている。半導体層２ａと２ｂは、ＭＩＳＦＥＴのチャネルが形成される薄い半導体層であり、このように、半導体層２ｂと２ａとが、基板１に対して上方に、相互に間を空けながら順次積み重ねられている。

図１（ｂ）に示すように、基板側から奇数番目のゲート電極５ａと５ｃとは、導体７ａを介して互いに短絡され、図示しない配線に接続される。また、基板側から偶数番目のゲート電極５ｂは、他の導体７ｂを介して、図示しない配線に接続される。以上の状況を言い換えると、基板側から奇数番目のゲート電極は互いに短絡されて第一ゲート電極を構成し、基板側から偶数番目のゲート電極は互いに短絡されて第二ゲート電極を構成し、奇数番目のゲート電極と偶数番目のゲート電極とは相互に短絡しないようにして、第一ゲート電極と第二ゲート電極とを独立したゲート電極としている。但し、本実施形態においては、偶数番目のゲート電極は一個しかないため、複数個を相互に短絡される形態とはなっていない。また、導体７ａは、偶数番目のゲート電極５ｂとは、絶縁体側壁（図示せず）により絶縁されている。同様に、導体７ｂは、奇数番目のゲート電極５ａとは絶縁体側壁（図示せず）により絶縁されている。なお、前記絶縁体側壁については、後述の本実施形態の製造方法において、詳細に説明する。

図１（ａ）に示すように、半導体層２ａと２ｂの対向する２側面（図示例における左右方向に対向して設けられた２側面）は、その一側面が両半導体層に対して共通の一方のソース・ドレイン領域３ａに、他側面が両半導体層に対して共通の他のソース・ドレイン領域３ｂに接続されている。そして、ソース・ドレイン領域３ａと３ｂは夫々Ｎ型にドーピングされている。また、図１（ｂ）に示すように、ソース・ドレイン領域３ａ及び３ｂ上には、夫々ソース・ドレイン用コンタクト導体６ａ及び６ｂが設けられている。以上により、第四の端子を備えた単一のＭＩＳＦＥＴが構成される。

基板１は少なくともその表面を絶縁性材料とすることが好ましい。但し、ソース・ドレイン領域３ａと３ｂとが互いに短絡しないよう、基板１の表面をソース・ドレイン領域と逆極性（ＮチャネルＭＩＳＦＥＴにおいてはＰ型）とするなら、基板１の表面又は全体を半導体とすることもできる。ソース・ドレイン領域はその全体を半導体とするのが好適であるが、少なくともその一部領域が金属から成っていてもよい。特にチャネル領域と接する領域を金属とすることで、金属ソース・ドレイン型トランジスタとしてもよい。

次に、本実施形態の動作について説明する。半導体層２ａと２ｂには、第一及び第二ゲート電極の電位が十分高いときにはチャネルが形成され、ソース・ドレイン領域３ａと３ｂとの間が電気的に導通される。第一及び第二ゲート電極の電位が十分低いときにはチャネルが形成されず、ソース・ドレイン領域３ａと３ｂとの間が電気的に遮断される。このようにして、ＭＩＳＦＥＴのオン電流は、各チャネルを流れる電流の和として得ることができる。そして、第一ゲート電極を主ゲート電極とし、第二ゲート電極を閾値電圧制御のための補助ゲート電極、即ち第四の電極とすることができる。補助ゲートの電位を高くすると、主ゲートに対する閾値が下がり、補助ゲートの電位を低くすると、主ゲートに対する閾値が上がる。第一ゲートと第二ゲートの役割は、入れ替えても良い。また、図１のＭＩＳＦＥＴを、第一のゲート電極をゲート電極とする第一のＭＩＳＦＥＴと、第二のゲート電極をゲート電極とする第二のＭＩＳＦＥＴと、の並列接続であると看做して用いることも可能である。

本実施形態によれば、夫々チャネルが形成される複数個の半導体層を相互に離隔するように積層し、且つ、各半導体層の上下に相互に独立な第一のゲート電極と第二のゲート電極とを配置することにより、高集積度、高駆動力に加えて、閾値電圧を可変に制御することができる半導体装置を実現することができる。

また、単純にダブルゲート型ＭＩＳＦＥＴ（各半導体層に対して、上下にゲート電極を有する）をＮ個積み重ねると、ゲート電極の層数は２Ｎとなる。しかしながら、本実施形態においては、ある一層のゲート電極はその上下の半導体層によって共有される。このため、半導体層がＮ個の場合、必要なゲート電極の層の数はＮ＋１個で済み、製造工程が低減されると共に、積層された総膜厚も薄くなる。

なお、本実施形態においては、半導体層２ａと、その上下に配置されたゲート電極５ａ、５ｂとの間にはゲート絶縁膜４が設けられており、同様に、半導体層２ｂと、その上下に配置されたゲート電極５ｂ、５ｃとの間にもゲート絶縁膜４が設けられている。しかしながら、バックゲート（プレーナ型ＦＥＴの基板電位側）に相当するゲート電極と半導体層との間には、必ずしもゲート絶縁膜４を介する構成となっていなくても良い。即ち、基板側に相当するゲート電極と半導体層との間には必ずしもゲート絶縁膜を介する必要はなく、補助ゲート電極としての第二ゲート電極と半導体層との間には、絶縁膜を設けないような構成も可能である。

また、本実施形態においては、基板側から奇数番目のゲート電極を互いに短絡された第一ゲート電極として構成し、基板側から偶数番目のゲート電極を互いに短絡された第二ゲート電極として構成したが、各ゲート電極を相互に独立な配線に接続し、その印加電圧を独立に制御することもできる。

また、図１は半導体層が２層の場合であるが、半導体層が３層ある場合を図２に示す。図２は、本実施形態において、半導体層が３層の場合を示す概念図であり、（ａ）は図１（ａ）に相当する断面図、（ｂ）は図１（ｂ）に相当する断面図である。図２（ａ）及び（ｂ）に示すように、全く同様にして、基板側から奇数番目のゲート電極５ｂ、５ｄは、導体７ａを介して互いに短絡され第一ゲート電極を成し、基板側から偶数番目のゲート電極５ａ、５ｃは、導体７ｂを介して互いに短絡されて第二ゲート電極を成し、奇数番目のゲート電極と偶数番目のゲート電極とは互いに短絡しないようにして、第一ゲート電極と第二ゲート電極とを独立したゲート電極とすることができる。なお、図２においては、図１と同一の構成物には同一の符号を付して、その詳細な説明を省略する。半導体層が４層以上ある場合も同様にして実現することができる。このような構成により、更に、集積度と駆動力を向上させることができる。

次に、本実施形態の製造方法について、図３乃至図７を参照して説明する。図３乃至図７は、本実施形態の製造方法を工程順に示す概念図であり、夫々、（ｃ）はその平面図、（ａ）は（ｃ）におけるＡ−Ａ断面図、（ｂ）は（ｃ）におけるＢ−Ｂ断面図である。図３及び図４に示すような構造を形成するために、先ず基板上にゲート電極を形成し、次にその上にゲート絶縁膜を形成し、次にその上に半導体層を形成する、というように下から順次ＭＩＳＦＥＴの構成層を形成していく方法が考えられる。しかしながら、このような方法では、図１に示す半導体層２ａ及び２ｂを単結晶に形成することが出来ない。なぜなら、半導体層を堆積する下地はゲート絶縁膜であるが、ゲート絶縁膜（シリコン酸化膜等）は通常非晶質であり、その上に半導体を堆積した場合、半導体は非晶質又は多結晶となる。非晶質又は多結晶をＭＩＳＦＥＴのチャネル部分に使用することは可能であるが、単結晶に比べて駆動能力及び特性の均一性が著しく劣化する。

そこで、チャネルを形成する半導体層を単結晶とするため、以下のようにして本実施形態のＭＩＳＦＥＴを製造することができる。先ず、図３の構造を形成する。即ち、図３に示すように、基板１上に第一材料（例えば、ＳｉＧｅ（シリコンゲルマニウム））から成る半導体層１１と、第二材料（例えば、Ｓｉ（シリコン））から成る半導体層１２とが交互に堆積されている。半導体層１１と１２は共に単結晶である。半導体層１２は半導体層１１より横方向に後退されている。半導体層１２は、後にチャネルが形成される半導体層２a及び２ｂとなる。また、半導体層１１は鋳型として機能する。

図３の構造を形成するには、先ず、単結晶の半導体層１１が基板１上全面に形成されたSilicon-on-insulator（ＳＯＩ）基板、又はSilicon Germanium on insulator（ＳＧＯＩ）基板等から出発する。ＳＯＩ基板又はＳＧＯＩ基板の製造方法は公知である。例えば、ＳＧＯＩ基板から出発すると、元々ＳＧＯＩ基板上にあったＳｉＧｅ層が最も下層の半導体層１１となる。この上に半導体層１２と半導体層１１とを順次エピタキシャル成長させる。図３の例では、半導体層１２と半導体層１１とを夫々２回ずつ堆積する。エピタキシャル成長では、下地半導体結晶の周期性が上層に引き継がれるため、半導体層１２と半導体層１１は全て単結晶とすることができる。次に、堆積された多層の半導体を、リソグラフィとエッチングを用いるなどして、所望の平面形状に加工する。図３では横長の長方形に加工している。次に半導体層１２を選択的に横方向に後退させる。更に、半導体層１１と１２の全てを埋設するように絶縁体１３を堆積して、図３の構造を得る。なお、図３（ｃ）では、下層の様子を示すため、最上層の絶縁体１３を透視している。

次に、図４（ｃ）に示す範囲を残すように半導体層１１と１２、及び絶縁体１３を整形する。次に、半導体層１１のみを選択的に横方向に後退させて、図４の構造を得る。なお、図４（ｃ）では、下層の様子を示すため、最上層の絶縁体１３を透視している。

次に、再び半導体層１１と１２を絶縁体１４内に埋設する。絶縁体１４は絶縁体１３の残留部分を含む。次に、絶縁体１４に、ソース・ドレイン領域３ａと３ｂを形成するための穴を設け、この穴の中に半導体を埋め込んでソース・ドレイン領域３ａと３ｂを形成する（図５）。ソース・ドレイン領域３ａと３ｂは半導体層１２を種とするエピタキシャル成長によって形成することができ、この場合はソース・ドレイン領域３ａと３ｂの少なくとも一部は単結晶とすることができる。ソース・ドレイン領域３ａと３ｂには適宜不純物をイオン注入又は堆積中の不純物混入により不純物ドーピングを行い、ソース・ドレイン領域３ａと３ｂとをＮ型とする。これにより、図５の構造を得る。なお、図５（ｃ）では、下層の様子を示すため、最上層の絶縁体１４を透視している。

次に、再び半導体層１１と１２と、ソース・ドレイン領域３ａと３ｂとを、絶縁体１５内に埋設する（図６）。次に、絶縁体１５に上方から穴を開け、穴の内部に半導体層１１の一部が、すべての層について露出するようにする。例えば、図５（ｃ）における円形の二点鎖線部分に基板１に達する穴を開ける。次に、この穴から等方性エッチングにより半導体層１１をすべて除去する。次に、半導体層１１を除去した後の空洞内の、少なくとも半導体層１２の表面上にゲート絶縁膜４を形成する。ゲート絶縁膜４の形成は、半導体層１２を酸化すること、又は、絶縁体を化学気相堆積すること、等によって行う。次に、空洞内部をゲート電極材料５によって充填する。次に、絶縁体１５に設けた穴の中に形成されたゲート電極材料５を除去し、穴を埋め戻して、図６の構造を得る。

次に、基板側から奇数番目のゲート電極層を配線に接続するための導体７ａと、基板側から偶数番目のゲート電極層を配線に接続するための導体７ｂとを形成する。先ず、絶縁体１５の導体７ａを形成すべき箇所に、接続すべき最も下のゲート電極層に達する穴を設ける。次に、穴内部を被覆する絶縁体を堆積し、これを異方性エッチングして絶縁体側壁８ａを穴の下部に設ける。次に、穴内部に導体を埋設し、導体７ａを形成する。これにより導体７ａは奇数番目のゲート電極のみと接続され、偶数番目のゲート電極とは絶縁体側壁８ａにより絶縁される。次に、絶縁体１５の導体７ｂを形成すべき箇所に、接続すべき最も下のゲート電極層に達する穴を設ける。次に、穴内部を被覆する絶縁体を堆積し、これを異方性エッチングして絶縁体側壁８ｂを穴の下部に設ける。次に穴内部に導体を埋設し、導体７ｂを形成する。これにより導体７ｂは偶数番目のゲート電極のみと接続され、奇数番目のゲート電極とは絶縁体側壁８ｂにより絶縁される。また、ソース・ドレイン領域３ａ、３ｂを配線に接続するソース・ドレイン用コンタクト導体６ａ、６ｂも、絶縁体１５に穴を開け、その内部に導体を埋設することで形成する。以上により、図７の構造を得る。図７の構造は、図１の構造と等価であり、半導体層１２は半導体層２ａ、２ｂに相当し、ゲート電極材料５はゲート電極５ａ、５ｂ、５ｃを構成する。

なお、半導体層１１としてＳｉＧｅ、半導体層１２としてＳｉを用いる場合には、半導体層１２を横方向に選択的に後退させて図３の構造を得る工程において、ＳＦ_６、Ｈ_２、及びＣＦ_４の混合ガスを用いたドライエッチングを用いることができる。また、半導体層１１を横方向に選択的に後退させて図４の構造を得る工程において、過酢酸とフッ化水素の混合水溶液を用いたウェットエッチングを用いることができる。また、半導体層１１を選択的に除去してゲート電極を埋め込む空洞を形成する工程においても、過酢酸とフッ化水素の混合水溶液を用いたウェットエッチングを用いることができる。

本実施形態の製造方法によれば、チャネルが形成される半導体層が単結晶となるように多層チャネル型ＭＩＳＦＥＴを製造することができる。

以上は半導体層が２層の場合の製造方法について説明したが、半導体層が３層以上の場合であっても、同様の製造方法を適用することができる。但し、奇数番目又は偶数番目のゲート電極層のみを選択的に接続する導体の形成法は以下に説明するように行えばよい。図８に示すように、先ず、接続をしたい最も下のゲート電極層までコンタクト穴を開ける。次に、最下層から上方に２番目の層までの側面に絶縁体側壁８を形成する。次に、コンタクト穴に導体７を充填する。但し、このとき、導体７は最下層から上方に３番目の層とは接続されるが、上方に４番目の層とは接続されない深さまで充填する。これにより、図８（ａ）の構造を得る。この後、更に側壁絶縁体を形成し、導体を充填するという工程を行うと、図８（ｂ）の構造を得られる。絶縁体側壁の形成、導体の充填、を更に適宜繰り返せば、任意層数に対して、奇数番目又は偶数番目のゲート電極層のみを選択的に接続する導体の形成が可能である。

この出願は、２００６年８月２３日に出願された日本出願特願２００６−２２６８２１を基礎とする優先権を主張し、その開示の全てをここに取り込む。

本発明に係る半導体装置は、各種集積回路へ好適に搭載することができる。

Claims

基板と、この基板上に形成されたソース領域及びドレイン領域と、前記基板上の前記ソース領域及びドレイン領域間に相互に離隔して積層された複数個のチャネル形成領域と、前記各チャネル形成領域を挟むように形成された複数個のゲート電極と、前記各チャネル形成領域とこれに隣接する１対の前記ゲート電極の少なくとも一方との間に形成されたゲート絶縁膜と、を有し、前記各チャネル形成領域は前記ゲート電極のいずれかによって相互に離間され、前記各チャネル形成領域に隣接する前記ゲート電極同士は相互に短絡されていないことを特徴とする半導体装置。
前記各チャネル形成領域とこれに隣接する１対の前記ゲート電極の双方との間に前記ゲート絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
前記ソース領域と前記ドレイン領域とが、前記複数個のチャネル形成領域に亘って夫々連続した半導体領域であることを特徴とする請求項１に記載の半導体装置。
相互に隣接する１対の前記チャネル形成領域の間に配置された前記ゲート電極は、前記１対のチャネル形成領域の双方に対して共通のゲート電極であることを特徴とする請求項１に記載の半導体装置。
前記基板側から奇数番目の前記ゲート電極は、第１の共通配線に接続された第１の導体に短絡され、前記基板側から偶数番目の前記ゲート電極は、第２の共通配線に接続された第２の導体に短絡されていることを特徴とする請求項１に記載の半導体装置。
前記基板側から奇数番目の前記ゲート電極を相互に短絡する前記第１の導体は、前記基板に立設された第１の絶縁体側壁によって偶数番目の前記ゲート電極から絶縁され、前記基板側から偶数番目の前記ゲート電極を相互に短絡する前記第２の導体は、前記基板に立設された第２の絶縁体側壁によって奇数番目の前記ゲート電極から絶縁されていることを特徴とする請求項５に記載の半導体装置。
前記チャネル形成領域が単結晶の半導体層からなることを特徴とする請求項１に記載の半導体装置。
第１の材料からなる第１の半導体層と第２の材料からなる第２の半導体層とを基板上に交互に積層する工程と、前記第１及び第２の半導体層を絶縁体内に埋設する工程と、前記第１の半導体層を選択的に除去して前記絶縁体内に空洞を形成する工程と、前記空洞内にゲート電極を埋め込む工程と、前記基板側から奇数番目の前記ゲート電極に接続する第１の導体を形成する工程と、前記基板側から偶数番目の前記ゲート電極に接続する第２の導体を形成する工程と、を有することを特徴とする半導体装置の製造方法。
前記第１の半導体層と前記第２の半導体層とを前記基板上に交互に積層する工程は、前記基板上に形成された単結晶の前記第１の半導体層上に、前記第２の半導体層と前記第１の半導体層とを交互に順次エピタキシャル成長させるものであることを特徴とする請求項８に記載の半導体装置の製造方法。