TWI791078B - 半導體裝置 - Google Patents

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Abstract

半導體裝置於基體50上具有通道形成區域層CH1 、CH2 及閘極電極層G1 、G2 、G3 交替地積層而成之積層結構體；積層結構體之最下層由第1層之閘極電極層G1 佔據，積層結構體之最上層由第N層(其中，N≧3)之閘極電極層G3 佔據；各閘極電極層具有第1端面11、第2端面12、第3端面13及第4端面14，第1端面11與第3端面13對向，第2端面12與第4端面14對向；第奇數層之閘極電極層G1 、G3 之第1端面11連接於第1接觸部41，第偶數層之閘極電極層G2 之第3端面13連接於第2接觸部42。

Description

半導體裝置
本發明係關於一種半導體裝置，具體而言係關於一種具有奈米線結構或奈米層片結構之場效電晶體。
關於2012年以後之尖端MOS(Metal-Oxide-Semiconductor，金屬氧化物半導體)電晶體之定標動向，至20 nm代，塊平面結構之MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧化物半導體場應效電晶體)一直係主流，但於14 nm代以後，成為全面採用具有Fin結構之FET(為方便起見，稱為『Fin・FET』)或具有FD-SOI(Fully Depleted-Silicon On Insulator，全耗盡型絕緣層上矽)結構之FET(為方便起見，稱為『FD-SOI・FET』)之動向。然，認為與閘極長度之定標密切相關之矽層之厚度，即Fin・FET中之Fin結構之厚度、FD-SOI・FET中之矽層之厚度成為FET之縮小化中重要之要素，但矽層之厚度之極限為5 nm。
作為用以打破構成此種FET之通道形成區域之矽層之厚度之極限之技術，可列舉具有奈米線結構之FET(為方便起見，稱為『奈米線FET』)(例如，參照日本專利特開2015-195405號公報)。
然，藉由對通道形成區域施加反偏壓，能夠根據電晶體之動作謀求性能之提高，並且能夠達成低漏電流。具體而言，例如，藉由對夾著通道形成區域之一閘極電極施加+Vdd ，對夾著通道形成區域之另一閘極電極施加+Vdd ，能夠謀求電晶體之驅動能力之提高。又，例如，藉由對夾著通道形成區域之一閘極電極施加0伏特，對夾著通道形成區域之另一閘極電極施加-Vdd ，能夠謀求減少於電晶體關閉狀態下之漏電流。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2015-195405號公報
[發明所欲解決之問題]
然而，於上述專利公開公報所揭示之奈米線FET中，由於閘極電極包圍包含奈米線之通道形成區域之周圍，故無法對通道形成區域施加反偏壓。即，於上述專利公開公報所揭示之奈米線FET中，無法一面謀求與電晶體之動作相應之性能之提高，一面達成低漏電流。
因此，本發明之目的在於提供一種能夠一面謀求與電晶體之動作相應之性能之提高、一面達成低漏電流之半導體裝置。 [解決問題之技術手段]
用以達成上述目的之本發明之半導體裝置係 於基體上具有通道形成區域層及閘極電極層交替地積層而成之積層結構體； 積層結構體之最下層由第1層之閘極電極層佔據， 積層結構體之最上層由第N層(其中，N≧3)之閘極電極層佔據； 各閘極電極層具有第1端面、第2端面、第3端面及第4端面， 第1端面與第3端面對向，第2端面與第4端面對向； 第奇數層之閘極電極層之第1端面連接於第1接觸部， 第偶數層之閘極電極層之第3端面連接於第2接觸部。
以下，參照圖式，基於實施例對本發明進行說明，但本發明不限定於實施例，實施例中之各種數值及材料係例示。再者，按照以下之順序進行說明。 1.關於本發明之半導體裝置整體之說明 2.實施例1(本發明之半導體裝置) 3.實施例2(實施例1之變化) 4.其他
＜關於本發明之半導體裝置整體之說明＞ 於本發明之半導體裝置中，通道形成區域層可設為包括包含奈米線結構或奈米層片結構之通道結構部之形態。具體而言，構成1層通道形成區域層之通道結構部包含1個或複數個奈米線結構或奈米層片結構。奈米線結構之外周部(具體而言係包含奈米線結構之各通道形成區域層之下述第1端面及第3端面)被絕緣層覆蓋。奈米層片結構之間由絕緣層嵌埋。1個或複數個奈米線結構或奈米層片結構沿1層通道形成區域層之寬度方向並列設置。
於包含上述較佳之形態之本發明之半導體裝置中，可設為如下形態： 各通道形成區域層具有與閘極電極層之第1端面相鄰之第1端面、與閘極電極層之第2端面相鄰之第2端面、與閘極電極層之第3端面相鄰之第3端面、及與閘極電極層之第4端面相鄰之第4端面；且 各通道形成區域層之第2端面中之通道結構部連接於通道形成區域層所共通之一源極/汲極區域， 各通道形成區域層之第4端面中之通道結構部連接於通道形成區域層所共通之另一源極/汲極區域。而且，於該情形時，可設為如下形態： 各閘極電極層之第2端面隔著絕緣材料層與一源極/汲極區域對向， 各閘極電極層之第4端面隔著絕緣材料層與另一源極/汲極區域對向。
進而，於包含以上所說明之各種較佳之形態之本發明之半導體裝置中，第奇數層之閘極電極層之第3端面及第偶數層之閘極電極層之第1端面可設為由絕緣材料層覆蓋之形態。進而，閘極電極層之第2端面及第4端面亦可設為由絕緣材料層覆蓋之形態。
進而，於包含以上所說明之各種較佳之形態之本發明之半導體裝置中，可設為如下形態： 第奇數層之閘極電極層之第1端面自通道形成區域層之第1端面突出， 第偶數層之閘極電極層之第3端面自通道形成區域層之第3端面突出。
進而，於包含以上所說明之各種較佳之形態之本發明之半導體裝置中，可設為如下形態：第1接觸部及第2接觸部中之任一者連接於第1配線(具體而言係例如作為訊號線發揮功能之配線；以下亦相同)，另一者連接於第2配線(具體而言係例如作為施加反向反偏壓或正向反偏壓等反偏壓之反偏壓電位電源線發揮功能之配線、又或是作為電源線Vdd 及電源線Vss 發揮功能之配線；以下亦相同)。
於包含以上所說明之各種較佳之形態之本發明之半導體裝置(以下，稱為『本發明之半導體裝置等』)中，作為基體，可列舉矽半導體基板、SOI(Si On Insulator)基板、或SGOI(SiGe On Insulator，絕緣層上鍺矽)基板。作為構成通道結構部之材料，可列舉Si或SiGe、Ge、InGaAs。本發明之半導體裝置等可設為n通道型，亦可設為p通道型。可設為如下形態：於設為n通道型之情形時，通道結構部包含Si，於設為p通道型之情形時，通道結構部包含SiGe。本發明之半導體裝置等為n通道型或p通道型就分別獲得最佳之功函數之觀點而言，主要根據構成閘極電極層之材料之選擇來決定。於使通道結構部包含Si，將半導體裝置設為n通道型之情形時，作為構成閘極電極層之材料，可列舉TiN、TaN、Al、TiAl、W。另一方面，於使通道結構部包含SiGe，將半導體裝置設為p通道型之情形時，作為構成閘極電極層之材料，可列舉TiN、W。作為構成閘極絕緣膜之材料，可列舉SiO2 、SiN、SiON，亦可列舉高介電常數材料(所謂High-k材料)，例如HfO2 、HfAlON、Y2 O3 。
於奈米線結構中，直徑例如為5 nm至10 nm之包含例如Si或SiGe之線之兩端連接於一個及另一個源極/汲極區域、又或是由一個及另一個源極/汲極區域支持。又，於奈米層片結構中，寬度×厚度例如為(10 nm至50 nm)×(5 nm至10 nm)之包含例如Si或SiGe之剖面形狀為大致矩形之材料之兩端連接於一個及另一個源極/汲極區域、又或是由一個及另一個源極/汲極區域支持。再者，成為奈米線結構、或成為奈米層片結構依賴於構成其等之材料之厚度、寬度。作為構成源極/汲極區域之材料，例如可列舉矽(Si)、SiGe、Ge。又，作為構成第1接觸部、第2接觸部之材料，例如可列舉矽(Si)、鋁或鋁系合金(例如：純鋁、Al-Si、Al-Cu、Al-Si-Cu、Al-Ge、Al-Si-Ge)、多晶矽、銅、銅合金、鎢、鎢合金、鈦、鈦合金(包含TiW、TiNW、TiN、TiAl)、WSi2 、MoSi2 、TaN。進而，作為構成絕緣材料層之材料，可列舉：SiO2 、NSG(非摻雜矽酸鹽玻璃)、BPSG(硼磷矽酸鹽玻璃)、PSG、BSG、AsSG、SbSG、PbSG、SOG(旋塗玻璃)、LTO(Low Temperature Oxide，低溫氧化物；低溫CVD(Chemical Vapor Deposition，化學氣相沈積)-SiO2 )、低熔點玻璃、玻璃漿等SiOX 系材料(構成矽系氧化膜之材料)，包含SiN及SiON等SiON系材料之SiN系材料，SiOC，SiOF，SiCN；又或是可列舉：氧化鈦(TiO2 )、氧化鉭(Ta2 O5 )、氧化鋁(Al2 O3 )、氧化鎂(MgO)、氧化鉻(CrOx )、氧化鋯(ZrO2 )、氧化鈮(Nb2 O5 )、氧化錫(SnO2 )、氧化釩(VOx )等無機絕緣材料；又或是可列舉：聚醯亞胺系樹脂、環氧系樹脂、丙烯酸系樹脂等各種樹脂，SiOCH、有機SOG、氟系樹脂等低介電常數絕緣材料(例如，介電常數k(=ε/ε0 )例如為3.5以下之材料，具體而言，例如：氟碳、環全氟碳聚合物、苯并環丁烯、環狀氟樹脂、聚四氟乙烯、非晶形四氟乙烯、聚芳醚、氟化芳基醚、氟化聚醯亞胺、非晶形碳、聚對二甲苯基(poly-para-xylylene)、氟化富勒烯)；亦可例示Silk(The Dow Chemical Co.之商標，塗佈型低介電常數層間絕緣膜材料)、Flare(Honeywell Electronic Materials Co.之商標，聚芳醚(PAE)系材料)。而且，可將其等單獨或適當組合使用。絕緣層及下述層間絕緣層亦可包含上述材料。絕緣材料層、絕緣層、及層間絕緣層可基於各種CVD法、各種塗佈法、包含濺鍍法及真空蒸鍍法之各種PVD(Physical Vapor Deposition，物理氣相沈積)法、網版印刷法等各種印刷法、鍍覆法、電沈積法、浸漬法、溶膠-凝膠法等公知之方法形成。
再者，SiGe層亦可藉由如下製程而獲得：於下層之Si層之上形成上層之SiGe層，並藉由進行氧化處理，而將上層之SiGe層設為SiO2 ，將下層之Si層設為SiGe層。 [實施例1]
實施例1係關於本發明之半導體裝置(場效電晶體、奈米線FET)。圖1A表示自上方觀察實施例1之半導體裝置之圖(模式性之局部俯視圖)，圖1B表示沿著圖1A之箭頭B-B之模式性之剖視圖，圖1C表示沿著圖1A之箭頭C-C之模式性之剖視圖。
實施例1或下述實施例2之半導體裝置於基體50上具有通道形成區域層CH1 、CH2 及閘極電極層G1 、G2 、G3 交替地積層而成之積層結構體； 積層結構體之最下層由第1層之閘極電極層G1 佔據， 積層結構體之最上層由第N層(其中，N≧3)之閘極電極層G3 佔據； 各閘極電極層G1 、G2 、G3 具有第1端面11、第2端面12、第3端面13及第4端面14， 第1端面11與第3端面13對向，第2端面12與第4端面14對向； 第奇數層之閘極電極層G1 、G3 之第1端面11連接於第1接觸部41， 第偶數層之閘極電極層G2 之第3端面13連接於第2接觸部42。
而且，於實施例1或下述實施例2之半導體裝置中，通道形成區域層CH1 、CH2 包括包含奈米線結構或奈米層片結構(於實施例1中為奈米層片結構)之通道結構部25。具體而言，於實施例1中，構成1層通道形成區域層之通道結構部25包含複數個(具體而言係2個)奈米層片結構，該等奈米層片結構之外周部(具體而言係下述之各通道形成區域層CH1 、CH2 之第1端面21及第3端面23)由絕緣層27、28覆蓋。奈米層片結構之間由絕緣層27、28嵌埋。
又，於實施例1或下述實施例2之半導體裝置中，各通道形成區域層CH1 、CH2 具有與閘極電極層G1 、G2 、G3 之第1端面11相鄰之第1端面21、與閘極電極層G1 、G2 、G3 之第2端面12相鄰之第2端面22、與閘極電極層G1 、G2 、G3 之第3端面13相鄰之第3端面23、及與閘極電極層G1 、G2 、G3 之第4端面14相鄰之第4端面24。而且，各通道形成區域層CH1 、CH2 之第2端面22中之通道結構部25(具體而言，經由通道結構部25之延伸部2011 、2012 )連接於通道形成區域層CH1 、CH2 所共通之一源極/汲極區域31，各通道形成區域層CH1 、CH2 之第4端面24中之通道結構部25(具體而言，經由通道結構部25之延伸部2021 、2022 )連接於通道形成區域層CH1 、CH2 所共通之另一源極/汲極區域32。進而，各閘極電極層G1 、G2 、G3 之第2端面12隔著相當於一種閘極側壁之絕緣材料層61、62、63與一源極/汲極區域31對向，各閘極電極層G1 、G2 、G3 之第4端面14隔著相當於一種閘極側壁之絕緣材料層61、62、63與另一源極/汲極區域32對向。
進而，第奇數層之閘極電極層G1 、G3 之第3端面13、第偶數層之閘極電極層G2 之第1端面11、及各通道形成區域層CH1 、CH2 之第1端面21及第3端面23由絕緣材料層61、62、63及絕緣層27、28覆蓋。進而，閘極電極層G1 、G2 、G3 之第2端面12及第4端面14亦由絕緣材料層61、62、63覆蓋。
此處，第奇數層之閘極電極層G1 、G3 之第1端面11自通道形成區域層CH1 、CH2 之第1端面21突出(以參照編號15表示突出部)，第偶數層之閘極電極層G2 之第3端面13自通道形成區域層CH1 、CH2 之第3端面23突出(以參照編號16表示突出部)。第1接觸部41及第2接觸部42中之任一者41連接於第1配線(具體而言係例如作為訊號線發揮功能之配線)，另一者42連接於第2配線(具體而言係例如作為反偏壓電位電源線發揮功能之配線)。
基體50包含矽半導體基板，通道結構部25包含矽(Si)。實施例1或下述實施例2之半導體裝置之半導體裝置為n通道型。作為構成閘極電極層G1 、G2 、G3 之材料，可列舉TiN、TaN、Al、TiAl、W。閘極絕緣膜26包含SiO2 、SiN、或SiON、高介電常數材料(所謂High-k材料)、例如HfO2 、HfAlON、Y2 O3 。源極/汲極區域31、32包含矽。第1接觸部41、第2接觸部42例如包含TiN、TaN、Al、TiAl、W，絕緣層27、28及絕緣材料層61、62、63包含SiO2 、SiN、或SiON。
以下，參照圖2A、圖2B、圖2C、圖3A、圖3B、圖3C、圖4A、圖4B、圖4C、圖5A、圖5B、圖5C、圖6A、圖6B、圖6C、圖7A、圖7B、圖7C、圖8A、圖8B、圖8C、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B、圖12C、圖13A、圖13B及圖13C，對實施例1之半導體裝置之製造方法進行說明，但圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A及圖13A係基體等之模式性之局部俯視圖，圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B及圖13B係與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖，圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10C、圖11C、圖12C及圖13C係與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。
[步驟-100] 首先，於包含矽半導體基板之基體50形成未圖示之元件分離區域。然後，基於濺鍍法、光微影技術及蝕刻技術，於應形成活性區域之基體50之區域形成閘極電極層G1 。繼而，基於CVD法在經去除閘極電極層G1 後之基體50之區域之上形成絕緣材料層61，並進行絕緣材料層61之平坦化處理。如此，可獲得圖2A、圖2B及圖2C所示之結構。
再者，於以下之實施例1之半導體裝置之製造方法之說明中，使用閘極電極層G1 、G2 、G3 等表現。然，於[步驟-100]~[步驟-180]中，實際上，形成作為閘極電極層G1 、G2 、G3 發揮功能之前之導電材料層，該等導電材料層係亦應稱為「閘極電極構成層」之層，但為了簡化說明，而使用閘極電極層G1 、G2 、G3 等表現。
[步驟-110] 其次，基於智慧型切割法，於閘極電極層G1 及絕緣材料層61之上設置預先形成有下方閘極絕緣膜26之矽層201 。如此，可獲得圖3A、圖3B及圖3C所示之結構。
[步驟-120] 其後，為了獲得通道形成區域層CH1 ，而於矽層201 形成通道結構部25及絕緣層27。具體而言，基於光微影技術及蝕刻技術將不需要矽層201 之區域去除，基於CVD法在露出之面形成絕緣層27，並進行絕緣層27之平坦化處理。如此，可獲得圖4A、圖4B及圖4C所示之結構。再者，亦將位於奈米層片結構與奈米層片結構之間之矽層201 去除，於經去除該矽層201 後之區域亦嵌埋有絕緣層27。位於嵌埋有絕緣層27之區域之兩側之矽層201 相當於通道形成區域層CH1 (通道結構部25)。
[步驟-130] 繼而，基於濺鍍法、光微影技術及蝕刻技術，於包含通道形成區域層CH1 之上之整個面形成上方閘極絕緣膜26(參照圖5A、圖5B及圖5C)，進而，於其上形成閘極電極層G2 。然後，基於CVD法在經去除閘極電極層G2 後之區域之上形成絕緣材料層62，並進行絕緣材料層62之平坦化處理。如此，可獲得圖6A、圖6B及圖6C所示之結構。
[步驟-140] 其次，基於智慧型切割法，於閘極電極層G2 及絕緣材料層62之上設置預先形成有下方閘極絕緣膜26之矽層202 。如此，可獲得圖7A、圖7B及圖7C所示之結構。
[步驟-150] 其後，為了獲得通道形成區域層CH2 ，而於矽層202 形成通道結構部25及絕緣層28。具體而言，基於光微影技術及蝕刻技術將不需要矽層202 之區域去除，基於CVD法在露出之面形成絕緣層28，並進行絕緣層28之平坦化處理。如此，可獲得圖8A、圖8B及圖8C所示之結構。再者，亦將位於奈米層片結構與奈米層片結構之間之矽層202 去除，於經去除該矽層202 後之區域亦嵌埋有絕緣層28。位於嵌埋有絕緣層28之區域之兩側之矽層202 相當於通道形成區域層CH2 (通道結構部25)。
[步驟-160] 繼而，基於濺鍍法、光微影技術及蝕刻技術，於包含通道形成區域層CH2 之上之整個面形成上方閘極絕緣膜26(參照圖9A、圖9B及圖9C)，進而，於其上形成閘極電極層G3 。然後，基於CVD法在經去除閘極電極層G3 後之區域之上形成絕緣材料層63，並進行絕緣材料層63之平坦化處理。如此，可獲得圖10A、圖10B及圖10C所示之結構。
[步驟-170] 其次，形成源極/汲極區域31、32。具體而言，以覆蓋所需之區域之方式於閘極電極層G3 等之上形成蝕刻用抗蝕層。然後，將該蝕刻用抗蝕層作為蝕刻用遮罩，對絕緣材料層63、矽層202 、絕緣材料層62、矽層201 及絕緣材料層61進行蝕刻後，去除蝕刻用抗蝕層。如此，可獲得圖11A、圖11B及圖11C所示之結構。於各通道形成區域層CH1 、CH2 之第2端面22，殘留有通道結構部25之延伸部2011 、2012 ，於各通道形成區域層CH1 、CH2 之第4端面24，殘留有通道結構部25之延伸部2021 、2022 。然後，以包圍應形成源極/汲極區域31、32之基體50之區域之方式形成遮罩層71，基於磊晶生長法，於露出之基體50之上形成包含矽之源極/汲極區域31、32。如此，可獲得圖12A、圖12B及圖12C所示之結構。
[步驟-180] 繼而，去除遮罩層71，基於周知之方法，形成連接於第奇數層之閘極電極層G1 、G3 之第1端面11之第1接觸部41、及連接於第偶數層之閘極電極層G2 之第3端面13之第2接觸部42。如此，可獲得圖13A、圖13B及圖13C、以及圖1A、圖1B及圖1C所示之結構。
[步驟-190] 其次，於整個面形成層間絕緣層(未圖示)，在位於第1接觸部41、第2接觸部42、源極/汲極區域31、32之上方之層間絕緣層形成開口部，自開口部內跨及至層間絕緣層上，形成連接於源極/汲極區域31、32之連接孔及配線、以及連接於第1接觸部41、第2接觸部42之連接孔及第1配線、第2配線即可。
於實施例1之半導體裝置中，具有通道形成區域層及閘極電極層交替地積層而成之積層結構體，第奇數層之閘極電極層之第1端面連接於第1接觸部，第偶數層之閘極電極層之第3端面連接於第2接觸部，因此，可對第奇數層之閘極電極層與第偶數層之閘極電極層施加不同之電壓，結果即為，可施加與閘極電位不同之反偏壓，因此能夠一面謀求與半導體裝置之動作相應之性能之提高，一面達成低漏電流。具體而言，可期待能夠將待機電流削減50%，最高頻率提高30%。
圖20模式性地表示對閘極電極層施加之電位Vgs 與流動於通道形成區域層之電流Ids 之關係。例如，設為第1接觸部41連接於第1配線(具體而言係例如作為訊號線發揮功能之配線)、第2接觸部42連接於第2配線(具體而言係例如作為反偏壓電位電源線發揮功能之配線)，且對第1配線施加0伏特至Vdd 伏特之電壓、對第2配線亦施加固定為Vdd 伏特之電壓(或，例如固定為2Vdd )時之Vgs -Ids 曲線如「A」所示，因此，可謀求與半導體裝置之動作相應之性能之提高。另一方面，對第1配線施加0伏特至Vdd 伏特之電壓、對第2配線施加固定為-Vdd 之電壓(或，例如固定為-2Vdd )時之Vgs -Ids 曲線如「B」所示。再者，模式性地以「C」表示先前之無法施加反偏壓之結構之半導體裝置之電位Vgs 與電流Ids 之關係。
通常，邏輯電路之訊號線之配線長較短，於在通道形成區域層之上下形成與訊號線連接之閘極電極層之情形時，於通道形成區域層產生之熱之傳遞目的地受到限制，無法期待散熱效果。另一方面，於實施例1之半導體裝置中，形成於通道形成區域層之上下之閘極電極層之一者連接於配線長非常長之用以施加反偏壓之配線(第2配線)。其結果，能夠有效地將於通道形成區域層產生之熱散出，作為結果，能夠減弱自熱效應，並將性能劣化抑制為最小。由自熱效應所導致之劣化之程度由很多因素決定，因此不能籠統地求出，但充分考慮到於先前之半導體裝置中產生20%左右之性能劣化之情況。即，認為於實施例1之半導體裝置中，可獲得能夠抑制20%左右之由自熱效應所導致之性能劣化之效果。 [實施例2]
實施例2係實施例1之變化，通道形成區域層CH1 、CH2 包括包含奈米線結構之通道結構部25。於實施例2中，構成1層通道形成區域層之通道結構部25包含複數個(具體而言係3個)奈米線結構。
實施例2之半導體裝置之構成、結構可設為，除通道結構部25包含奈米線結構之點以外，實質上與實施例1之半導體裝置之構成、結構相同，因此，省略詳細之說明。再者，於實施例2之半導體裝置中，不需要形成絕緣層27、28。
以下，參照圖15A、圖15B、圖15C、圖16A、圖16B、圖16C、圖17A、圖17B、圖17C、圖18A、圖18B、圖18C、圖19A、圖19B及圖19C之模式性之局部剖視圖，對實施例2之半導體裝置之製造方法進行說明。再者，圖15A、圖16A、圖17A、圖18A及圖19A係沿著圖14C之箭頭A-A之模式性之局部剖視圖，圖15B、圖16B、圖17B、圖18B及圖19B係沿著圖14C之箭頭B-B之模式性之局部剖視圖，圖15C、圖16C、圖17C、圖18C及圖19C係沿著圖14A之箭頭C-C及圖14B之箭頭C-C之模式性之局部剖視圖。
[步驟-200] 首先，執行與實施例1之[步驟-100]及[步驟-110]相同之步驟。
[步驟-210] 其次，為了獲得通道形成區域層CH1 ，設置覆蓋通道形成區域層CH1 之兩端部且覆蓋通道形成區域層CH1 中應形成奈米線結構之矽層201 之部分之蝕刻用抗蝕層81(參照圖14A、圖14B及圖14C)。然後，將該蝕刻用抗蝕層81作為蝕刻用遮罩對矽層201 進行蝕刻後(參照圖15A、圖15B及圖15C)，去除蝕刻用抗蝕層81(參照圖16A、圖16B及圖16C)。如此，於絕緣材料層61之上，可獲得位於應形成源極/汲極區域之區域之矽層201 ，於閘極電極層G1 之上，可獲得用以形成奈米線結構之矽層201 。
[步驟-220] 繼而，藉由對奈米線結構之矽層201 進行熱氧化處理，形成閘極絕緣膜之一部分26A(包含SiON)(參照圖17A、圖17B及圖17C)。藉由進行熱氧化處理，奈米線結構之矽層201 之剖面形狀成為大致半圓形。其後，基於ALD(Atomic Layer Deposition，原子層沈積)法，於包含SiON之閘極絕緣膜之一部分26A之上形成包含HfO2 之閘極絕緣膜之殘留部26B(參照圖18A、圖18B及圖18C)。如此，可獲得第1層之奈米線結構。
[步驟-230] 其後，基於濺鍍法、光微影技術及蝕刻技術，於應形成活性區域之基體50之區域形成閘極電極層G2 。繼而，基於CVD法在經去除閘極電極層G2 後之區域之上形成絕緣材料層62，並進行絕緣材料層62之平坦化處理。如此，可獲得圖19A、圖19B及圖19C所示之結構。再者，省略了此後之[步驟-240]至[步驟-260]之圖示。
[步驟-240] 其次，基於智慧型切割法，於閘極電極層G2 及絕緣材料層62之上設置預先形成有下方閘極絕緣膜26之矽層202 。然後，藉由執行[步驟-210]~[步驟-230]，可獲得第2層之奈米線結構。
[步驟-250] 其後，基於濺鍍法、光微影技術及蝕刻技術，於應形成活性區域之基體50之區域形成閘極電極層G3 。繼而，基於CVD法在經去除閘極電極層G3 後之區域之上形成絕緣材料層63，並進行絕緣材料層63之平坦化處理。
[步驟-260] 其後，藉由執行與實施例1之[步驟-170]~[步驟-190]相同之步驟，可獲得實施例2之半導體裝置。
以上，基於較佳之實施例對本發明進行了說明，但於實施例中所說明之半導體裝置之構成、結構、構成半導體裝置之材料、半導體裝置之製造方法係例示，可適當進行變更。又，實施例中之半導體裝置之製造方法之步驟順序可根據所需適當進行變更。於實施例中，主要基於奈米層片結構對通道結構部進行了說明，但亦可設為奈米線結構。又，於實施例1中，將半導體裝置設為n通道型，但亦可設為p通道型，於該情形時，適當變更構成半導體裝置之材料即可。作為基體，亦可使用SOI基板代替矽半導體基板。於實施例中，對2層通道形成區域層及3層閘極電極層交替地積層而成之積層結構體進行了說明，但積層結構體不限定於此種結構，可設為(N-1)層(其中，N=3、4、5…)之通道形成區域層及N層閘極電極層交替地積層而成之構成。第2配線可針對每個半導體裝置而設置，亦可針對每複數個半導體裝置而設置。即，亦可使第2配線於複數個半導體裝置共通化。藉由設為此種結構，可擴大散熱面積，可進一步提高基於第2配線之散熱，其結果，可謀求進一步抑制自熱效應。
於實施例中，設為第奇數層之閘極電極層(第1閘極電極層)連接於第1配線、第偶數層之閘極電極層(第2閘極電極層)連接於第2配線之形態，但亦可與其相反地設為第奇數層之閘極電極層(第1閘極電極層)連接於第2配線、第偶數層之閘極電極層(第2閘極電極層)連接於第1配線之形態。
又，於[步驟-170]中，獲得圖11A、圖11B及圖11C所示之結構後，亦可於絕緣材料層63、通道結構部25之延伸部2021 、2022 、絕緣材料層62、通道結構部25之延伸部2011 、2012 形成貫通孔，於貫通孔內嵌埋導電材料，藉此，形成源極/汲極區域31、32。
再者，本發明亦可採取如下之構成。 [A01]《半導體裝置》 一種半導體裝置，其於基體上具有通道形成區域層及閘極電極層交替地積層而成之積層結構體，且 積層結構體之最下層由第1層之閘極電極層佔據， 積層結構體之最上層由第N層(其中，N≧3)之閘極電極層佔據， 各閘極電極層具有第1端面、第2端面、第3端面及第4端面， 第1端面與第3端面對向，第2端面與第4端面對向， 第奇數層之閘極電極層之第1端面連接於第1接觸部， 第偶數層之閘極電極層之第3端面連接於第2接觸部。 [A02]如[A01]之半導體裝置，其中通道形成區域層包括包含奈米層片結構或奈米線結構之通道結構部。 [A03]如[A01]或[A02]之半導體裝置，其中各通道形成區域層具有與閘極電極層之第1端面相鄰之第1端面、與閘極電極層之第2端面相鄰之第2端面、與閘極電極層之第3端面相鄰之第3端面、及與閘極電極層之第4端面相鄰之第4端面，且 各通道形成區域層之第2端面中之通道結構部連接於通道形成區域層所共通之一源極/汲極區域， 各通道形成區域層之第4端面中之通道結構部連接於通道形成區域層所共通之另一源極/汲極區域。 [A04]如[A03]之半導體裝置，其中各閘極電極層之第2端面隔著第1絕緣膜與一源極/汲極區域對向， 各閘極電極層之第4端面隔著第2絕緣膜與另一源極/汲極區域對向。 [A05]如[A01]至[A04]中任一項之半導體裝置，其中第奇數層之閘極電極層之第3端面、第偶數層之閘極電極層之第1端面、及各通道形成區域層之第1端面及第3端面由絕緣材料層覆蓋。 [A06]如[A01]至[A05]中任一項之半導體裝置，其中第奇數層之閘極電極層之第1端面自通道形成區域層之第1端面突出， 第偶數層之閘極電極層之第3端面自通道形成區域層之第3端面突出。 [A07]如[A01]至[A06]中任一項之半導體裝置，其中第1接觸部及第2接觸部中之任一者連接於第1配線，另一者連接於第2配線。
11‧‧‧閘極電極層之端面 12‧‧‧閘極電極層之端面 13‧‧‧閘極電極層之端面 14‧‧‧閘極電極層之端面 15‧‧‧自閘極電極層之端面之突出部 16‧‧‧自閘極電極層之端面之突出部 201‧‧‧矽層 202‧‧‧矽層 2011‧‧‧通道形成區域層之延伸部 2012‧‧‧通道形成區域層之延伸部 2021‧‧‧通道形成區域層之延伸部 2022‧‧‧通道形成區域層之延伸部 21‧‧‧通道形成區域層之端面 22‧‧‧通道形成區域層之端面 23‧‧‧通道形成區域層之端面 24‧‧‧通道形成區域層之端面 25‧‧‧通道結構部 26‧‧‧閘極絕緣膜 26A‧‧‧閘極絕緣膜之一部分 26B‧‧‧閘極絕緣膜之殘留部 27‧‧‧絕緣層 28‧‧‧絕緣層 31‧‧‧源極/汲極區域 32‧‧‧源極/汲極區域 41‧‧‧第1接觸部 42‧‧‧第2接觸部 50‧‧‧基體 61‧‧‧絕緣材料層 62‧‧‧絕緣材料層 63‧‧‧絕緣材料層 71‧‧‧遮罩層 81‧‧‧蝕刻用抗蝕層 82‧‧‧抗蝕層 CH1‧‧‧通道形成區域層 CH2‧‧‧通道形成區域層 G1‧‧‧閘極電極層 G2‧‧‧閘極電極層 G3‧‧‧閘極電極層
圖1A、圖1B及圖1C分別係自上方觀察實施例1之半導體裝置之圖、沿著圖1A之箭頭B-B之模式性之剖視圖、及沿著圖1A之箭頭C-C之模式性之剖視圖。 圖2A、圖2B及圖2C分別係用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖3A、圖3B及圖3C分別係繼圖2A、圖2B及圖2C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖4A、圖4B及圖4C分別係繼圖3A、圖3B及圖3C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖5A、圖5B及圖5C分別係繼圖4A、圖4B及圖4C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖6A、圖6B及圖6C分別係繼圖5A、圖5B及圖5C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖7A、圖7B及圖7C分別係繼圖6A、圖6B及圖6C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖8A、圖8B及圖8C分別係繼圖7A、圖7B及圖7C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖9A、圖9B及圖9C分別係繼圖8A、圖8B及圖8C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖10A、圖10B及圖10C分別係繼圖9A、圖9B及圖9C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖11A、圖11B及圖11C分別係繼圖10A、圖10B及圖10C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖12A、圖12B及圖12C分別係繼圖11A、圖11B及圖11C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖13A、圖13B及圖13C分別係繼圖12A、圖12B及圖12C之後用以說明實施例1之半導體裝置之製造方法之基體等之模式性之局部俯視圖、與沿著圖1A之箭頭B-B相同之模式性之局部剖視圖、及與沿著圖1A之箭頭C-C相同之模式性之局部剖視圖。 圖14A、圖14B及圖14C係用以說明實施例2之半導體裝置之製造方法之基體等之模式性之局部剖視圖。 圖15A、圖15B及圖15C分別係繼圖14A、圖14B及圖14C之後用以說明實施例2之半導體裝置之製造方法之基體等之模式性之局部剖視圖。 圖16A、圖16B及圖16C分別係繼圖15A、圖15B及圖15C之後用以說明實施例2之半導體裝置之製造方法之基體等之模式性之局部剖視圖。 圖17A、圖17B及圖17C分別係繼圖16A、圖16B及圖16C之後用以說明實施例2之半導體裝置之製造方法之基體等之模式性之局部剖視圖。 圖18A、圖18B及圖18C分別係繼圖17A、圖17B及圖17C之後用以說明實施例2之半導體裝置之製造方法之基體等之模式性之局部剖視圖。 圖19A、圖19B及圖19C分別係繼圖18A、圖18B及圖18C之後用以說明實施例2之半導體裝置之製造方法之基體等之模式性之局部剖視圖。 圖20係用以說明藉由對通道形成區域施加反偏壓而能夠根據半導體裝置之動作謀求性能之提高、並且能夠達成低漏電流之圖。
11、12、13、14‧‧‧閘極電極層之端面
15‧‧‧來自閘極電極層之端面之突出部
21、22、23、24‧‧‧通道形成區域層之端面
31、32‧‧‧源極/汲極區域
41‧‧‧第1接觸部
42‧‧‧第2接觸部
50‧‧‧基體
63‧‧‧絕緣材料層
CH2‧‧‧通道形成區域層
G3‧‧‧閘極電極層

Claims (11)

  1. 一種半導體裝置，其於基體上具有通道形成區域層及閘極電極層交替地積層而成之積層結構體，且積層結構體之最下層由第1層之閘極電極層佔據，積層結構體之最上層由第N層(其中，N≧3)之閘極電極層佔據，各閘極電極層具有第1端面、第2端面、第3端面及第4端面，第1端面與第3端面對向，第2端面與第4端面對向，第奇數層之閘極電極層之第1端面連接於第1接觸部，第偶數層之閘極電極層之第3端面連接於第2接觸部，各通道形成區域層包括通道結構部，且各通道結構部包括設置於通道結構部之各端之延伸部。
  2. 如請求項1之半導體裝置，其中通道結構部包含奈米層片結構或奈米線結構。
  3. 如請求項1之半導體裝置，其中各通道形成區域層具有與閘極電極層之第1端面相鄰之第1端面、與閘極電極層之第2端面相鄰之第2端面、與閘極電極層之第3端面相鄰之第3端面、及與閘極電極層之第4端面相鄰之第4端面，且各通道形成區域層之第2端面中之通道結構部連接於通道形成區域層所共通之一源極/汲極區域，各通道形成區域層之第4端面中之通道結構部連接於通道形成區域層 所共通之另一源極/汲極區域。
  4. 如請求項3之半導體裝置，其中各閘極電極層之第2端面隔著第1絕緣膜與一源極/汲極區域對向，各閘極電極層之第4端面隔著第2絕緣膜與另一源極/汲極區域對向。
  5. 如請求項1之半導體裝置，其中第奇數層之閘極電極層之第3端面、第偶數層之閘極電極層之第1端面、及各通道形成區域層之第1端面及第3端面由絕緣材料層覆蓋。
  6. 如請求項1之半導體裝置，其中第奇數層之閘極電極層之第1端面自通道形成區域層之第1端面突出，第偶數層之閘極電極層之第3端面自通道形成區域層之第3端面突出。
  7. 如請求項1之半導體裝置，其中第1接觸部及第2接觸部中之任一者連接於第1配線，另一者連接於第2配線。
  8. 如請求項2之半導體裝置，其中奈米線結構之線之兩端具有5nm至10nm之直徑。
  9. 如請求項1之半導體裝置，其中各通道形成區域層與各閘極電極層之間設置有高介電常數材料絕緣膜。
  10. 如請求項4之半導體裝置，其中各通道形成區域層與各閘極電極層之間設置有延伸跨越第1絕緣膜及第2絕緣膜之高介電常數材料絕緣膜。
  11. 如請求項9之半導體裝置，其中高介電常數材料絕緣膜延伸跨越延伸部。
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