KR102663340B1 - 반도체 장치 - Google Patents

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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

반도체 장치는, 기체(50)상에, 채널 형성 영역층(CH1, CH2) 및 게이트 전극층(G1, G2, G3)이 교대로 적층되어 이루어지는 적층 구조체를 가지며, 적층 구조체의 최하층은, 제1층째의 게이트 전극층(G1)이 차지하고 있고, 적층 구조체의 최상층은, 제N층째(단, N≥3)의 게이트 전극층(G3)이 차지하고 있고, 각 게이트 전극층은, 제1의 단면(端面)(11), 제2의 단면(12), 제3의 단면(13) 및 제4의 단면(14)을 갖고 있고, 제1의 단면(11)과 제3의 단면(13)은 대향하고 있고, 제2의 단면(12)과 제4의 단면(14)은 대향하고 있고, 홀수번째의 게이트 전극층(G1, G3)의 제1의 단면(11)은 제1 콘택트부(41)에 접속되어 있고, 짝수번째의 게이트 전극층(G2)의 제3의 단면(13)은 제2 콘택트부(42)에 접속되어 있다.

Description

반도체 장치
본 개시는, 반도체 장치에 관한 것으로, 구체적으로는, 나노 와이어 구조 또는 나노 시트 구조를 갖는 전계효과 트랜지스터에 관한 것이다.
2012년 이후의 선단(先端) MOS 트랜지스터의 스케일링 동향에 관해서는, 20㎚ 세대까지는, 벌크·플레이터 구조의 MOSFET가 주류였지만, 14㎚ 세대 이후에서는, Fin 구조를 갖는 FET(편의상, 「Fin·FET」라고 부른다) 또는 FD-SOI(Fully Depleted-Silicon On Insulator) 구조를 갖는 FET(편의상, 「FD-SOI·FET」라고 부른다)가 전면적으로 채용되는 동향으로 되어 있다. 그런데, 게이트 길이의 스케일링과 밀접한 관계에 있는 실리콘층의 두께, 즉, Fin·FET에서 Fin 구조의 두께, FD-SOI·FET에서의 실리콘층의 두께는, FET의 축소화에 있어서 중요한 요소가 되는데, 실리콘층의 두께는 5㎚가 한계라고 생각되고 있다.
이와 같은 FET의 채널 형성 영역을 구성하는 실리콘층의 두께의 한계를 타파하기 위한 기술로서, 나노 와이어 구조를 갖는 FET(편의상, 「나노 와이어·FET」라고 부른다)를 들 수 있다(예를 들면, 일본 특개2015-195405호 공보 참조).
그런데, 채널 형성 영역에 백 바이어스를 가함으로써, 트랜지스터의 동작에 맞추어서 성능의 향상을 도모할 수 있음과 함께, 저(低)리크 전류를 달성할 수 있다. 구체적으로는, 예를 들면, 채널 형성 영역을 끼우고 있는 일방의 게이트 전극에 +Vdd를 인가하고, 채널 형성 영역을 끼우고 있는 타방의 게이트 전극에 +Vdd를 인가함으로써, 트랜지스터의 구동 능력의 향상을 도모할 수 있다. 또한, 예를 들면, 채널 형성 영역을 끼우고 있는 일방의 게이트 전극에 0볼트를 인가하고, 채널 형성 영역을 끼우고 있는 타방의 게이트 전극에 -Vdd를 인가함으로써, 트랜지스터가 오프인 상태에서의 리크 전류의 저감을 도모할 수 있다.
일본 특개2015-195405호 공보
그렇지만, 상기한 특허 공개 공보에 개시된 나노 와이어·FET에서는, 나노 와이어로 이루어지는 채널 형성 영역의 주위를 게이트 전극이 둘러싸고 있기 때문에, 채널 형성 영역에 백 바이어스를 가할 수가 없다. 즉, 상기한 특허 공개 공보에 개시된 나노 와이어·FET에서는, 트랜지스터의 동작에 맞춘 성능의 향상을 도모하면서, 저리크 전류를 달성할 수가 없다.
따라서 본 개시의 목적은, 트랜지스터의 동작에 맞춘 성능의 향상을 도모하면서, 저리크 전류를 달성할 수 있는 반도체 장치를 제공하는 것에 있다.
상기한 목적을 달성하기 위한 본 개시의 반도체 장치는,
기체(基體)상에, 채널 형성 영역층 및 게이트 전극층이 교대로 적층되어 이루어지는 적층 구조체를 가지며,
적층 구조체의 최하층은, 제1층째의 게이트 전극층이 차지하고 있고,
적층 구조체의 최상층은, 제N층째(단, N≥3)의 게이트 전극층이 차지하고 있고,
각 게이트 전극층은, 제1의 단면(端面), 제2의 단면, 제3의 단면 및 제4의 단면을 갖고 있고,
제1의 단면과 제3의 단면은 대향하고 있고, 제2의 단면과 제4의 단면은 대향하고 있고,
홀수번째의 게이트 전극층의 제1의 단면은, 제1 콘택트부에 접속되어 있고,
짝수번째의 게이트 전극층의 제3의 단면은, 제2 콘택트부에 접속되어 있다.
도 1A, 도 1B 및 도 1C는, 각각, 실시례 1의 반도체 장치를 상방에서 바라본 도면, 도 1A의 화살표(B-B)에 따른 모식적인 단면도, 및, 도 1A의 화살표(C-C)에 따른 모식적인 단면도.
도 2A, 도 2B 및 도 2C는, 각각, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 3A, 도 3B 및 도 3C는, 각각, 도 2A, 도 2B 및 도 2C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 4A, 도 4B 및 도 4C는, 각각, 도 3A, 도 3B 및 도 3C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 5A, 도 5B 및 도 5C는, 각각, 도 4A, 도 4B 및 도 4C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 6A, 도 6B 및 도 6C는, 각각, 도 5A, 도 5B 및 도 5C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 7A, 도 7B 및 도 7C는, 각각, 도 6A, 도 6B 및 도 6C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 8A, 도 8B 및 도 8C는, 각각, 도 7A, 도 7B 및 도 7C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 9A, 도 9B 및 도 9C는, 각각, 도 8A, 도 8B 및 도 8C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 10A, 도 10B 및 도 10C는, 각각, 도 9A, 도 9B 및 도 9C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 11A, 도 11B 및 도 11C는, 각각, 도 10A, 도 10B 및 도 10C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 12A, 도 12B 및 도 12C는, 각각, 도 11A, 도 11B 및 도 11C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 13A, 도 13B 및 도 13C는, 각각, 도 12A, 도 12B 및 도 12C에 계속된, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 부분 평면도, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도, 및, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도.
도 14A, 도 14B 및 도 14C는, 실시례 2의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 일부 단면도.
도 15A, 도 15B 및 도 15C는, 각각, 도 14A, 도 14B 및 도 14C에 계속된, 실시례 2의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 일부 단면도.
도 16A, 도 16B 및 도 16C는, 각각, 도 15A, 도 15B 및 도 15C에 계속된, 실시례 2의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 일부 단면도.
도 17A, 도 17B 및 도 17C는, 각각, 도 16A, 도 16B 및 도 16C에 계속된, 실시례 2의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 일부 단면도.
도 18A, 도 18B 및 도 18C는, 각각, 도 17A, 도 17B 및 도 17C에 계속된, 실시례 2의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 일부 단면도.
도 19A, 도 19B 및 도 19C는, 각각, 도 18A, 도 18B 및 도 18C에 계속된, 실시례 2의 반도체 장치의 제조 방법을 설명하기 위한 기체 등의 모식적인 일부 단면도.
도 20은, 채널 형성 영역에 백 바이어스를 가함으로써, 반도체 장치의 동작에 맞추어서 성능의 향상을 도모할 수 있음과 함께, 저리크 전류를 달성할 수 있는 것을 설명하기 위한 도면.
이하, 도면을 참조하여, 실시례에 의거하여 본 개시를 설명하는데, 본 개시는 실시례로 한정되는 것이 아니고, 실시례에서의 여러 가지의 수치나 재료는 예시이다. 또한, 설명은, 이하의 순서로 행한다.
1. 본 개시의 반도체 장치, 전반에 관한 설명
2. 실시례 1(본 개시의 반도체 장치)
3.실시례 2(실시례 1의 변형)
4. 기타
<본 개시의 반도체 장치, 전반에 관한 설명>
본 개시의 반도체 장치에서, 채널 형성 영역층은, 나노 와이어 구조 또는 나노 시트 구조로 이루어지는 채널 구조부로 구성되어 있는 형태로 할 수 있다. 구체적으로는, 1층의 채널 형성 영역층을 구성한 채널 구조부는, 1 또는 복수의 나노 와이어 구조 또는 나노 시트 구조로 구성되어 있다. 나노 와이어 구조의 외주부(구체적으로는, 나노 와이어 구조로 구성된 각 채널 형성 영역층의 다음에 기술하는 제1의 단면 및 제3의 단면)는, 절연층으로 덮여 있다. 나노 시트 구조의 사이는 절연층에 의해 매입되어 있다. 1층의 채널 형성 영역층의 폭방향에 따라, 1 또는 복수의 나노 와이어 구조 또는 나노 시트 구조가 병치(竝置)되어 있다.
상기한 바람직한 형태를 포함하는 본 개시의 반도체 장치에서,
각 채널 형성 영역층은, 게이트 전극층의 제1의 단면에 인접한 제1의 단면, 게이트 전극층의 제2의 단면에 인접한 제2의 단면, 게이트 전극층의 제3의 단면에 인접한 제3의 단면, 및, 게이트 전극층의 제4의 단면에 인접한 제4의 단면을 갖고 있고,
각 채널 형성 영역층의 제2의 단면에서의 채널 구조부는, 채널 형성 영역층에 공통의 일방의 소스/드레인 영역에 접속되어 있고,
각 채널 형성 영역층의 제4의 단면에서의 채널 구조부는, 채널 형성 영역층에 공통의 타방의 소스/드레인 영역에 접속되어 있는 형태로 할 수 있다. 그리고, 이 경우,
각 게이트 전극층의 제2의 단면은, 절연 재료층을 통하여 일방의 소스/드레인 영역과 대향하고 있고,
각 게이트 전극층의 제4의 단면은, 절연 재료층을 통하여 타방의 소스/드레인 영역과 대향하고 있는 형태로 할 수 있다.
나아가서는, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시의 반도체 장치에서, 홀수번째의 게이트 전극층의 제3의 단면 및 짝수번째의 게이트 전극층의 제1의 단면은, 절연 재료층에 의해 덮히여 있는 형태로 할 수 있다. 나아가서는, 게이트 전극층의 제2의 단면 및 제4의 단면도, 절연 재료층에 의해 덮히여 있는 형태로 할 수 있다.
나아가서는, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시의 반도체 장치에서,
홀수번째의 게이트 전극층의 제1의 단면은, 채널 형성 영역층의 제1의 단면부터 돌출하여 있고,
짝수번째의 게이트 전극층의 제3의 단면은, 채널 형성 영역층의 제3의 단면부터 돌출하여 있는 형태로 할 수 있다.
나아가서는, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시의 반도체 장치에서, 제1 콘택트부 및 제2 콘택트부의 어느 일방은 제1의 배선(구체적으로는, 예를 들면, 신호선으로서 기능하는 배선. 이하에서도 마찬가지)에 접속되어 있고, 타방은 제2의 배선(구체적으로는, 예를 들면, 리버스·백 바이어스 또는 포워드·백 바이어스라는 백 바이어스를 인가하는 백 바이어스 전위 전원선으로서 기능하는 배선, 또는 또한, 전원선(Vdd)이나 전원선(Vss)으로서 기능하는 배선. 이하에서도 마찬가지)에 접속되어 있는 형태로 할 수 있다.
이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시의 반도체 장치(이하, 『본 개시의 반도체 장치 등』이라고 부른다)에서, 기체로서, 실리콘 반도체 기판이나 SOI(Si On Insulator) 기판, SGOI(SiGe On Insulator) 기판을 들 수 있다. 채널 구조부를 구성하는 재료로서, Si 또는 SiGe, Ge, InGaAs를 들 수 있다. 본 개시의 반도체 장치 등은, n채널형으로 할 수도 있고, p채널형으로 할 수도 있다. n채널형으로 하는 경우, 채널 구조부는 Si로 이루어지고, p채널형으로 하는 경우, 채널 구조부는 SiGe로 이루어지는 형태로 할 수 있다. 본 개시의 반도체 장치 등이, n채널형인지 p채널형인지는, 각각에 최적의 일 함수를 얻는다는 관점에서, 오로지, 게이트 전극층을 구성하는 재료의 선택에 의해 결정된다. 채널 구조부를 Si로 구성하고, 반도체 장치를 n채널형으로 하는 경우, 게이트 전극층을 구성하는 재료로서 TiN, TaN, Al, TiAl, W를 들 수 있다. 한편, 채널 구조부를 SiGe로 구성하고, 반도체 장치를 p채널형으로 하는 경우, 게이트 전극층을 구성하는 재료로서 TiN, W를 들 수 있다. 게이트 절연막을 구성하는 재료로서, SiO2, SiN, SiON을 들 수 있고, 고유전률 재료(이른바 High-k 재료), 예를 들면, HfO2, HfAlON, Y2O3를 들 수도 있다.
나노 와이어 구조에서는, 직경이, 예를 들면, 5㎚ 내지 10㎚인, 예를 들면 Si나 SiGe로 이루어지는 와이어의 양단이, 일방 및 타방의 소스/드레인 영역에 접속되고, 또는 또한, 일방 및 타방의 소스/드레인 영역에 의해 지지되어 있다. 또한, 나노 시트 구조에서는, 폭×두께가, 예를 들면, (10㎚ 내지 50㎚)×(5㎚ 내지 10㎚)의, 예를 들면 Si나 SiGe로 이루어지는 단면(斷面) 형상이 개략 사각형인 재료의 양단이, 일방 및 타방의 소스/드레인 영역에 접속되고, 또는 또한, 일방 및 타방의 소스/드레인 영역에 의해 지지되어 있다. 또한, 나노 와이어 구조가 되는지, 나노 시트 구조가 되는지는, 이들을 구성하는 재료의 두께, 폭에 의존한다. 소스/드레인 영역을 구성하는 재료로서, 예를 들면, 실리콘(Si), SiGe, Ge를 들 수 있다. 또한, 제1 콘택트부, 제2 콘택트부를 구성하는 재료로서, 예를 들면, 실리콘(Si), 알루미늄 또는 알루미늄계 합금(예를 들면, 순(純)알루미늄, Al-Si, Al-Cu, Al-Si-Cu, Al-Ge, Al-Si-Ge), 폴리실리콘, 구리, 구리 합금, 텅스텐, 텅스텐 합금, 티탄, 티탄 합금(TiW, TiNW, TiN, TiAl를 포함한다), WSi2, MoSi2, TaN을 들 수 있다. 나아가서는, 절연 재료층을 구성하는 재료로서, SiO2, NSG(논 도프·실리케이트·글라스), BPSG(붕소·인·실리케이트·글라스), PSG, BSG, AsSG, SbSG, PbSG, SOG(스핀 온 글라스), LTO(Low Temperature Oxide, 저온 CVD-SiO2), 저융점 글라스, 글라스 페이스트 등의 SiOX계 재료(실리콘계 산화막을 구성하는 재료) ; SiN이나 SiON이라는 SiON계 재료를 포함하는 SiN계 재료 ; SiOC ; SiOF ; SiCN을 들 수 있고, 또는 또한, 산화티탄(TiO2), 산화탄탈(Ta2O5), 산화알루미늄(Al2O3), 산화마그네슘(MgO), 산화크롬(CrOX), 산화지르코늄(ZrO2), 산화니오브(Nb2O5), 산화주석(SnO2), 산화바나듐(VOX)이라는 무기 절연 재료를 들 수 있고, 또는 또한, 폴리이미드계 수지, 에폭시계 수지, 아크릴 수지라는 각종 수지나, SiOCH, 유기 SOG, 불소계 수지라는 저유전률 절연 재료(예를 들면, 유전률(k)(=ε/ε0)이 예를 들면 3.5 이하의 재료로서, 구체적으로는, 예를 들면, 탄화불소, 시클로퍼플루오로카본 폴리머, 벤조시클로부텐, 환상(環狀) 불소 수지, 폴리테트라플루오로에틸렌, 어모퍼스테트라플루오로에틸렌, 폴리아릴에테르, 불화아릴에테르, 불화폴리이미드, 어모퍼스카본, 파릴렌(폴리파라크실렌), 불화풀러렌)을 들 수 있고, Silk(The Dow Chemical Co.의 상표이고, 도포형 저유전률 층간 절연막 재료), Flare(Honeywell Electronic Materials Co.의 상표이고, 폴리알릴에테르(PAE)계 재료)를 예시할 수도 있다. 그리고, 이들을, 단독 또는 적절히 조합시켜서 사용할 수 있다. 절연층이나 후술하는 층간 절연층도, 상기한 재료로 구성할 수 있다. 절연 재료층이나 절연층, 층간 절연층은, 각종 CVD법, 각종 도포법, 스퍼터링법이나 진공 증착법을 포함하는 각종 PVD법, 스크린 인쇄법이라는 각종 인쇄법, 도금법, 전착법, 침지법, 졸-겔법 등의 공지의 방법에 의거하여 형성할 수 있다.
또한, SiGe층은, 하층의 Si층의 위에 상층의 SiGe층을 형성하고, 산화처리를 행함으로써, 상층의 SiGe층을 SiO2로 하고, 하층의 Si층을 SiGe층으로 하는 프로세스에 의해 얻을 수도 있다.
실시례 1
실시례 1은, 본 개시의 반도체 장치(전계효과 트랜지스터, 나노 와이어·FET)에 관한 것이다. 실시례 1의 반도체 장치를 상방에서 바라본 도면(모식적인 부분 평면도)을 도 1A에 도시하고, 도 1A의 화살표(B-B)에 따른 모식적인 단면도를 도 1B에 도시하고, 도 1A의 화살표(C-C)에 따른 모식적인 단면도를 도 1C에 도시한다.
실시례 1 또는 후술하는 실시례 2의 반도체 장치는,
기체(50)상에, 채널 형성 영역층(CH1, CH2) 및 게이트 전극층(G1, G2, G3)이 교대로 적층되어 이루어지는 적층 구조체를 가지며,
적층 구조체의 최하층은, 제1층째의 게이트 전극층(G1)이 차지하고 있고,
적층 구조체의 최상층은, 제N층째(단, N≥3)의 게이트 전극층(G3)이 차지하고 있고,
각 게이트 전극층(G1, G2, G3)은, 제1의 단면(11), 제2의 단면(12), 제3의 단면(13) 및 제4의 단면(14)을 갖고 있고,
제1의 단면(11)과 제3의 단면(13)은 대향하고 있고, 제2의 단면(12)과 제4의 단면(14)은 대향하고 있고,
홀수번째의 게이트 전극층(G1, G3)의 제1의 단면(11)은, 제1 콘택트부(41)에 접속되어 있고,
짝수번째의 게이트 전극층(G2)의 제3의 단면(13)은, 제2 콘택트부(42)에 접속되어 있다.
그리고, 실시례 1 또는 후술하는 실시례 2의 반도체 장치에서, 채널 형성 영역층(CH1, CH2)은, 나노 와이어 구조 또는 나노 시트 구조(실시례 1에서는 나노 시트 구조)로 이루어지는 채널 구조부(25)로 구성되어 있다. 구체적으로는, 실시례 1에서는, 1층의 채널 형성 영역층을 구성한 채널 구조부(25)는, 복수(구체적으로는, 2개)의 나노 시트 구조로 구성되어 있고, 이들의 나노 시트 구조의 외주부(구체적으로는, 다음에 기술하는 각 채널 형성 영역층(CH1, CH2)의 제1의 단면(21) 및 제3의 단면(23)은, 절연층(27, 28)으로 덮여 있다. 나노 시트 구조의 사이는, 절연층(27, 28)에 의해 매입되어 있다.
또한, 실시례 1 또는 후술하는 실시례 2의 반도체 장치에서, 각 채널 형성 영역층(CH1, CH2)은, 게이트 전극층(G1, G2, G3)의 제1의 단면(11)에 인접한 제1의 단면(21), 게이트 전극층(G1, G2, G3)의 제2의 단면(12)에 인접한 제2의 단면(22), 게이트 전극층(G1, G2, G3)의 제3의 단면(13)에 인접한 제3의 단면(23), 및, 게이트 전극층(G1, G2, G3)의 제4의 단면(14)에 인접한 제4의 단면(24)을 갖고 있다. 그리고, 각 채널 형성 영역층(CH1, CH2)의 제2의 단면(22)에서의 채널 구조부(25)는 (구체적으로는, 채널 구조부(25)의 연재부(2011, 2012)를 통하여), 채널 형성 영역층(CH1, CH2)에 공통의 일방의 소스/드레인 영역(31)에 접속되어 있고, 각 채널 형성 영역층(CH1, CH2)의 제4의 단면(24)에서의 채널 구조부(25)는 (구체적으로는, 채널 구조부(25)의 연재부(2021, 2022)를 통하여), 채널 형성 영역층(CH1, CH2)에 공통의 타방의 소스/드레인 영역(32)에 접속되어 있다. 나아가서는, 각 게이트 전극층(G1, G2, G3)의 제2의 단면(12)은, 일종의 게이트 사이드 월에 상당하는 절연 재료층(61, 62, 63)을 통하여 일방의 소스/드레인 영역(31)과 대향하고 있고, 각 게이트 전극층(G1, G2, G3)의 제4의 단면(14)은, 일종의 게이트 사이드 월에 상당하는 절연 재료층(61, 62, 63)을 통하여 타방의 소스/드레인 영역(32)과 대향하고 있다.
나아가서는, 홀수번째의 게이트 전극층(G1, G3)의 제3의 단면(13), 짝수번째의 게이트 전극층(G2)의 제1의 단면(11), 및, 각 채널 형성 영역층(CH1, CH2)의 제1의 단면(21) 및 제3의 단면(23)은, 절연 재료층(61, 62, 63) 및 절연층(27, 28)에 의해 덮히여 있다. 나아가서는, 게이트 전극층(G1, G2, G3)의 제2 단면(12) 및 제4의 단면(14)도, 절연 재료층(61, 62, 63)에 의해 덮히여 있다.
여기서, 홀수번째의 게이트 전극층(G1, G3)의 제1의 단면(11)은, 채널 형성 영역층(CH1, CH2)의 제1의 단면(21)부터 돌출하여 있고(돌출부를 참조 번호 15로 나타낸다), 짝수번째의 게이트 전극층(G2)의 제3의 단면(13)은, 채널 형성 영역층(CH1, CH2)의 제3의 단면(23)부터 돌출하여 있다(돌출부를 참조 번호 16로 나타낸다). 제1 콘택트부(41) 및 제2 콘택트부(42)의 어느 일방(41)은 제1의 배선(구체적으로는, 예를 들면, 신호선으로서 기능하는 배선)에 접속되어 있고, 타방(42)은 제2의 배선(구체적으로는, 예를 들면, 백 바이어스 전위 전원선으로서 기능하는 배선)에 접속되어 있다.
기체(50)는 실리콘 반도체 기판으로 이루어지고, 채널 구조부(25)는 실리콘(Si)으로 이루어진다. 실시례 1 또는 후술하는 실시례 2의 반도체 장치의 반도체 장치는 n채널형이다. 게이트 전극층(G1, G2, G3)을 구성하는 재료로서 TiN, TaN, Al, TiAl, W를 들 수 있다. 게이트 절연막(26)은 SiO2나 SiN, SiON, 고유전률 재료(이른바 High-k 재료), 예를 들면, HfO2, HfAlON, Y2O3으로 이루어진다. 소스/드레인 영역(31, 32)은 실리콘으로 이루어진다. 제1 콘택트부(41), 제2 콘택트부(42)는, 예를 들면, TiN, TaN, Al, TiAl, W로 이루어지고, 절연층(27, 28)이나 절연 재료층(61, 62, 63)은 SiO2나 SiN, SiON으로 이루어진다.
이하, 도 2A, 도 2B, 도 2C, 도 3A, 도 3B, 도 3C, 도 4A, 도 4B, 도 4C, 도 5A, 도 5B, 도 5C, 도 6A, 도 6B, 도 6C, 도 7A, 도 7B, 도 7C, 도 8A, 도 8B, 도 8C, 도 9A, 도 9B, 도 9C, 도 10A, 도 10B, 도 10C, 도 11A, 도 11B, 도 11C, 도 12A, 도 12B, 도 12C, 도 13A, 도 13B 및 도 13C를 참조하여, 실시례 1의 반도체 장치의 제조 방법을 설명하는데, 도 2A, 도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A 및 도 13A는, 기체 등의 모식적인 부분 평면도이고, 도 2B, 도 3B, 도 4B, 도 5B, 도 6B, 도 7B, 도 8B, 도 9B, 도 10B, 도 11B, 도 12B 및 도 13B는, 도 1A의 화살표(B-B)에 따른 마찬가지의 모식적인 일부 단면도이고, 도 2C, 도 3C, 도 4C, 도 5C, 도 6C, 도 7C, 도 8C, 도 9C, 도 10C, 도 11C, 도 12C 및 도 13C는, 도 1A의 화살표(C-C)에 따른 마찬가지의 모식적인 일부 단면도이다.
[공정-100]
우선, 실리콘 반도체 기판으로 이루어지는 기체(50)에 도시하지 않은 소자 분리 영역을 형성한다. 그리고, 활성 영역을 형성하여야 할 기체(50)의 영역에, 스퍼터링법, 포토 리소그래피 기술 및 에칭 기술에 의거하여, 게이트 전극층(G1)을 형성한다. 뒤이어, 게이트 전극층(G1)이 제거된 기체(50)의 영역의 위에 절연 재료층(61)을 CVD법에 의거하여 형성하고, 절연 재료층(61)의 평탄화 처리를 행한다. 이렇게 하여, 도 2A, 도 2B 및 도 2C에 도시하는 구조를 얻을 수 있다.
또한, 이하의 실시례 1의 반도체 장치의 제조 방법의 설명에서, 게이트 전극층(G1, G2, G3)이라는 표현을 이용하고 있다. 그런데, [공정-100]∼[공정-180]에서는, 실제로는, 게이트 전극층(G1, G2, G3)으로서 기능하기 전의 도전 재료층이 형성되고, 이들의 도전 재료층은 「게이트 전극 구성층」이라고 불러야 할 층이지만, 설명의 간소화 때문에, 게이트 전극층(G1, G2, G3)이라는 표현을 이용하는 것으로 한다.
[공정-110]
다음에, 스마트 커트법에 의거하여, 게이트 전극층(G1) 및 절연 재료층(61)의 위에, 미리 하방 게이트 절연막(26)이 형성된 실리콘층(201)을 마련한다. 이렇게 하여, 도 3A, 도 3B 및 도 3C에 도시하는 구조를 얻을 수 있다.
[공정-120]
그 후, 채널 형성 영역층(CH1)을 얻기 위해, 실리콘층(201)에 채널 구조부(25) 및 절연층(27)을 형성한다. 구체적으로는, 실리콘층(201)의 불필요한 영역을 포토 리소그래피 기술 및 에칭 기술에 의거하여 제거하고, 노출한 면에 절연층(27)을 CVD법에 의거하여 형성하고, 절연층(27)의 평탄화 처리를 행한다. 이렇게 하여, 도 4A, 도 4B 및 도 4C에 도시하는 구조를 얻을 수 있다. 또한, 나노 시트 구조와 나노 시트 구조의 사이에 위치하는 실리콘층(201)도 제거되어 있고, 이 실리콘층(201)이 제거된 영역에도 절연층(27)이 매입되어 있다. 절연층(27)이 매입된 영역의 양측에 위치하는 실리콘층(201)이 채널 형성 영역층(CH1)(채널 구조부(25))에 상당한다.
[공정-130]
뒤이어, 스퍼터링법, 포토 리소그래피 기술 및 에칭 기술에 의거하여, 채널 형성 영역층(CH1)의 위를 포함하는 전면(全面)에 상방 게이트 절연막(26)을 형성하고(도 5A, 도 5B 및 도 5C 참조), 또한, 그 위에 게이트 전극층(G2)을 형성한다. 그리고, 게이트 전극층(G2)이 제거된 영역의 위에 절연 재료층(62)을 CVD법에 의거하여 형성하고, 절연 재료층(62)의 평탄화 처리를 행한다. 이렇게 하여, 도 6A, 도 6B 및 도 6C에 도시하는 구조를 얻을 수 있다.
[공정-140]
다음에, 스마트 커트법에 의거하여, 게이트 전극층(G2) 및 절연 재료층(62)의 위에, 미리 하방 게이트 절연막(26)이 형성된 실리콘층(202)을 마련한다. 이렇게 하여, 도 7A, 도 7B 및 도 7C에 도시하는 구조를 얻을 수 있다.
[공정-150]
그 후, 채널 형성 영역층(CH2)을 얻기 위해, 실리콘층(202)에 채널 구조부(25) 및 절연층(28)을 형성한다. 구체적으로는, 실리콘층(202)의 불필요한 영역을 포토 리소그래피 기술 및 에칭 기술에 의거하여 제거하고, 노출한 면에 절연층(28)을 CVD법에 의거하여 형성하고, 절연층(28)의 평탄화 처리를 행한다. 이렇게 하여, 도 8A, 도 8B 및 도 8C에 도시하는 구조를 얻을 수 있다. 또한, 나노 시트 구조와 나노 시트 구조의 사이에 위치하는 실리콘층(202)도 제거되어 있고, 이 실리콘층(202)이 제거된 영역에도 절연층(28)이 매입되어 있다. 절연층(28)이 매입된 영역의 양측에 위치하는 실리콘층(202)이 채널 형성 영역층(CH2)(채널 구조부(25))에 상당한다.
[공정-160]
뒤이어, 스퍼터링법, 포토 리소그래피 기술 및 에칭 기술에 의거하여, 채널 형성 영역층(CH2)의 위를 포함하는 전면에 상방 게이트 절연막(26)을 형성하고(도 9A, 도 9B 및 도 9C 참조), 또한, 그 위에 게이트 전극층(G3)을 형성한다. 그리고, 게이트 전극층(G3)이 제거된 영역의 위에 절연 재료층(63)을 CVD법에 의거하여 형성하고, 절연 재료층(63)의 평탄화 처리를 행한다. 이렇게 하여, 도 10A, 도 10B 및 도 10C에 도시하는 구조를 얻을 수 있다.
[공정-170]
다음에, 소스/드레인 영역(31, 32)을 형성한다. 구체적으로는, 소망하는 영역을 덮도록 게이트 전극층(G3) 등의 위에 에칭용 레지스트층을 형성한다. 그리고, 이 에칭용 레지스트층을 에칭용 마스크로 하여, 절연 재료층(63), 실리콘층(202), 절연 재료층(62), 실리콘층(201) 및 절연 재료층(61)을 에칭 한 후, 에칭용 레지스트층을 제거한다. 이렇게 하여, 도 11A, 도 11B 및 도 11C에 도시하는 구조를 얻을 수 있다. 각 채널 형성 영역층(CH1, CH2)의 제2의 단면(22)에서는, 채널 구조부(25)의 연재부(2011, 2012)가 남아 있고, 각 채널 형성 영역층(CH1, CH2)의 제4의 단면(24)에서는, 채널 구조부(25)의 연재부(2021, 2022)가 남아 있다. 그리고, 소스/드레인 영역(31, 32)을 형성하여야 할 기체(50)의 영역을 둘러싸도록 마스크층(71)을 형성하고, 노출한 기체(50)의 위에, 에피택셜 성장법에 의거하여, 실리콘으로 이루어지는 소스/드레인 영역(31, 32)을 형성한다. 이렇게 하여, 도 12A, 도 12B 및 도 12C에 도시하는 구조를 얻을 수 있다.
[공정-180]
뒤이어, 마스크층(71)을 제거하고, 홀수번째의 게이트 전극층(G1, G3)의 제1의 단면(11)에 접속된 제1 콘택트부(41), 및, 짝수번째의 게이트 전극층(G2)의 제3의 단면(13)에 접속된 제2 콘택트부(42)를, 주지의 방법에 의거하여 형성한다. 이렇게 하여, 도 13A, 도 13B 및 도 13C, 및, 도 1A, 도 1B 및 도 1C에 도시하는 구조를 얻을 수 있다.
[공정-190]
다음에, 전면에 층간 절연층(도시 생략)을 형성하고, 제1 콘택트부(41), 제2 콘택트부(42), 소스/드레인 영역(31, 32)의 상방에 위치하는 층간 절연층에 개구부를 형성하고, 개구부 내로부터 층간 절연층상에 걸쳐서, 소스/드레인 영역(31, 32)에 접속된 접속 구멍 및 배선, 및, 제1 콘택트부(41), 제2 콘택트부(42)에 접속된 접속 구멍 및 제1의 배선, 제2의 배선을 형성하면 좋다.
실시례 1의 반도체 장치에서는, 채널 형성 영역층 및 게이트 전극층이 교대로 적층되어 이루어지는 적층 구조체를 가지며, 홀수번째의 게이트 전극층의 제1의 단면은 제1 콘택트부에 접속되어 있고, 짝수번째의 게이트 전극층의 제3의 단면은 제2 콘택트부에 접속되어 있기 때문에, 홀수번째의 게이트 전극층과 짝수번째의 게이트 전극층에 다른 전압을 인가할 수 있는 결과, 즉, 게이트 전위와는 다른 백 바이어스를 인가할 수 있기 때문에, 반도체 장치의 동작에 맞춘 성능의 향상을 도모하면서, 저리크 전류를 달성할 수 있다. 구체적으로는, 스탠바이 전류를 50% 삭감 가능하고, 최고 주파수가 30% 향상하는 것이 기대된다.
게이트 전극층에 인가하는 전위(Vgs)와, 채널 형성 영역층을 흐르는 전류(Ids)와의 관계를, 모식적으로 도 20에 도시한다. 예를 들면, 제1 콘택트부(41)가 제1의 배선(구체적으로는, 예를 들면, 신호선으로서 기능하는 배선)에 접속되어 있고, 제2 콘택트부(42)가 제2의 배선(구체적으로는, 예를 들면, 백 바이어스 전위 전원선으로서 기능하는 배선)에 접속되어 있다고 하고, 제1의 배선에 0볼트 내지 Vdd볼트, 제2의 배선에도 Vdd볼트 고정(또는, 예를 들면, 2Vdd 고정)을 인가한 때의 Vgs-Ids곡선은 「A」에 도시하는 바와 같이 되기 때문에, 반도체 장치의 동작에 맞춘 성능의 향상을 도모할 수 있다. 한편, 제1의 배선에 0볼트 내지 Vdd볼트, 제2의 배선에 -Vdd 고정(또는, 예를 들면, -2Vdd 고정)을 인가한 때의 Vgs-Ids곡선은 「B」에 도시하는 바와 같이 된다. 또한, 종래의 백 바이어스를 인가할 수 없는 구조의 반도체 장치에 있어서 전위(Vgs)와 전류(Ids)와의 관계를 모식적으로 「C」로 도시한다.
통상, 로직 회로의 신호선의 배선 길이는 짧고, 채널 형성 영역층의 상하에, 신호선에 접속된 게이트 전극층을 형성한 경우, 채널 형성 영역층에서 발생한 열의 전달처(傳達先)가 한정되어 버려, 방열 효과가 기대될 수 없다. 한편, 실시례 1의 반도체 장치에서는, 채널 형성 영역층의 상하에 형성된 게이트 전극층의 일방은, 배선 길이가 매우 긴 백 바이어스를 인가하기 위한 배선(제2의 배선)에 접속되어 있다. 그 결과, 채널 형성 영역층에서 발생한 열을 효과적으로 방열(放熱)하는 것이 가능해지고, 결과로서 셀프 히팅 효과가 약하여져서, 성능 열화를 최소로 억제할 수 있다. 셀프 히팅 효과에 의한 열화의 정도는, 다수의 요인으로 결정되기 때문에 한 마디로 구하여지지 않지만, 종래의 반도체 장치에서는, 20% 정도의 성능 열화가 생기는 케이스가 충분히 생각된다. 즉, 실시례 1의 반도체 장치에서는, 20% 정도의 셀프 히팅 효과에 의한 성능 열화를 억제할 수 있는 효과를 얻을 수 있다고 생각된다.
실시례 2
실시례 2는, 실시례 1의 변형이고, 채널 형성 영역층(CH1, CH2)은, 나노 와이어 구조로 이루어지는 채널 구조부(25)로 구성되어 있다. 실시례 2에서는, 1층의 채널 형성 영역층을 구성하는 채널 구조부(25)는, 복수(구체적으로는, 3개)의 나노 와이어 구조로 구성되어 있다.
실시례 2의 반도체 장치의 구성, 구조는, 채널 구조부(25)가 나노 와이어 구조로 이루어지는 점을 제외하고, 실질적으로, 실시례 1의 반도체 장치의 구성, 구조와 마찬가지로 할 수 있기 때문에, 상세한 설명은 생략한다. 또한, 실시례 2의 반도체 장치에서는, 절연층(27, 28)의 형성은 불필요하다.
이하, 도 15A, 도 15B, 도 15C, 도 16A, 도 16B, 도 16C, 도 17A, 도 17B, 도 17C, 도 18A, 도 18B, 도 18C, 도 19A, 도 19B 및 도 19C의 모식적인 일부 단면도를 참조하여, 실시례 2의 반도체 장치의 제조 방법을 설명한다. 또한, 도 15A, 도 16A, 도 17A, 도 18A 및 도 19A는, 도 14C의 화살표(A-A)에 따른 모식적인 일부 단면도이고, 도 15B, 도 16B, 도 17B, 도 18B 및 도 19B는, 도 14C의 화살표(B-B)에 따른 모식적인 일부 단면도이고, 도 15C, 도 16C, 도 17C, 도 18C 및 도 19C는, 도 14A의 화살표(C-C) 및 도 14B의 화살표(C-C)에 따른 모식적인 일부 단면도이다.
[공정-200]
우선, 실시례 1의 [공정-100] 및 [공정-110]와 같은 공정을 실행한다.
[공정-210]
뒤이어, 채널 형성 영역층(CH1)을 얻기 위해, 채널 형성 영역층(CH1)의 양단부를 덮고, 채널 형성 영역층(CH1)에서 나노 와이어 구조를 형성하여야 할 실리콘층(201)의 부분을 덮는 에칭용 레지스트층(81)을 마련한다(도 14A, 도 14B 및 도 14C 참조). 그리고, 이 에칭용 레지스트층(81)을 에칭용 마스크로 하여 실리콘층(201)을 에칭 한 후(도 15A, 도 15B 및 도 15C 참조), 에칭용 레지스트층(81)을 제거한다(도 16A, 도 16B 및 도 16C 참조). 이렇게 하여, 절연 재료층(61)의 위에, 소스/드레인 영역을 형성하여야 할 영역에 위치하는 실리콘층(201)을 얻을 수 있고, 게이트 전극층(G1)의 위에, 나노 와이어 구조를 형성하기 위한 실리콘층(201)을 얻을 수 있다.
[공정-220]
뒤이어, 나노 와이어 구조의 실리콘층(201)에 열산화처리를 행함으로써, 게이트 절연막의 일부(26A)(SiON으로 이루어진다)를 형성한다(도 17A, 도 17B 및 도 17C 참조). 열산화처리를 행함으로써, 나노 와이어 구조의 실리콘층(201)의 단면 형상은 개략 반원형(半圓形)이 된다. 그 후, SiON으로 이루어지는 게이트 절연막의 일부(26A)의 위에, ALD(Atomic Layer Deposition)법에 의거하여, HfO2로 이루어지는 게이트 절연막의 잔부(26B)를 형성한다(도 18A, 도 18B 및 도 18C 참조). 이렇게 하여, 제1층째의 나노 와이어 구조를 얻을 수 있다.
[공정-230]
그 후, 활성 영역을 형성하여야 할 기체(50)의 영역에, 스퍼터링법, 포토 리소그래피 기술 및 에칭 기술에 의거하여, 게이트 전극층(G2)을 형성한다. 뒤이어, 게이트 전극층(G2)이 제거된 영역의 위에 절연 재료층(62)을 CVD법에 의거하여 형성하고, 절연 재료층(62)의 평탄화 처리를 행한다. 이렇게 하여, 도 19A, 도 19B 및 도 19C에 도시하는 구조를 얻을 수 있다. 또한, 이후의 [공정-240]부터 [공정-260]의 도시는 생략하였다.
[공정-240]
다음에, 스마트 커트법에 의거하여, 게이트 전극층(G2) 및 절연 재료층(62)의 위에, 미리 하방 게이트 절연막(26)이 형성된 실리콘층(202)을 마련한다. 그리고, [공정-210]∼[공정-230]를 실행함으로써, 제2층째의 나노 와이어 구조를 얻을 수 있다.
[공정-250]
그 후, 활성 영역을 형성하여야 할 기체(50)의 영역에, 스퍼터링법, 포토 리소그래피 기술 및 에칭 기술에 의거하여, 게이트 전극층(G3)을 형성한다. 뒤이어, 게이트 전극층(G3)이 제거된 영역의 위에 절연 재료층(63)을 CVD법에 의거하여 형성하고, 절연 재료층(63)의 평탄화 처리를 행한다.
[공정-260]
그 후, 실시례 1의 [공정-170]∼[공정-190]와 같은 공정을 실행함으로써, 실시례 2의 반도체 장치를 얻을 수 있다.
이상, 본 개시를 바람직한 실시례에 의거하여 설명하였는데, 실시례에서의 설명한 반도체 장치의 구성, 구조, 반도체 장치를 구성하는 재료, 반도체 장치의 제조 방법은 예시이고, 적절히, 변경할 수 있다. 또한, 실시례에서의 반도체 장치의 제조 방법에서의 공정 순서는, 소망에 응하여, 적절히, 변경할 수 있다. 실시례에서는, 채널 구조부를 오로지 나노 시트 구조에 의거하여 설명하였는데, 나노 와이어 구조로 할 수도 있다. 또한, 실시례 1에서는, 반도체 장치를 n채널형으로 하였지만, p채널형으로 하여도 좋고, 이 경우, 반도체 장치를 구성하는 재료를, 적절히, 변경하면 좋다. 기체로서, 실리콘 반도체 기판 대신에 SOI기판을 사용할 수도 있다. 실시례에서는, 2층의 채널 형성 영역층 및 3층의 게이트 전극층이 교대로 적층되어 이루어지는 적층 구조체를 설명하였는데, 적층 구조체는 이와 같은 구조로 한정되는 것이 아니고, (N-1)층(단, N=3, 4, 5 …)의 채널 형성 영역층 및 N층의 게이트 전극층이 교대로 적층되어 이루어지는 구성으로 할 수 있다. 제2의 배선은, 반도체 장치마다 마련되어 있어도 좋고, 복수의 반도체 장치마다 마련되어 있어도 좋다. 즉, 제2의 배선을 복수의 반도체 장치에서 공통화하여도 좋다. 이와 같은 구조로 함으로써, 방열 면적을 확대할 수 있고, 제2의 배선에 의한 방열을 한층 높일 수 있는 결과, 셀프 히팅 효과의 더한층의 억제를 도모할 수 있다.
실시례에서는, 홀수번째의 게이트 전극층(제1 게이트 전극층)이 제1의 배선에 접속되고, 짝수번째의 게이트 전극층(제2 게이트 전극층)이 제2의 배선에 접속되는 형태로 하였지만, 이것과는 역으로, 홀수번째의 게이트 전극층(제1 게이트 전극층)이 제2의 배선에 접속되고, 짝수번째의 게이트 전극층(제2 게이트 전극층)이 제1의 배선에 접속되는 형태로 할 수도 있다.
또한, [공정-170]에서, 도 11A, 도 11B 및 도 11C에 도시하는 구조를 얻은 후, 절연 재료층(63), 채널 구조부(25)의 연재부(2021, 2022), 절연 재료층(62), 채널 구조부(25)의 연재부(2011, 2012)에 관통구멍을 형성하고, 관통구멍 내에 도전 재료를 매입함으로써, 소스/드레인 영역(31, 32)을 형성하여도 좋다.
또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.
[A01] ≪반도체 장치≫
기체상에, 채널 형성 영역층 및 게이트 전극층이 교대로 적층되어 이루어지는 적층 구조체를 가지며,
적층 구조체의 최하층은, 제1층째의 게이트 전극층이 차지하고 있고,
적층 구조체의 최상층은, 제N층째(단, N≥3)의 게이트 전극층이 차지하고 있고,
각 게이트 전극층은, 제1의 단면, 제2의 단면, 제3의 단면 및 제4의 단면을 갖고 있고,
제1의 단면과 제3의 단면은 대향하고 있고, 제2의 단면과 제4의 단면은 대향하고 있고,
홀수번째의 게이트 전극층의 제1의 단면은, 제1 콘택트부에 접속되어 있고,
짝수번째의 게이트 전극층의 제3의 단면은, 제2 콘택트부에 접속되어 있는 반도체 장치.
[A02] 채널 형성 영역층은, 나노 시트 구조 또는 나노 와이어 구조로 이루어지는 채널 구조부로 구성되어 있는 [A01]에 기재된 반도체 장치.
[A03] 각 채널 형성 영역층은, 게이트 전극층의 제1의 단면에 인접한 제1의 단면, 게이트 전극층의 제2의 단면에 인접한 제2의 단면, 게이트 전극층의 제3의 단면에 인접한 제3의 단면, 및, 게이트 전극층의 제4의 단면에 인접한 제4의 단면을 갖고 있고,
각 채널 형성 영역층의 제2의 단면에서의 채널 구조부는, 채널 형성 영역층에 공통의 일방의 소스/드레인 영역에 접속되어 있고,
각 채널 형성 영역층의 제4의 단면에서의 채널 구조부는, 채널 형성 영역층에 공통의 타방의 소스/드레인 영역에 접속되어 있는 [A01] 또는 [A02]에 기재된 반도체 장치.
[A04] 각 게이트 전극층의 제2의 단면은, 제1의 절연막을 통하여 일방의 소스/드레인 영역과 대향하고 있고,
각 게이트 전극층의 제4의 단면은, 제2의 절연막을 통하여 타방의 소스/드레인 영역과 대향하고 있는 [A03]에 기재된 반도체 장치.
[A05] 홀수번째의 게이트 전극층의 제3의 단면, 짝수번째의 게이트 전극층의 제1의 단면, 및, 각 채널 형성 영역층의 제1의 단면 및 제3의 단면은, 절연 재료층에 의해 덮히여 있는 [A01] 내지 [A04]의 어느 한 항에 기재된 반도체 장치.
[A06] 홀수번째의 게이트 전극층의 제1의 단면은, 채널 형성 영역층의 제1의 단면부터 돌출하여 있고,
짝수번째의 게이트 전극층의 제3의 단면은, 채널 형성 영역층의 제3의 단면부터 돌출하여 있는 [A01] 내지 [A05]의 어느 한 항에 기재된 반도체 장치.
[A07] 제1 콘택트부 및 제2 콘택트부의 어느 일방은 제1의 배선에 접속되어 있고, 타방은 제2의 배선에 접속되어 있는 [A01] 내지 [A06]의 어느 한 항에 기재된 반도체 장치.
11, 12, 13, 14 : 게이트 전극층의 단면
15, 16 : 게이트 전극층의 단면부터의 돌출부
201, 202 : 실리콘층
2011, 2012, 2021, 2022 : 채널 형성 영역층의 연재부
21, 22, 23, 24 : 채널 형성 영역층의 단면
25 : 채널 구조부
26 : 게이트 절연막
26A : 게이트 절연막의 일부
27, 28 : 절연층
31, 32 : 소스/드레인 영역
41 : 제1 콘택트부
42 : 제2 콘택트부
50 : 기체
61, 62, 63 : 절연 재료층
71 : 마스크층
81 : 에칭용 레지스트층
82 : 레지스트층
CH1, CH2 : 채널 형성 영역층
G1, G2, G3 : 게이트 전극층

Claims (11)

  1. 기체(基體)상에, 채널 형성 영역층 및 게이트 전극층이 교대로 적층되어 이루어지는 적층 구조체를 가지며,
    상기 적층 구조체의 최하층은, 제1층째의 게이트 전극층이 차지하고 있고,
    상기 적층 구조체의 최상층은, 제N층째(단, N≥3)의 게이트 전극층이 차지하고 있고,
    각각의 상기 게이트 전극층은, 제1의 단면, 제2의 단면, 제3의 단면 및 제4의 단면을 갖고 있고,
    상기 제1의 단면과 상기 제3의 단면은 대향하고 있고, 상기 제2의 단면과 상기 제4의 단면은 대향하고 있고,
    홀수번째의 상기 게이트 전극층의 상기 제1의 단면은, 제1 콘택트부에 접속되어 있고,
    짝수번째의 상기 게이트 전극층의 상기 제3의 단면은, 제2 콘택트부에 접속되어 있고,
    각각의 상기 채널 형성 영역층은 채널 구조부를 포함하고, 각각의 상기 채널 구조부가 상기 채널 구조부의 각각의 단(end) 상에 제공된 연장부를 포함하고,
    상기 제1 콘택트부 및 상기 제2 콘택트부의 어느 일방은 제1의 배선에 접속되어 있고, 타방은 제2의 배선에 접속되어 있고,
    상기 제1의 배선은 신호선이고, 상기 제2의 배선은 백 바이어스 전위 전원선이고, 상기 제1의 배선과 상기 제2의 배선에는 서로 다른 전위가 인가되고,
    상기 제2의 배선은 상기 제1의 배선에 비해 배선 길이가 긴 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    각각의 상기 채널 구조부는 나노 시트 구조 또는 나노 와이어 구조를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    각각의 상기 채널 형성 영역층은, 상기 게이트 전극층의 상기 제1의 단면에 인접한 제1의 단면, 상기 게이트 전극층의 상기 제2의 단면에 인접한 제2의 단면, 상기 게이트 전극층의 상기 제3의 단면에 인접한 제3의 단면, 및, 상기 게이트 전극층의 상기 제4의 단면에 인접한 제4의 단면을 갖고 있고,
    각각의 상기 채널 형성 영역층의 상기 제2의 단면에서의 상기 채널 구조부는, 상기 채널 형성 영역층에 공통의 일방의 소스/드레인 영역에 접속되어 있고,
    각각의 상기 채널 형성 영역층의 상기 제4의 단면에서의 상기 채널 구조부는, 상기 채널 형성 영역층에 공통의 타방의 소스/드레인 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    각각의 상기 게이트 전극층의 상기 제2의 단면은, 제1의 절연막을 통하여 상기 일방의 소스/드레인 영역과 대향하고 있고,
    각각의 상기 게이트 전극층의 상기 제4의 단면은, 제2의 절연막을 통하여 상기 타방의 소스/드레인 영역과 대향하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 홀수번째의 게이트 전극층의 상기 제3의 단면, 상기 짝수번째의 게이트 전극층의 상기 제1의 단면, 및, 각각의 상기 채널 형성 영역층의 상기 제1의 단면 및 상기 제3의 단면은, 절연 재료층에 의해 덮히여 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 홀수번째의 게이트 전극층의 상기 제1의 단면은, 상기 채널 형성 영역층의 제1의 단면부터 돌출하여 있고,
    상기 짝수번째의 게이트 전극층의 상기 제3의 단면은, 상기 채널 형성 영역층의 제3의 단면부터 돌출하여 있는 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 제2항에 있어서,
    나노 와이어의 양단은 직경이 5㎚ 내지 10㎚인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    고유전률 재료(High-k 재료) 절연막이 각각의 상기 채널 형성 영역층과 상기 게이트 전극층 사이에 제공되는 것을 특징으로 하는 반도체 장치.
  10. 제4항에 있어서,
    고유전률 재료(High-k 재료) 절연막이 각각의 상기 채널 형성 영역층과 상기 게이트 전극층 사이에 제공되며, 상기 제1의 절연막 및 상기 제2의 절연막을 가로질러 연장하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 고유전률 재료(High-k 재료) 절연막이 상기 연장부를 가로질러 연장하는 것을 특징으로 하는 반도체 장치.
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