CN111656529A - 半导体装置 - Google Patents

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Abstract

这种半导体装置包括堆叠结构，其中沟道形成区层CH1、CH2和栅电极层G1、G2、G3交替地堆叠在基板50上。堆叠结构的最低层由第一层栅电极层G1占据。堆叠结构的最上层由第N(N≥3)层栅电极层G3占据。每个栅电极层包括第一端面11、第二端面12、第三端面13和第四端面14。第一端面11和第三端面13彼此相对。第二端面12和第四端面14彼此相对。奇数栅电极层G1、G3的第一端面11连接到第一接触部41。偶数栅电极层G2的第三端面13连接到第二接触部42。

Description

半导体装置
技术领域
本公开涉及半导体装置，更具体地，涉及具有纳米线或纳米片结构的场效应晶体管。
背景技术
描述了自2012年以来先进MOS晶体管的规模趋势。在20-nm技术时代，体平面MOSFET的使用占主导地位。在14-nm技术时代及之后，趋势将朝着充分利用鳍状结构的FET(为了描述方便而称为“Fin-FET”)或具有完全耗尽的绝缘体上硅的FET(FD-SOI)结构(为了描述方便而称为“FD-SOI-FET”)的方向发展。尽管与栅极长度规模密切相关的硅层的厚度(即，Fin-FET中的鳍状结构的厚度或FD-SOI-FET中的硅层的厚度)是FET小型化中的重要因素，但是认为硅层具有5-nm厚度的技术限制。
具有纳米线结构的FET(为了描述方便而称为“纳米线FET”)可以认为是用于突破如上所述对形成FET的沟道形成区的硅层的厚度的限制的技术(例如，参见日本专利申请公开第2015-195405号)。
顺便提及，向沟道形成区施加反偏压使得能够根据晶体管的操作改善性能，从而减小漏电流。具体地，在一个示例中，将+Vdd施加到夹持沟道形成区的栅极电极中的一个，并且将+Vdd施加到夹持沟道形成区的栅极电极中的另一个，使得可以改善晶体管驱动能力。另外，在一个示例中，向夹着沟道形成区的栅极电极中的一个施加0伏，并且向夹着沟道形成区的栅极电极中的另一个施加-Vdd，使得可以在晶体管的截止状态下减小漏电流。
引用列表
专利文献
专利文献1：日本专利申请公开第2015-195405号
发明内容
本发明要解决的问题
然而，因为栅极电极围绕纳米线结构的沟道形成区的外围，所述在上述专利文献1中公开的纳米线FET未能对沟道形成区施加反偏压。换言之，上述专利文献1中公开的纳米线FET不能在根据晶体管的操作改善性能的同时减小漏电流。
因此，本公开旨在提供一种能够在根据晶体管的操作改善性能的同时减小漏电流的半导体装置。
问题的解决方案
用于实现上述目的的本公开的半导体装置包括：
堆叠结构，其具有在基板上交替地布置在彼此顶部上的沟道形成区层和栅极电极层，
其中堆叠结构的最低层形成有栅电极层的第一层，
堆叠结构的最上层形成有栅电极层的第N(N≥3)层，
每个栅电极层具有第一端面、第二端面、与第一端面相对的第三端面、以及与第二端面相对的第四端面，
栅电极层的奇数层的第一端面连接到第一接触部，以及
栅电极层的偶数层的第三端面连接到第二接触部。
附图说明
[图1]图1A、图1B和图1C分别是当从第一实施例的半导体装置上方观察时的示图、沿着图1A中的箭头B-B截取的示意性横截面图和沿着图1A中的箭头C-C截取的示意性横截面图。
[图2]图2A、图2B和图2C是用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图3]图3A、图3B和图3C分别是图2A、图2B和图2C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图4]图4A、图4B和图4C分别是图3A、图3B和图3C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图5]图5A、图5B和图5C分别是图4A、图4B和图4C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图6]图6A、图6B和图6C分别是图5A、图5B和图5C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图7]图7A、图7B和图7C分别是图6A、图6B和图6C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图8]图8A、图8B和图8C分别是图7A、图7B和图7C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图9]图9A、图9B和图9C分别是图8A、图8B和图8C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图10]图10A、图10B和图10C分别是图9A、图9B和图9C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图11]图11A、图11B和图11C分别是图10A、图10B和图10C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图12]图12A、图12B和图12C分别是图11A、图11B和图11C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图13]图13A、图13B和图13C分别是图12A、图12B和图12C之后，用于描述制造根据第一实施例的半导体装置的方法，分别是基板等的示意性部分平面图、沿着图1A中的箭头B-B截取的类似的示意性部分横截面图和沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[图14]图14A、图14B和图14C是用于描述制造第二实施例的半导体装置的方法的基板等的示意性部分端示图。
[图15]图15A、图15B和图15C是图14A、图14B和图14C之后，是基板等的示意性部分端示图，分别用于描述制造根据第二实施例的半导体装置的方法。
[图16]图16A、图16B和图16C是图15A、图15B和图15C之后，是基板等的示意性部分端示图，分别用于描述制造根据第二实施例的半导体装置的方法。
[图17]图17A、图17B和图17C是图16A、图16B和图16C之后，是基板等的示意性部分端示图，分别用于描述制造根据第二实施例的半导体装置的方法。
[图18]图18A、图18B和图18C是图17A、图17B和图17C之后，是基板等的示意性部分端图，分别用于描述制造根据第二实施例的半导体装置的方法。
[图19]图19A、图19B和图19C是图18A、图18B和图18C之后，是基板等的示意性部分端示图，分别用于描述制造根据第二实施例的半导体装置的方法。
[图20]图20是说明通过向沟道形成区施加反偏压可以在根据半导体装置的操作改善性能的同时实现漏电流的减小的示图。
具体实施方式
在下文中，将参照附图基于实施例描述本公开，但是本公开不限于实施例，并且实施例中的各种数值和材料用于说明性的目的。注意，本说明将按以下顺序进行。
1.本公开的半导体装置的一般说明
2.第一实施例(本公开的半导体装置)
3.第二实施例(第一实施例的变型)
4.其他
<本公开的半导体装置的一般说明>
在本公开的半导体装置中，沟道形成区层能够包括具有纳米线或纳米片结构的沟道结构部。具体地，形成一个沟道形成区层的沟道结构部包括一个或多个纳米线结构或纳米片结构。用绝缘层覆盖纳米线结构的外围部分(具体地，具有纳米线结构的每个沟道形成区层的下面描述的第一端面和第三端面)。纳米片结构之间的空间填充有绝缘层。一个或多个纳米线结构或纳米片结构沿一个沟道形成区层的宽度方向并列设置。
本公开的半导体装置包括：
每个沟道形成区层具有与栅电极层的第一端面相邻的第一端面；与栅电极层的第二端面相邻的第二端面；与栅电极层的第三端面相邻的第三端面；以及与栅电极层的第四端面相邻的第四端面，
每个沟道形成区层的第二端面具有沟道结构部，沟道结构部连接到沟道形成区层共用的一个源极/漏极区，以及
每个沟道形成区层的第四端面具有沟道结构部，沟道结构部连接到沟道形成区层共用的另一个源极/漏极区分。那么，在这种情况下，
每个栅电极层的第二端面可以经由绝缘材料层与源极/漏极区中的一个相对，以及
每个栅电极层的第四端面可以经由绝缘材料层与源极/漏极区中的另一个相对。
此外，在包括上述各种优选模式的本公开的半导体装置中，栅电极层的奇数层的第三端面和栅电极层的偶数层的第一端面可以用绝缘材料层覆盖。此外，栅电极层的第二端面和第四端面也可以用绝缘材料层覆盖。
此外，在本公开的半导体装置中包括：
在上述各种优选模式中，栅电极层的奇数层的第一端面可以从沟道形成区层的第一端面突出，以及
栅电极层的偶数层的第三端面可以从沟道形成区层的第三端面突出。
此外，在包括上述各种优选模式的本公开的半导体装置中，第一接触部和第二接触部中的一个可以连接到第一布线(具体地，例如，布线用作信号线；同样适用于以下说明)。另一个可以连接到第二布线(具体地，例如，布线用作用于施加诸如反向反偏压或正向反偏压的反偏压电势电源线，或者可替换地，布线用作电源线Vdd或电源线Vss的；同样适用于以下说明)。
在包括上述各种优选实施例的本公开的半导体装置(在下文中，称为“本公开的半导体装置等”)中，基板的示例可以包括硅半导体基板、绝缘体上硅(SOI)基板或绝缘体上硅锗(SGOI)基板。形成沟道结构部的材料的示例可以包括Si、SiGe、Ge和InGaAs。本公开的半导体装置等可以是n沟道型或p沟道型。在采用n沟道型的情况下，沟道结构可以包括Si，而在采用p沟道型的情况下，沟道结构部可以包括SiGe。根据获得每个的最佳功函数的观点，仅通过选择形成栅电极层的材料，来执行关于本公开的半导体装置等是n沟道型还是p沟道型的确定。在使用Si沟道结构部和n沟道半导体装置的情况下，用于形成栅电极层的材料的示例可以包括TiN、TaN、Al、TiAl和W。另一方面，在使用SiGe沟道结构部和p沟道半导体装置的情况下，用于形成栅电极层的材料的示例可以包括TiN和W。形成栅极绝缘膜的材料的示例可以包括SiO2、SiN和SiON，或者可以包括高介电常数材料(所谓的高k材料)，诸如HfO2、HfAlON和Y2O3)。
在纳米线结构中，在一个示例中直径为5nm至10nm并且在一个示例中由包括Si或SiGe构成的布线的两端，由源极/漏极区中的一个和另一个连接，或者通过源极/漏极区中的一个和另一个支撑。此外，在纳米片结构中，在一个示例中由包括Si或SiGe构成的、宽度×厚度为(10nm至50nm)×(5nm至10nm)的、具有基本上矩形的横截面形状的材料的两端，由源极/漏极区中的一个和另一个连接，或者由源极/漏极区中的一个和另一个支撑。此外，取决于形成上述结构的材料的厚度和宽度，确定是使用纳米线结构还是纳米片结构。形成源极/漏极区的材料的示例可以包括硅(Si)、SiGe和Ge。此外，形成第一接触部和第二接触部的材料的示例可以包括硅(Si)、铝或铝基合金(例如，纯铝、Al-Si、Al-Cu、Al-Si-Cu、Al-Ge、Al-Si-Ge)、多晶硅、铜、铜合金、钨、钨合金、钛、钛合金(包括TiW、TiNW、TiN和TiAl)、WSi2、MoSi2和TaN。另外，形成绝缘材料层的材料的示例可以包括基于SiOX的材料(形成基于硅的氧化物膜的材料)；基于SiN的材料，包括基于SiON的材料，诸如SiN和SiON；SiOC；SiOF和SiCN。基于SiOX的材料的示例包括SiO2、未掺杂型硅酸盐玻璃(NSG)、硼磷硅酸盐玻璃(BPSG)、PSG、BSG、AsSG、SbSG、PbSG、旋涂玻璃(SOG)、低温氧化物(LTO、低温CVD-SiO2)、低熔点玻璃和玻璃浆料。可替代地，形成绝缘材料层的材料的示例可以包括无机绝缘材料，诸如氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化镁(MgO)、氧化铬(CrOx)、氧化锆(ZrO2)、氧化铌(Nb2O5)、氧化锡(SnO2)和氧化钒(VOx)。可替代地，形成绝缘材料层的材料的示例可以包括各种树脂，诸如基于聚酰亚胺的树脂、基于环氧的树脂或丙烯酸树脂，以及低介电常数绝缘材料，诸如SiOCH、有机SOG或基于氟的树脂(例如，具有介电常数k(＝ε/ε0)为例如3.5以下的材料，具体地，例如，碳氟化合物、环全氟化碳聚合物、苯并环丁烯、环状氟树脂、聚四氟乙烯、无定形四氟乙烯、聚芳醚、氟化芳基醚、氟化聚酰亚胺、无定形碳、聚对二甲苯(聚对二甲苯)或氟化富勒烯)。可替换地，形成绝缘材料层的材料的示例可以包括Silk(陶氏化学公司(Dow Chemical Co.)的商标，涂覆型低介电常数层间绝缘膜材料)以及Flare(霍尼韦尔电子材料公司(Honeywell Electronic Materials Co.)的商标，聚烯丙醚(PAE)基材料)。此外，这些材料可以单独使用或以其适当组合使用。也可以使用上述材料形成稍后描述的绝缘层和层间绝缘层。可以使用包括各种CVD法、各种涂覆法、各种PVD法(诸如溅射法和真空蒸发法)、各种印刷法(诸如丝网印刷法)、镀覆法、电沉积法、液浸法和溶胶-凝胶法的已知方法形成绝缘材料层、绝缘层和层间绝缘层。
注意，还可以通过在上层放置SiGe层并且在下层放置Si层、并且执行氧化以使得上部SiGe层是SiO2并且下部Si层是SiGe层的工艺，来获得SiGe层。
第一实施例
第一实施例涉及本公开的半导体装置(场效应晶体管，具体为纳米线FET)。图1A是当从半导体装置上方观察时第一实施例的半导体装置的示图(示意性部分平面图)，图1B是沿着图1A中的箭头B-B截取的示意性横截面图，以及图1C是沿图1A中的箭头C-C截取的示意性横截面图。
第一实施例或后面描述第二实施例的半导体装置包括：
堆叠结构，具有在基板50上交替布置在彼此的顶部的沟道形成区层CH1和CH2以及栅电极层G1、G2和G3，
堆叠结构的最低层形成有第一层栅电极层G1，
堆叠结构的最上层形成有第N(N≥3)层栅电极层G3，
栅电极层G1、G2和G3分别具有第一端面11、第二端面12、与第一端面11相对的第三端面13、和与第二端面12相对的第四端面14，
栅电极层的奇数层G1和G3的第一端面11连接到第一接触部41，以及
栅电极层的偶数层G2的第三端面13连接到第二接触部42。
然后，在根据第一实施例或后面描述的第二实施例的半导体装置中，沟道形成区层CH1和CH2均包括具有纳米线结构或纳米片结构(第一实施例中的纳米片结构)的沟道结构部25。具体地，在第一实施例中，形成一个沟道形成区层的沟道结构部25包括多个(具体地，两个)纳米片结构。纳米片结构的外围部分(具体地，下面描述的每个沟道形成区层CH1和CH2的第一端面21和第三端面23)覆盖有绝缘层27和28。纳米片结构之间的空间填充有绝缘层27和28。
此外，第一实施例或后面描述的第二实施例的半导体装置包括沟道形成区层CH1和CH2，每个都具有与栅电极层G1、G2和G3的第一端面11相邻的第一端面21；以及与栅电极层G1、G2和G3的第二端面12相邻的第二端面22；与栅电极层G1、G2和G3的第三端面13相邻的第三端面23；以及与栅电极层G1、G2和G3的第四端面14相邻的第四端面24。每个沟道形成区层CH1和CH2的第二端面22具有沟道结构部25，其连接到(具体地，经由沟道结构部25的延伸部2011和2012)与沟道形成区层CH1和CH2共用的一个源极/漏极区31，沟道形成区层CH1和CH2中的每一个的第四端面24具有沟道结构部25，其连接到(具体地，经由沟道结构部25的延伸部2021和2022)与沟道形成区层CH1和CH2共用的另一个源极/漏极区32。此外，栅电极层G1、G2和G3中的每一个的第二端面12经由对应于一种栅极侧壁的绝缘材料层61、62和63与一个源极/漏极区31相对，栅电极层G1、G2和G3中的每一个的第四端面14经由对应于一种栅极侧壁的绝缘材料层61、62和63与另一个源极/漏极区32相对。
此外，奇数栅电极层G1和G3的第三端面13、偶数栅电极层G2的第一端面11、以及沟道形成区层CH1和CH2的第一端面21和第三端面23覆盖有绝缘材料层61、62和63以及绝缘层27和28。此外，栅电极层G1、G2和G3的第二端面12和第四端面14也覆盖有绝缘材料层61、62和63。
这里，奇数栅电极层G1和G3的第一端面11从沟道形成区层CH1和CH2的第一端面21突出(该部分由突出部15表示)。偶数栅电极层G2的第三端面13从沟道形成区层CH1和CH2的第三端面23突出(该部分由突出部16表示)。第一接触部41和第二接触部42中的一个41连接到第一布线(具体地，例如，用作信号线的布线)。另一个42连接到第二布线(具体地，例如，用作反偏压电势电源线的布线)。
基板50包括硅半导体基板，沟道结构部25包括硅(Si)。根据第一实施例的半导体装置或者根据稍后描述的第二实施例的半导体装置是n沟道型的。形成栅电极层G1、G2和G3的材料的示例可以包括TiN、TaN、Al、TiAl和W。栅极绝缘膜26包括SiO2；SiN；SiON；高介电常数材料(所谓的高k材料)，诸如HfO2、HfAlON、Y2O3。源极/漏极区31和32包括硅。第一接触部41和第二接触部42包括例如TiN、TaN、Al、TiAl和W。绝缘层27、28和绝缘材料层61、62、63包括SiO2、SiN、或SiON。
在下文中，将参照图2A、图2B、图2C、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B和图13C来解释制造根据第一实施例的半导体装置的方法。图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A和图13A是基板等的示意性部分平面图，图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B和图13B是沿着图1A中的箭头B-B截取的类似的示意性部分横截面图，图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C和图13C是沿着图1A中的箭头C-C截取的类似的示意性部分横截面图。
[工艺-100]
在包括硅半导体基板的基板50上，首先形成元件隔离区(未示出)。然后，使用溅射、光刻和蚀刻技术在要形成有源区的基板50的区域中形成栅电极层G1。随后，使用CVD法在基板50的移除栅电极层G1的区域上形成绝缘材料层61，并且平坦化绝缘材料层61。由此，能够得到图2A、图2B、图2C所示的结构。
此外，在以下对制造根据第一实施例的半导体装置的方法的描述中，使用栅电极层G1、G2和G3的术语。然而，在[工艺-100]至[工艺-180]中，实际上，在用作栅电极层G1、G2和G3之前形成导电材料层，并且这些导电材料层也优选地称之为“栅电极形成层”，但是为了描述的简化使用了栅电极层G1、G2和G3的术语。
[工艺-110]
然后，使用智能切割方法在栅电极层G1和绝缘材料层61上设置预先形成有下部栅绝缘膜26的硅层201。由此，能够得到图3A、图3B、图3C所示的结构。
[工艺-120]
随后，在硅层201中形成沟道结构部25和绝缘层27，以获得沟道形成区层CH1。具体地，使用光刻和蚀刻技术移除硅层201不必要的区域，使用CVD方法在暴露表面上形成绝缘层27，并且平坦化绝缘层27。因此，可以获得图4A、图4B和图4C所示的结构。此外，位于纳米片结构之间的硅层201也被去除，并且绝缘层27填充在硅层201被移除的区域中。位于绝缘层27填充区域两侧的硅层201与沟道形成区层CH1(沟道结构部25)对应。
[工艺-130]
随后，使用溅射、光刻和蚀刻技术在包括沟道形成区层CH1的上表面的整个表面上形成上部栅绝缘膜26(参见图5A、图5B、图5C)，并且进一步在其上形成栅电极层G2。随后，使用CVD法在移除栅电极层G2的区域上形成绝缘材料层62，并且平坦化绝缘材料层62。由此，能够得到图6A、图6B、图6C所示的结构。
[工艺-140]
然后，使用智能切割方法在栅电极层G2和绝缘材料层62上提供预先形成有下部栅极绝缘膜26的硅层202。由此，能够得到图7A、图7B、图7C所示的结构。
[工艺-150]
随后，在硅层202中形成沟道结构部25和绝缘层28，以获得沟道形成区层CH2。具体地，使用光刻和蚀刻技术移除硅层202的不需要的区域，使用CVD方法在暴露表面上形成绝缘层28，并且平坦化绝缘层28。由此，能够得到图8A、图8B、图8C所示的结构。此外，位于纳米片结构之间的硅层202也被移除，并且绝缘层28填充在硅层202被移除的区域中。位于绝缘层28填充区域两侧的硅层202与沟道形成区层CH2(沟道结构部25)对应。
[工艺-160]
随后，使用溅射、光刻和蚀刻技术在包括沟道形成区层CH2的上表面的整个表面上形成上部栅绝缘膜26(参见图9A、图9B和图9C)，并且进一步在其上形成栅电极层G3。随后，使用CVD法在移除栅电极层G3的区域上形成绝缘材料层63，并且平坦化绝缘材料层63。由此，能够得到图10A、图10B、图10C所示的结构。
[工艺-170]
随后，形成源极/漏极区31和32。具体地，在栅电极层G3等上形成抗蚀剂层以覆盖期望的区域。然后，以抗蚀剂层作为蚀刻掩模，蚀刻绝缘材料层63、硅层202、绝缘材料层62、硅层201和绝缘材料层61，然后移除抗蚀剂层。由此，能够得到图11A、图11B、图11C所示的结构。沟道结构部25的延伸部2011和2012留在相应沟道形成区层CH1和CH2的第二端面22上。沟道结构部25的延伸部2021和2022留在相应沟道形成区层CH1和CH2的第四端面24上。然后，形成掩模层71以包围基板50的要形成源极/漏极区31和32的区域，并且使用外延生长方法在暴露的基板50上形成含硅的源极/漏极区31和32。由此，能够得到图12A、图12B、图12C所示的结构。
[工艺-180]
随后，移除掩模层71。使用已知方法，形成连接到奇数栅电极层G1和G3的第一端面11的第一接触部41、和连接到偶数栅电极层G2的第三端面13的第二接触部42。由此，能够得到图13A、图13B、图13C以及图1A、图1B、图1C所示的结构。
[工艺-190]
随后，在整个表面上形成层间绝缘层(未示出)。在位于第一接触部41、第二接触部42以及源极/漏极区31和32上方的层间绝缘层中形成开口。连接到源极/漏极区31和32的连接孔和布线、以及连接到第一接触部41和第二接触部42的连接孔、第一布线和第二布线仅需要从开口的内部形成在层间绝缘层上。
根据第一实施例的半导体装置具有沟道形成区层和栅电极层交替堆叠的堆叠结构。奇数栅电极层的第一端面连接第一接触部，偶数栅电极层的第三端面连接第二接触部。由此，能够对奇数栅电极层和偶数栅电极层施加不同的电压，即，能够施加与栅极电势不同的反偏压。这使得可以减小漏电流，同时改善根据半导体装置的操作的性能。具体地，可以期望维持电流(standby current)减少50％，最大频率增加30％。
图20示意性地示出了施加到栅电极层的电势Vgs与流过沟道形成区层的电流Ids之间的关系。在一个示例中，第一接触部41连接到第一布线(具体地，例如，用作信号线的布线)，并且第二接触部42连接到第二布线(具体地，用作反偏压电势电源线的布线)。在一个示例中，将当将0V至VddV施加到第一布线并且将VddV(或者，例如，固定为2Vdd)固定地施加到第二布线时所获得的Vgs-Ids曲线，表示为“A”，其表明可以改善根据半导体装置的操作的性能。另一方面，将当0V至VddV施加到第一布线并且-Vdd(或者，例如，固定为-2Vdd)固定地施加到第二布线时所获得的Vgs-Ids曲线，表示为“B”。此外，在具有未施加反偏压的结构的本技术的半导体装置中，电势Vgs和电流Ids之间的关系被示意性地表示为“C”。
在逻辑电路的信号线的布线长度短、并且在沟道形成区层的上方和下方形成与信号线连接的栅电极层的情况下，沟道形成区层中产生的热量的传送目的地通常受到限制。因此，期望的散热效果无法实现。另一方面，在根据第一实施例的半导体装置中，在沟道形成区层的上方和下方形成的栅电极层中的一个连接到布线，该布线具有非常长的布线长度并且用于施加反偏压(第二布线)。因此，在沟道形成区层中产生的热量能够被有效地耗散，使得削弱自热效应并且使性能劣化最小化。由于自热效应引起的劣化程度取决于许多因素，因此难以无条件地确定。然而，在本技术的半导体装置的情况下，可以充分地想到发生大约20％的性能退化。换言之，在根据第一实施例的半导体装置中，认为可以获得减少的由于自热效应引起的大约20％的性能劣化的效果。
第二实施例
第二实施例是第一实施例的修改，并且沟道形成区层CH1和CH2包括具有纳米线结构的沟道结构部25。在第二实施例中，形成一个沟道形成区层的沟道结构部25包括多个(具体地，三个)纳米线结构。
除了沟道结构部25具有纳米线结构之外，根据第二实施例的半导体装置的配置和结构可以与根据第一实施例的半导体装置的配置和结构基本上类似，因此省略对其详细描述。此外，在根据第二实施例的半导体装置中，不需要形成绝缘层27和28。
在下文中，将参照图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B和图19C来解释制造根据第二实施例的半导体装置的方法，其为示意性部分端示图。注意，图15A、图16A、图17A、图18A和图19A是沿着图14C中的箭头A-A截取的示意性部分端示图，图15B、图16B、图17B、图18B和图19B是沿着图14C中的箭头B-B截取的示意性部分端示图，图15C、图16C、图17C、图18C、图19C是沿着图14A中的箭头C-C和图14B中的箭头C-C截取的示意性部分端示图。
[工艺-200]
首先执行类似于第一实施例的[工艺-100]和[工艺-110]的工艺。
[工艺-210]
随后，提供覆盖沟道形成区层CH1的两端、并覆盖硅层201的将在沟道形成区层CH1中形成纳米线结构的部分的抗蚀剂层81，以获得沟道形成区层CH1(参见图14A、图14B和图14C)。然后，在使用抗蚀剂层81作为蚀刻掩模蚀刻硅层201之后(参见图15A、图15B和图15C)，移除抗蚀剂层81(参见图16A、图16B和图16C)。因此，可以在绝缘材料层61上设置位于要形成源极/漏极区的区域中的硅层201，并且可以在栅电极层G1上形成用于形成纳米线结构的硅层201。
[工艺-220]
随后，通过在具有纳米线结构的硅层201上执行热氧化来形成栅极绝缘膜的部分26A(包括SiON)(参见图17A、图17B、图17C)。热氧化允许具有纳米线结构的硅层201的横截面形状基本上为半圆形。然后，使用原子层沉积(ALD)在包括SiON的栅极绝缘膜的部分26A上形成包括HfO2的栅极绝缘膜的剩余部分26B(参见图18A、图18B、图18C)。由此，可以获得纳米线结构一层。
[工艺-230]
随后，使用溅射、光刻和蚀刻技术在要形成有源区的基板50的区域中形成栅电极层G2。然后，使用CVD技术在栅电极层G2被移除的区域上形成绝缘材料层62，并且平坦化绝缘材料层62。由此，能够得到图19A、图19B、图19C所示的结构。此外，省略以下[工艺-240]至[工艺-260]的说明。
[工艺-240]
然后，使用智能切割方法在栅电极层G2和绝缘材料层62上设置预先形成有下部栅极绝缘膜26的硅层202。然后，通过执行[工艺-210]至[工艺-230]获得纳米线结构的第二层。
[工艺-250]
随后，使用溅射、光刻和蚀刻技术在要形成有源区的基板50的区域中形成栅电极层G3。然后，使用CVD技术在栅电极层G3被移除的区域上形成绝缘材料层63，并且平坦化绝缘材料层63。
[工艺-260]
然后，可以通过执行与第一实施例的[工艺-170]至[工艺-190]类似的工艺来获得第二实施例的半导体装置。
虽然以上基于优选实施例描述了本公开，但是在实施例中描述的半导体装置的配置和结构、形成半导体装置的材料以及制造半导体装置的方法仅仅是示例，并且可以适当地修改。另外，根据实施例的制造半导体装置的方法中的工艺顺序，可以根据需要适当地修改。在实施例中，仅基于具有纳米片结构的沟道结构部进行描述，但是沟道结构部可以是纳米线结构。此外，在第一实施例中，可以使用n沟道半导体装置，也可以使用p沟道半导体装置。在这种情况下，仅需要适当地修改形成半导体装置的材料。可以使用SOI基板代替硅半导体基板作为基板。在实施例中，虽然描述了两个沟道形成区层和三个栅电极层交替堆叠的堆叠结构，但是堆叠结构不限于这样的结构。可以采用这样的结构，其中具有(N-1)层(其中N＝3，4，5，…)的沟道形成区层和N层栅电极层交替堆叠。可以为每个半导体装置设置第二布线，或者可以为多个半导体装置中的每一个设置第二布线。换言之，第二布线可以由多个半导体装置共享。这样的结构使得可以进一步增加散热面积从而进一步通过第二布线增加热耗散，从而降低自热效应。
实施例描述了奇数栅电极层(第一栅电极层)连接到第一布线，偶数栅电极层(第二栅电极层)连接到第二布线。另一方面，可以形成将奇数栅电极层(第一栅电极层)连接到第二布线，并且将偶数栅电极层(第二栅电极层)连接到第一布线的配置。
此外，在[工艺-170]中，在获得图11A、图11B和图11C所示的结构之后，可以在绝缘材料层63、沟道结构部25的延伸部2021和2022、绝缘材料层62以及沟道结构部25的延伸部2011和2012中形成通孔。然后，可以用导电材料填充通孔。由此，能够形成源极/漏极区31和32。
注意，本公开还可以包括以下配置。
[A01]<<半导体装置>>
一种半导体装置，包括：
堆叠结构，具有在基板上交替地布置在彼此的顶部上的沟道形成区层和栅电极层，
其中堆叠结构的最低层形成第一层栅电极层，
堆叠结构的最上层形成第N(N≥3)层栅电极层，
每个栅电极层具有第一端面、第二端面、与第一端面相对的第三端面、以及与第二端面相对的第四端面，
栅电极层的奇数层的第一端面连接到第一接触部，以及
栅电极层的偶数层的第三端面连接到第二接触部。
[A02]根据[A01]的半导体装置，其中，沟道形成区层包括具有纳米片结构或纳米线结构的沟道结构部。
[A03]根据[A01]或[A02]的半导体装置，其中，每个沟道形成区层具有与栅电极层的第一端面相邻的第一端面，与栅电极层的第二端面相邻的第二端面，与栅电极层的第三端面相邻的第三端面，以及与栅电极层的第四端面相邻的第四端面，
每个沟道形成区层的第二端面具有连接到沟道形成区层共用的源极/漏极区中的一个的沟道结构部，以及
每个沟道形成区层的第四端面具有连接到沟道形成区层共用的源极/漏极区中的另一个的沟道结构部。
[A04]根据[A03]的半导体装置，其中，每个栅电极层的第二端面经由第一绝缘膜与源极/漏极区中的一个相对，以及
每个栅电极层的第四端面经由第二绝缘膜与源极/漏极区中的另一个相对。
[A05]根据[A01]至[A04]中任一项的半导体装置，其中，栅电极层的奇数层的第三端面，栅电极层的偶数层的第一端面，以及每个沟道形成区层的第一端面和第三端面覆盖有绝缘材料层。
[A06]根据[A01]至[A05]中任一项的半导体装置，其中，栅电极层的奇数层的第一端面从沟道形成区层的第一端面突出，以及
栅电极层的偶数层的第三端面从沟道形成区层的第三端面突出。
[A07]根据[A01]至[A06]中任一项的半导体装置，其中，第一接触部和第二接触部中的一个连接到第一布线，并且另一个连接到第二布线。
参考符号列表
11，12，13，14 栅电极层的端面
15，16 从栅电极层的端面的突出部
201，202 硅层
2011，2012，2021，2022 沟道形成区层的延伸部
21，22，23，24 沟道形成区层的端面
25 沟道结构部
26 栅极绝缘膜
26A 栅极绝缘膜的部分
27，28 绝缘层
31，32 源极/漏极区
41 第一接触部
42 第二接触部
50 基板
61，62，63 绝缘材料层
71 掩模层
81 抗蚀剂层
82 抗蚀层
CH1，CH2 沟道形成区层
G1，G2，G3 栅电极层。

Claims (7)

1.一种半导体装置，包括：
堆叠结构，具有在基板上交替地布置在彼此顶部上的沟道形成区层和栅电极层，
其中，所述堆叠结构的最低层形成第一层所述栅电极层，
所述堆叠结构的最上层形成第N(N≥3)层所述栅电极层，
每个所述栅电极层具有第一端面、第二端面、与所述第一端面相对的第三端面、以及与所述第二端面相对的第四端面，
奇数层的所述栅电极层的第一端面连接到第一接触部，以及
偶数层的所述栅电极层的第三端面连接到第二接触部。
2.根据权利要求1所述的半导体装置，其中，所述沟道形成区层包括具有纳米片结构或纳米线结构的沟道结构部。
3.根据权利要求1所述的半导体装置，其中，每个所述沟道形成区层具有与所述栅电极层的第一端面相邻的第一端面、与所述栅电极层的第二端面相邻的第二端面、与所述栅电极层的第三端面相邻的第三端面以及与所述栅电极层的第四端面相邻的第四端面，
每个所述沟道形成区层的第二端面具有连接到所述沟道形成区层共用的源极/漏极区中的一个的沟道结构部，以及
每个所述沟道形成区层的第四端面具有连接到所述沟道形成区层共用的所述源极/漏极区中的另一个的沟道结构部。
4.根据权利要求3所述的半导体装置，其中，每个所述栅电极层的第二端面经由第一绝缘膜与所述源极/漏极区中的一个相对，以及
每个所述栅电极层的第四端面经由第二绝缘膜与所述源极/漏极区中的另一个相对。
5.根据权利要求1所述的半导体装置，其中，奇数层的所述栅电极层的第三端面，偶数层的所述栅电极层的第一端面以及每个所述沟道形成区层中的第一端面和第三端面覆盖有绝缘材料层。
6.根据权利要求1所述的半导体装置，其中，奇数层的所述栅电极层的第一端面从所述沟道形成区层的第一端面突出，以及
偶数层的所述栅电极层的第三端面从所述沟道形成区层的第三端面突出。
7.根据权利要求1所述的半导体装置，其中，所述第一接触部和所述第二接触部中的一个与第一布线连接，所述第一接触部和所述第二接触部中的另一个与第二布线连接。
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